KR19990081536A - 이이피롬 회로 - Google Patents
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Abstract
본 발명은 이이피롬 회로에 관한 것으로, 종래 이이피롬 회로는 선택된 셀로부터 우측으로 세 번째 위치하는 이이피롬 셀의 비트라인에 더미전압을 인가하여 센싱전류의 누설을 방지하여, 선택된 셀로부터 우측의 두 이이피롬 셀이 모두 소거된 상태일 때 이를 통해 전류의 누설이 발생하여 정확한 센싱이 용이하지 않은 문제점이 있었다. 이와 같은 문제점을 감안한 본 발명은 제 1선택신호와 제 1더미전류 제어신호에 따라 특정 이이피롬 셀을 선택하며, 그 선택된 이이피롬 셀에 접속된 비트라인과 인접한 비트라인에 더미전류를 인가하는 비트라인 선택부와; 제 2선택신호와 제 2더미전류 제어신호에 따라 특정 이이피롬 셀을 선택하며 그 선택된 이이피롬 셀의 비트라인과 인접한 가상접지라인에 더미전류를 인가하는 가상접지라인 선택부를 포함하여 더미전류 제어신호에 따라 이이피롬 셀의 비트라인 또는 가상접지라인에 고전위를 인가하는 수단을 두어, 읽기동작이 진행되는 이이피롬 셀과 인접한 비트라인 또는 가상접지라인에 읽기동작이 진행되는 이이피롬 셀의 비트라인에 인가되는 전류와 동일한 전류를 인가함으로써, 전류의 누설을 방지함과 아울러 비트라인의 부하를 줄임으로써, 안정된 센싱동작을 수행하는 효과와 아울러 동작속도를 향상시키는 효과가 있다.
Description
본 발명은 이이피롬 회로에 관한 것으로, 특히 인접한 비트라인측 신호를 이용하여 소거된 셀을 통해 전류가 흐르는 것을 방지함으로써 안정된 센싱과 아울러 고속동작에 적당하도록 한 이이피롬 회로에 관한 것이다.
일반적으로, 이이피롬(EEPROM) 회로는 각 비트라인에 이이피롬 셀이 다수로 접속되어 있으며, 인접한 비트라인에 접속된 다수의 이이피롬 셀은 하나의 가상접지라인에 접속된다. 이와 같은 형태에서는 상기 특정 비트라인을 선택하여 그 비트라인에 약 1.0V의 전압을 인가하고, 이를 센싱하여 프로그램 여부를 판단하는 동작을 하게 되며, 이와 같은 종래 이이피롬 회로를 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도1은 종래 이이피롬 회로도로서, 이에 도시한 바와 같이 제 1비트라인 선택신호(AE)에 따라 각 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)측 신호를 각 비트라인에 인가제어하는 비트라인 선택부(1)와; 제 2비트라인 선택신호(BE)에 따라 각 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)에 인가된 신호를 접지라인에 인가제어하는 접지라인 선택부(2)와; 워드라인신호(WL0~WLn)에 따라 특정 열의 이이피롬 셀이 선택되며, 상기 비트라인 선택부(1)와 접지라인 선택부(2)의 선택에 의해 특정 행의 이이피롬 셀이 선택되어 그 선택된 이이피롬의 상태를 비트라인을 통해 출력하는 다수의 이이피롬 셀을 포함하는 메모리셀부(3)로 구성된다.
상기 비트라인 선택부(1)는 상기 제 1선택신호(AE)를 직접 게이트에 인가받아 도통제어되어 특정 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)에 인가된 신호를 특정 비트라인에 인가제어하는 엔모스 트랜지스터(NM1~NM5)와; 인버터(INV1)를 통해 반전된 상기 제 1선택신호(AE)에 따라 도통제어되어 상기 엔모스 트랜지스터(NM1~NM5)에 접속된 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)과 동일한 글로벌 비트라인에 인가된 신호를 상기 엔모스 트랜지스터(NM1~NM5)에 접속된 비트라인과 인접한 비트라인에 인가제어하는 엔모스 트랜지스터(NM6~NM10)로 구성된다.
상기 접지라인 선택부(1)는 상기 제 2선택신호(BE)를 직접 게이트에 인가받아 도통제어되어 특정 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)에 인가된 신호를 특정 가상접지라인에 인가제어하는 엔모스 트랜지스터(NM11~NM15)와; 인버터(INV2)를 통해 반전된 상기 제 2선택신호(BE)에 따라 도통제어되어 상기 엔모스 트랜지스터(NM11~NM15)에 접속된 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)과 동일한 글로벌 비트라인에 인가된 신호를 상기 엔모스 트랜지스터(NM11~NM15)에 접속된 가상접지라인에 인가제어하는 엔모스 트랜지스터(NM16~NM20)로 구성된다.
이하, 상기와 같이 구성된 종래 이이피롬 회로의 동작을 특정 이이피롬 셀의 데이터를 읽는 과정에 한정하여 설명한다.
먼저, 이이피롬 셀(C0)의 데이터를 읽는 경우 워드라인(WL0)에 고전위 신호를 인가하고, 제 1선택신호(AE)와 제 2선택신호(BE)를 각각 고전위와 저전위로 인가한다.
즉, 비트라인 선택부(1)의 엔모스 트랜지스터(NM1~NM5)를 토통시켜, 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)에 인가된 신호가 각 엔모스 트랜지스터(NM1~NM5)의 소스에 연결된 비트라인을 통해 출력되도록 하고, 접지라인 선택부(2)의 엔모스 트랜지스터(NM15~NM20)를 도통시켜 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)에 인가된 접지전위를 상기 엔모스 트랜지스터(NM15~NM20)의 소스에 접속된 비트라인에 인가하게 되며, 워드라인(WL0)에 고전위 신호를 인가하여 특정 이이피롬 셀(C0)을 선택한다.
상기 이이피롬 셀(C0)은 상기 엔모스 트랜지스터(NM3)를 통해 고전위의 글로벌 비트라인(GBL0)신호를 그 드레인측에 접속된 비트라인을 통해 인가받으며, 상기 소스측에 접속된 가상접지라인을 통해 상기 엔모스 트랜지스터(NM15)를 통해 인가되는 저전위의 글로벌 비트라인(GBL'7) 신호를 인가 받게 된다.
이때, 상기 이이피롬 셀(C0)의 드레인에 접속된 비트라인의 전류를 센싱하는 센스앰프(도면 미도시)에 의해 이이피롬 셀(C0)의 데이터는 읽혀진다. 이때 전류가 흐르면 셀은 소거된 상태 즉 '1'의 값으로 판단하고, 전류가 흐르지 않으면 프로그램된 상태 즉 '0'의 값으로 판단한다.
이와 같은 과정에서 현재 선택된 이이피롬 셀(C0)의 오른쪽에 인접한 이이피롬 셀(C1,C2,C3...)들이 소거된 상태일 경우, 상기 이이피롬 셀(C0)의 비트라인에 인가된 전류는 상기 이이피롬 셀(C1,C2,C3..)을 통해 인접한 비트라인에 인가되어 센싱동작에 어려움이 있기 때문에 이를 방지하기 위해 상기 이이피롬 셀(C0)의 비트라인의 오른쪽에 인접한 비트라인 즉, 이이피롬 셀(C2)의 드레인에 접속된 비트라인에 상기 이이피롬 셀(C0)의 드레인에 흐르는 전류와 동일한 전류를 흘려주어 전류의 누설을 방지한다. 이때 인접한 비트라인에 인가하는 전류를 더미전류(DUMMY CURRENT)라고 하는데, 도1에 도시한 하나의 금속배선으로 이루어진 글로벌 비트라인구조에서는 상기 더미전류를 현재 읽고 있는 이이피롬 셀(C0)로부터 오른쪽으로 두 번째에 위치하는 가상접지라인에 더미전류를 인가하여 전류의 누설을 방지하게 된다.
즉, 엔모스 트랜지스터(NM16)가 도통된 상태이므로, 상기 글로벌 비트라인(GBL1)에 고전위 신호를 인가하여 특정 이이피롬 셀(C3),(C4)의 가상접지라인에 고전위 신호가 인가되도록 한다.
이에 따라 상기 이이피롬 셀(C1,C2,C3)이 소거된 셀일 경우에도 상기 이이피롬 셀(C0)의 드레인측 전류가 누설되는 것을 방지하게 된다.
그러나, 상기한 바와 같이 종래 이이피롬 회로는 읽기동작이 진행되는 이이피롬 셀로부터 오른쪽으로 세 번째 이이피롬 셀의 가상접지라인에 고전위를 인가하여 읽기 동작이 진행되는 이이피롬 셀의 비트라인측 전류의 누설을 방지함으로써, 상기 읽기동작이 진행되는 이이피롬 셀로부터 오른쪽 두 번째까지 위치하는 이이피롬 셀이 소거된 셀일 때 전류의 누설이 두 셀을 통해 발행하여 비트라인의 부하를 증가시키고, 읽기동작이 진행되는 이이피롬 셀의 드레인 전압의 인가를 느리게 하여 결국 안정된 센싱이 용이하지 않으며, 고속동작이 용이하지 않은 문제점이 있었다.
이와 같은 문제점을 감안한 본 발명은 읽기동작이 진행되는 이이피롬 셀에 인접한 이이피롬 셀의 비트라인과 접지라인에 더미전류를 인가할 수 있는 이이피롬 회로를 제공함에 그 목적이 있다.
도1은 종래 이이피롬 회로도.
도2는 본 발명 이이피롬 회로도.
***도면의 주요 부분에 대한 부호의 설명***
1:비트라인 선택부 2:접지라인 선택부
3:메모리셀부
상기와 같은 목적은 제 1선택신호와 제 1더미전류 제어신호에 따라 특정 이이피롬 셀을 선택하며, 그 선택된 이이피롬 셀에 접속된 비트라인과 인접한 비트라인에 더미전류를 인가하는 비트라인 선택부와; 제 2선택신호와 제 2더미전류 제어신호에 따라 특정 이이피롬 셀을 선택하며 그 선택된 이이피롬 셀의 비트라인과 인접한 가상접지라인에 더미전류를 인가하는 가상접지라인 선택부를 포함하여 구성함으로써 달성되는 것으로, 이와 같은 본 발명을 첨부한 도면을 참조하여 상세히 설명하면 다음과 같다.
도2는 본 발명 이이피롬 회로도로서, 이에 도시한 바와 같이 제 1비트라인 선택신호(AE)와 제 1더미전류 제어신호(XE)에 따라 각 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)측 신호를 각 비트라인에 인가제어하며, 선택된 비트라인으로부터 오른쪽에 인접한 비트라인에 더미전류를 인가제어하는 비트라인 선택부(1)와; 제 2비트라인 선택신호(BE)와 제 2더미전류 제어신호(YE)에 따라 각 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)에 인가된 신호를 접지라인에 인가제어하며, 선택된 비트라인으로부터 오른쪽에 인접한 가상접지라인에 더미전류를 인가제어하는 접지라인 선택부(2)와; 워드라인신호(WL0~WLn)에 따라 특정 열의 이이피롬 셀이 선택되며, 상기 비트라인 선택부(1)와 접지라인 선택부(2)의 선택에 의해 특정 행의 이이피롬 셀이 선택되어 그 선택된 이이피롬의 상태를 비트라인을 통해 출력하는 다수의 이이피롬 셀을 포함하는 메모리셀부(3)로 구성된다.
상기 비트라인 선택부(1)는 상기 제 1선택신호(AE)를 직접 게이트에 인가받아 도통제어되어 특정 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)에 인가된 신호를 특정 비트라인에 인가제어하는 엔모스 트랜지스터(NM1~NM5)와; 인버터(INV1)를 통해 반전된 상기 제 1선택신호(AE)에 따라 도통제어되어 상기 엔모스 트랜지스터(NM1~NM5)에 접속된 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)과 동일한 글로벌 비트라인에 인가된 신호를 상기 엔모스 트랜지스터(NM1~NM5)에 접속된 비트라인과 인접한 비트라인에 인가제어하는 엔모스 트랜지스터(NM6~NM10)와; 제 1더미전류 제어신호(XE)에 따라 도통제어되어 상기 글로벌 비트라인(GBL0,GBL2,GBL4,GBL6,GBL'6)에 인가된 신호를 상기 엔모스 트랜지스터(NM6~NM10)의 드레인에 접속된 비트라인에 인가하는 엔모스 트랜지스터(NM21~NM25)로 구성된다.
상기 접지라인 선택부(1)는 상기 제 2선택신호(BE)를 직접 게이트에 인가받아 도통제어되어 특정 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)에 인가된 신호를 특정 가상접지라인에 인가제어하는 엔모스 트랜지스터(NM11~NM15)와; 인버터(INV2)를 통해 반전된 상기 제 2선택신호(BE)에 따라 도통제어되어 상기 엔모스 트랜지스터(NM11~NM15)에 접속된 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)과 동일한 글로벌 비트라인에 인가된 신호를 상기 엔모스 트랜지스터(NM11~NM15)에 접속된 가상접지라인에 인가제어하는 엔모스 트랜지스터(NM16~NM20)와; 상기 제 2더미전류 제어신호(YE)에 따라 도통제어되어 글로벌 비트라인(GBL1,GBL3,GBL5,GBL7,GBL'7)에 인가된 신호를 상기 엔모스 트랜지스터(NM11~NM15)의 드레인에 접속된 가상접지라인으로 인가제어하는 엔모스 트랜지스터(NM25~NM30)로 구성된다.
이하, 상기와 같이 구성된 본 발명 이이피롬 회로의 동작을 설명한다.
먼저, 이이피롬 셀(C0)의 데이터를 읽는 경우, 제 1선택신호(AE) 및 제 2선택신호(BE)를 고전위로 인가하며, 워드라인(WL0)에 고전위 신호를 인가한다.
이에 따라 상기 비트라인 선택부(1)의 엔모스 트랜지스터(NM2)는 도통되어 글로벌 비트라인(GBL0)에 인가된 신호를 이이피롬 셀(C0)의 드레인에 인가하게 되며, 접지라인 선택부(2)의 엔모스 트랜지스터(11)가 도통되어 글로벌 비트라인(GBL'7)의 전위인 저전위를 상기 이이피롬 셀(C0)의 소스에 인가하게 된다.
이와 같은 상태에로 사이 이이피롬 셀(C0)의 상태는 비트라인을 통해 센싱된다.
이때, 상기 이이피롬 셀(C0)의 오른쪽에 위치하는 다수의 이이피롬 셀(C1,C2,C3..)이 모두 소거된 상태이면, 상기 이이피롬 셀(C0)의 드레인측 전류는 누설되기 때문에 상기 제 1더미전류 제어신호(XE)를 고전위로 인가하고, 제 2더미전류 제어신호(YE)를 저전위로 인가하여 상기 비트라인 선택부(1)의 엔모스 트랜지스터(NM23)를 도통시켜, 글로벌 비트라인(GBL0)에 인가된 전위와 동일한 전위의 글로벌 비트라인(GBL2)의 전위를 상기 이이피롬 셀(C0)의 드레인에 접속된 비트라인과 오른쪽으로 바로 인접한 이이피롬 셀(C2)의 비트라인에 인가하여 이이피롬 셀(C1),(C2)이 소거된 상태일 때 전류의 누설을 방지한다.
또한, 이이피롬 셀(C2)의 데이터를 센싱하는 경우에는 상기 제 1선택신호(AE)와 제 2선택신호(BE)를 각각 저전위와 고전위로 인가하여, 엔모스 트랜지스터(NM7)와 엔모스 트랜지스터(NM11)를 도통시킴으로써, 상기 이이피롬 셀(C2)의 소스에 글로벌 비트라인(GBL1)의 접지전위를 인가함과 아울러 글로벌 비트라인(GBL0)의 고전위 신호를 그 드레인에 인가한다. 이때 역시 워드라인(WL0)에는 고전위 신호가 인가되는 상태이며 이에 따라 상기 이이피롬 셀(C2)의 데이터는 센싱되어 출력된다.
이때, 상기 제 1더미전류 제어신호(XE)와 제 2더미전류 제어신호(YE)를 각각 저전위와 고전위로 인가함으로써, 상기 접지라인 선택부(2)의 엔모스 트랜지스터(NM26~NM30)를 모두 도통시키며, 상기 글로벌 비트라인(GBL3)에 고전위 신호를 인가하여 상기 이이피롬 셀(C2)의 오른쪽으로 인접한 이이피롬 셀(C3)의 가상접지라인에 고전위 신호를 인가함으로써, 상기 이이피롬 셀(C3)이 소거된 셀일 경우에도 상기 이이피롬 셀(C2)의 드레인측 전류가 누설됨을 방지한다.
이와 같이 각 이이피롬 셀의 데이터를 읽는 경우에 상기 읽기동작이 진행되는 이이피롬 셀의 비트라인으로부터 오른쪽으로 인접한 비트라인 또는 가상접지라인에 상기 읽기동작이 진행되는 이이피롬에 접속된 비트라인에 인가된 전류와 동일한 전류를 인가함으로써, 전류의 누설을 방지할 수 있게 된다.
상기한 바와 같이 본 발명은 선택되는 더미전류 제어신호에 따라 이이피롬 셀의 비트라인 또는 가상접지라인에 고전위를 인가하는 수단을 두어, 읽기동작이 진행되는 이이피롬 셀과 인접한 비트라인 또는 가상접지라인에 읽기동작이 진행되는 이이피롬 셀의 비트라인에 인가되는 전류와 동일한 전류를 인가함으로써, 전류의 누설을 방지함과 아울러 비트라인의 부하를 줄임으로써, 안정된 센싱동작을 수행하는 효과와 아울러 동작속도를 향상시키는 효과가 있다.
Claims (3)
- 제 1선택신호와 제 1더미전류 제어신호에 따라 특정 이이피롬 셀을 선택하며, 그 선택된 이이피롬 셀에 접속된 비트라인과 인접한 비트라인에 더미전류를 인가하는 비트라인 선택부와; 제 2선택신호와 제 2더미전류 제어신호에 따라 특정 이이피롬 셀을 선택하며 그 선택된 이이피롬 셀의 비트라인과 인접한 가상접지라인에 더미전류를 인가하는 가상접지라인 선택부를 포함하여 된 것을 특징으로 하는 이이피롬 회로.
- 제 1항에 있어서, 상기 비트라인 선택부는 제 1선택신호와 인버터를 통해 반전된 제 1선택신호에 따라 도통제어되어 각각 글로벌 비트라인 신호를 각기 다른 비트라인으로 인가제어하는 다수의 엔모스 트랜지스터 쌍과; 상기 제 1더미전류 제어신호에 따라 도통제어되어 상기 인버터를 통해 반전된 제 1선택신호에 따라 도통제어되는 엔모스 트랜지스터의 드레인에 다른 글로벌 워드라인 신호를 인가제어하는 다수의 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 이이피롬 회로.
- 제 1항에 있어서, 상기 접지라인 선택부는 제 2선택신호와 인버터를 통해 반전된 제 1선택신호에 따라 도통제어되어 각각 접지전위를 각기 다른 가상접지라인에 인가제어하는 다수의 엔모스 트랜지스터 쌍과; 상기 제 2더미전류 제어신호에 따라 도통제어되어 상기 인버터를 통해 반전된 제 2선택신호에 따라 도통제어되는 엔모스 트랜지스터의 드레인에 선택적으로 더미전류를 인가하는 다수의 엔모스 트랜지스터로 구성하여 된 것을 특징으로 하는 이이피롬 회로.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015551A KR100280473B1 (ko) | 1998-04-30 | 1998-04-30 | 이이피롬 회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980015551A KR100280473B1 (ko) | 1998-04-30 | 1998-04-30 | 이이피롬 회로 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR19990081536A true KR19990081536A (ko) | 1999-11-15 |
| KR100280473B1 KR100280473B1 (ko) | 2001-02-01 |
Family
ID=65890969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980015551A KR100280473B1 (ko) | 1998-04-30 | 1998-04-30 | 이이피롬 회로 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100280473B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499675B1 (ko) * | 2001-09-27 | 2005-07-05 | 샤프 가부시키가이샤 | 비트 라인 제어 디코더 회로, 이 디코더 회로가 구비된 가상 접지형비휘발성 반도체 기억장치 및 가상 접지형비휘발성 반도체 기억장치의 데이터 판독방법 |
-
1998
- 1998-04-30 KR KR1019980015551A patent/KR100280473B1/ko not_active IP Right Cessation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100499675B1 (ko) * | 2001-09-27 | 2005-07-05 | 샤프 가부시키가이샤 | 비트 라인 제어 디코더 회로, 이 디코더 회로가 구비된 가상 접지형비휘발성 반도체 기억장치 및 가상 접지형비휘발성 반도체 기억장치의 데이터 판독방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100280473B1 (ko) | 2001-02-01 |
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