KR970051339A - 다수상태의 불휘발성 반도체 메모리 장치 - Google Patents
다수상태의 불휘발성 반도체 메모리 장치 Download PDFInfo
- Publication number
- KR970051339A KR970051339A KR1019950051959A KR19950051959A KR970051339A KR 970051339 A KR970051339 A KR 970051339A KR 1019950051959 A KR1019950051959 A KR 1019950051959A KR 19950051959 A KR19950051959 A KR 19950051959A KR 970051339 A KR970051339 A KR 970051339A
- Authority
- KR
- South Korea
- Prior art keywords
- transistor
- gate
- latch
- drain
- source
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/10—Programming or data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/5621—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using charge storage in a floating gate
- G11C11/5628—Programming or writing circuits; Data input circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/34—Determination of programming status, e.g. threshold voltage, overprogramming or underprogramming, retention
- G11C16/3436—Arrangements for verifying correct programming or erasure
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Read Only Memory (AREA)
Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치에 관한 것이다.
2. 발명이 해결하려고 하는 기술적 과제
데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치를 제공함에 있다.
3. 발명의 해결방법의 요지
데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치에 있어서: 상기 반도체 메모리 셀 어레이와 상기 복수 개의 셀 중 한 개의 셀을 선택하기 위한 워드라인 및 한 쌍의 제1, 2비트라인과: 소오스는 전원전압단에 연결되고 드레인은 상기 비트라인에 연결되고 게이트에 인가되는 정전압에 응답하여 상기 비트라인에 데이터 독출시 정전류를 인가하기 위한 제1트랜지스터와; 일단은 외부와의 데이터 교환을 위한 제1입출력라인 및 상기 제1비트라인에 공통 연결되고 타단은 제1노드 및 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제2트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제1래치부와; 일단은 외부와의 데이터 교환을 위한 제2입출력라인 및 상기 제2비트라인에 공통 연결되고 타단은 제2노드 및 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제4트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제2래치부와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제5트랜지스터와; 드레인은 상기 제5트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 일단의 신호가 인가되는 제6트랜지스터와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제7트랜지스터와; 드레인은 상기 제7트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 타단의 신호가 인가되는 제8트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제9트랜지스터와; 드레인은 상기 제9트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 일단의 신호가 인가되는 제10트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제11트랜지스터와; 드레인은 상기 제11트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 타단의 신호가 인가되는 제12트랜지스터와; 각기의 드레인은 상기 제1, 2비트라인 및 제1트랜지스터의 드레인과 공통 연결되고 각기의 소오스는 상기 제1, 2래치부와 연결되고 각기의 게이트로 인가되는 비트라인 선택신호에 응답하여 상기 한 쌍의 비트라인 중 하나의 비트라인을 선택하기 위한 제13, 14트랜지스터와; 드레인은 상기 제13, 14트랜지스터의 드레인 및 제1트랜지스터의 드레인과 공통 연결되고 소오스는 접지 전압과 연결되는 제15트랜지스터와; 각기 게이트에는 어드레스로부터 만들어진 상보형 신호가 인가되며, 상기 비트라인 선택 신호에 의해 인에이블 되어, 읽기 동작시에는 비선택 비트라인에 접지 전압을, 프로그램시에는 비선택 비트라인에 전원전압을, 소거시에는 모든 비트라인을 플로팅 상태로 스위칭하는 트랜스미션 트랜지스터인 제16, 17, 18, 19트랜지스터와; 각기의 드레인은 상기 트랜스미션 트랜지스터에 특정 준위를 공급하는 신호선에 연결되고 게이트에는 상기 제2, 1래치부의 일단의 전압에 응답하여 프로그램 동작시 상기 제1, 2래치부의 입력된 데이터에 의해 선택 비트라인을 접지 전압을 또는 프로그램 방지시에 전원전압을 인가하기 위한 제20, 21트랜지스터와; 드레인은 상기 제20, 21트랜지스터의 소오스와 공통 연결되고 소오스는 접지 전압과 연결되고 게이트는 프로그램시 하이로 인에이블 되는 신호에 응답하여 선택 비트라인을 접지 전압을 또는 프로그램 방지시에 전원전압을 인가하기 위한 제22트랜지스터와; 소오스와 드레인의 채널은 상기 트랜스미션 트랜지스터에 특정 준위를 공급하는 신호선과 상기 래치 인에이블 신호를 발생하는 라인과 직렬 접속하다 각기의 게이트에는 상기 제2, 1래치부의 일단의 신호 및 프로그램시 로우로 인에이블 되는 신호가 인가되는 제23, 24, 25트랜지스터로 이루어지는 것을 요지로 한다.
4. 발명의 중요한 용도
불휘발성 반도체 메모리 장치에 적합하게 이용된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 실시예에 따른 다수상태의 메모리 셀의 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 설명하기 위한 회로를 보인 도면.
Claims (24)
- 데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치에 있어서: 상기 반도체 메모리 셀 어레이와 상기 복수 개의 셀 중 한 개의 셀을 선택하기 위한 워드라인 및 한 쌍의 제1, 2비트라인과; 소오스는 전원전압에 연결되고 드레인은 상기 비트라인에 연결되고 게이트에 인가되는 정전압에 응답하여 상기 비트라인에 데이터 독출시 정전류를 인가하기 위한 제1트랜지스터와; 일단은 외부와의 데이터 교환을 위한 제1입출력라인 및 상기 제1비트라인에 공통으로 연결되고 타단은 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제2트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제1래치부와; 일단은 외부와의 데이터 교환을 위한 제2입출력라인 및 상기 제2비트라인에 공통 연결되고 타단은 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제4트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제2래치부와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 //제5트랜지스터와; 드레인은 상기 제5트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 일단의 신호가 인가되는 제6트랜지스터와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제7트랜지스터와; 드레인은 상기 제7트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 타단의 신호가 인가되는 제8트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제9트랜지스터와; 드레인은 상기 제9트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 일단의 신호가 인가되는 제10트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제11트랜지스터와; 드레인은 상기 제11트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 타단의 신호가 인가되는 제12트랜지스터와; 각기의 드레인은 상기 제1, 2비트라인 및 제1트랜지스터의 드레인과 공통 연결되고 각기의 소오스는 상기 제1, 2래치부와 연결되고 각기의 게이트로 인가되는 비트라인 선택신호에 응답하여 상기 한 쌍의 비트라인 중 하나의 비트라인을 선택하기 위한 제13, 14트랜지스터와; 드레인은 상기 제13, 14트랜지스터의 드레인 및 제1트랜지스터의 드레인과 공통 연결되고 소오스는 접지 전압과 연결되는 제15트랜지스터와; 각기 게이트에는 어드레스로부터 만들어진 상보형 신호가 인가되며, 상기 비트라인 선택 신호에 의해 인에이블 되어, 읽기 동작시에는 비선택 비트라인에 접지 전압을, 프로그램시에는 비선택 비트라인에 전원전압을, 소거시에는 모든 비트라인을 플로팅 상태로 스위칭하는 트랜스미션 트랜지스터인 제16, 17, 18, 19트랜지스터와; 각기의 드레인은 상기 트랜스미션 트랜지스터에 특정 준위를 공급하는 신호선에 연결되고 게이트에는 상기 제2, 1래치부의 일단의 전압에 응답하여 프로그램 동작시 상기 제1, 2래치부에 입력된 데이터에 의해 선택 비트라인을 접지 전압을 또는 프로그램 방지시에 전원전압을 인가하기 위한 제20, 21트랜지스터와; 드레인은 상기 제20, 21트랜지스터의 소오스와 공통 연결되고 소오스는 접지 전압과 연결되고 게이트는 프로그램시 하이로 인에이블 되는 신호에 응답하여 선택 비트라인을 접지 전압을 또는 프로그램 방지시에 전원전압을 인가하기 위한 제22트랜지스터와; 소오스와 드레인의 채널은 상기 트랜스미션 트랜지스터에 특정 준위를 공급하는 신호선과 상기 래치 인에이블 신호를 발생하는 라인과 직렬 접속되고 각기의 게이트에는 상기 제2, 1래치부의 일단의 신호 및 프로그램시 로우로 인에이블 되는 신호가 인가되는 제23, 24, 25트랜지스터로 이루어지는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항에 있어서; 상기 반도체 메모리 셀 어레이는 마스크 롬 및 전기적 소거 및 프로그램 가능한 롬 및 플래시 롬의 셀로 구성된 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항 및 제2항에 있어서; 상기 반도체 메모리 셀 어레이는 낸드형 또는 노아형임을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 다수 비트의 정보에 대한 읽기 동작시 상기 비선택 비트라인을 접지 전압으로 바이어스 함을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항 및 제4항에 있어서; 상기 비선택 비트라인은 접지 전압으로 바이어스 하기 위하여 상기 비트라인 선택 신호가 접지 전압과 상기 비트라인 사이를 스위칭함으로서 이루어지는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 읽기 동작시 상기 비트라인에 공급되는 일정량의 상기 정전류와 선택된 메모리 셀에 인가된 워드라인에 인가된 준위에서 인가되는 셀 전류와의 차이에 의해 다수비트의 정보를 감지함으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 읽기 동작시 선택 워드라인 준위가 시간에 따라 변화됨을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제7항에 있어서; 상기 선택 워드라인의 준위는 각각의 셀이 가질 수 있는 문턱 전압의 사이의 값으로 정의되는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 프로그램시 상기 비선택 비트라인을 전원전압으로 바이어스 하여 상기 비선택 비트라인에 대한 프로그램은 일어나지 않는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제9항에 있어서; 상기 비선택 비트라인은 전원전압으로 바이어스 하기 위하여 상기 비트라인 선택 신호가 전원전압과 상기 비트라인 사이를 스위칭하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항에 있어서; 상기 제20, 21, 22, 23, 24, 25트랜지스터는 프로그램시 주어진 데이터에 대한 프로그램과 프로그램이 완료된 비트라인에 접지전압과 전원전압을 인가하기 위한 수단임을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제1항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 프로그램 검증시 상기 래치부의 일단의 래치 데이터가 타단의 래치 데이터 반전 패스를 제어함으로써 프로그램 검증을 수행하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 데이터 소거, 소거 검증, 프로그램, 프로그램 검증, 읽기 동작을 수행하는 한 개의 메모리 셀에 다수 개의 데이터를 저장하는 다수상태의 불휘발성 반도체 메모리 장치에 있어서; 상기 반도체 메모리 셀 어레이와 상기 복수 개의 셀 중 한 개의 셀을 선택하기 위한 워드라인 및 한 쌍의 제1, 2비트라인과; 소오스는 전원전압단에 연결되고 드레인은 상기 비트라인에 연결되고 게이트에 인가되는 정전압에 응답하여 상기 비트라인에 데이터 독출시 정전류를 인가하기 위한 제1트랜지스터와; 일단은 외부와의 데이터 교환을 위한 제1입출력라인 및 상기 제1비트라인에 공통 연결되고 타단은 제1노드 및 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제2트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제1래치부와; 일단은 외부와의 데이터 교환을 위한 제2입출력라인 및 상기 제2비트라인에 공통 연결되고 타단은 제2노드 및 접지 전원 사이에 직렬 연결되고 게이트에는 상기 정전압이 인가되는 제4트랜지스터와 공통 연결되어 데이터 독출시에 센싱하기 위한 래치 형태의 센스 앰프인 제2래치부와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제5트랜지스터와; 드레인은 상기 제5트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 일단의 신호가 인가되는 제6트랜지스터와; 드레인은 상기 제3트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제7트랜지스터와; 드레인은 상기 제7트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제1래치부의 타단의 신호가 인가되는 제8트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제9트랜지스터와; 드레인은 상기 제9트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 일단의 신호가 인가되는 제10트랜지스터와; 드레인은 상기 제4트랜지스터의 소오스와 연결되고 게이트에는 소거, 읽기 동작, 프로그램시에 각기 다르게 동작하는 래치 인에이블 신호가 인가되는 제11트랜지스터와; 드레인은 상기 제11트랜지스터의 소오스와 각기 연결되고 게이트에는 상기 제2래치부의 타단의 신호가 인가되는 제12트랜지스터와; 각기의 드레인은 상기 제1, 2비트라인 및 제1트랜지스터의 드레인과 공통 연결되고 각기의 소오스는 상기 제1, 2래치부와 연결되고 각기의 게이트로 인가되는 비트라인 선택신호에 응답하여 상기 한 쌍의 비트라인 중 하나의 비트라인을 선택하기 위한 제13, 14트랜지스터와; 드레인은 상기 제13, 14트랜지스터의 드레인 및 제1트랜지스터의 드레인과 공통 연결되고 소오스는 접지 전압과 연결되는 제15트랜지스터와; 각기 게이트에는 어드레스로부터 만들어진 상보형 신호가 인가되며, 상기 비트라인 선택 신호에 의해 인에이블 되어, 읽기 동작시에는 비선택 비트라인에 접지 전압을, 프로그램시에는 비선택 비트라인에 전원전압을, 소거시에는 모든 비트라인을 플로팅 상태로 스위칭하는 트랜스미션 트랜지스터인 제16, 17, 18, 19트랜지스터로 이루어지는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 한번의 프로그램 전압인가에 응답하여 두 개의 프로그램 버퍼 데이터에 대한 프로그램을 각기 수행하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 반도체 메모리 셀 어레이는 마스크롬, 전기적으로 소거 및 프로그램 가능한 롬, 전기적으로 프로그램 가능한 롬, 플래시 롬의 셀로 이루어지는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 반도체 메모리 셀 어레이는 낸드형 또는 노아형임을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 비트의 정보에 대한 읽기 동작시 상기 비선택 비트라인을 접지 전압으로 바이어스 하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제17항에 있어서; 상기 비선택 비트라인은 접지 전압으로 바이어스 하기 위하여 상기 비트라인 선택 신호가 접지 전압과 상기 비트라인 사이를 스위칭하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 읽기 동작시 상기 비트라인에 공급되는 일정량의 상기 정전류와 선택된 메모리 셀의 워드라인에 인가된 셀 전류와의 차이에 의해 다수비트의 정보를 감지하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 읽기 동작시 선택 워드라인 준위가 시간에 따라 변화하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제20항에 있어서; 상기 선택 워드라인의 준위는 각각의 셀이 가질 수 있는 문턱 전압의 사이의 값으로 정의됨을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 프로그램시 상기 비선택 비트라인을 전원전압으로 바이어스하여 상기 비선택 비트라인에 대한 프로그램은 발생하지 않는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제22항에 있어서; 상기 비선택 비트라인은 상기 전원전압으로 바이어스 하기 위하여 상기 비트라인 선택 신호가 전원전압과 상기 비트라인 사이를 스위칭하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.
- 제13항에 있어서; 상기 다수상태의 불휘발성 반도체 메모리 장치는 프로그램 검증시 상기 제1, 2래치부의 일단의 래치 데이터가 타단의 래치 데이터 반전 패스를 제어함으로써 프로그램 검증을 수행하는 것을 특징으로 하는 다수상태의 불휘발성 반도체 메모리 장치.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950051959A KR0172406B1 (ko) | 1995-12-19 | 1995-12-19 | 다수상태의 불휘발성 반도체 메모리 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950051959A KR0172406B1 (ko) | 1995-12-19 | 1995-12-19 | 다수상태의 불휘발성 반도체 메모리 장치 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970051339A true KR970051339A (ko) | 1997-07-29 |
| KR0172406B1 KR0172406B1 (ko) | 1999-03-30 |
Family
ID=19441378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950051959A KR0172406B1 (ko) | 1995-12-19 | 1995-12-19 | 다수상태의 불휘발성 반도체 메모리 장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0172406B1 (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543424B1 (ko) * | 1998-09-16 | 2006-01-20 | 소니 가부시끼 가이샤 | 불휘발성 반도체 기억장치, 불휘발성 반도체 기억 장치의 베리파이방법 및 독출방법 |
| KR100705222B1 (ko) * | 2004-12-20 | 2007-04-06 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 및 그것의 소거 검증 방법 |
| KR100898664B1 (ko) * | 2007-12-24 | 2009-05-22 | 주식회사 하이닉스반도체 | 페이지 버퍼 및 불휘발성 메모리 장치의 프로그램 방법 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100463585B1 (ko) * | 1997-12-31 | 2005-05-18 | 주식회사 하이닉스반도체 | 플래쉬메모리의센스앰프 |
| KR100732628B1 (ko) | 2005-07-28 | 2007-06-27 | 삼성전자주식회사 | 멀티-비트 데이터 및 싱글-비트 데이터를 저장하는 플래시메모리 장치 |
-
1995
- 1995-12-19 KR KR1019950051959A patent/KR0172406B1/ko not_active IP Right Cessation
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100543424B1 (ko) * | 1998-09-16 | 2006-01-20 | 소니 가부시끼 가이샤 | 불휘발성 반도체 기억장치, 불휘발성 반도체 기억 장치의 베리파이방법 및 독출방법 |
| KR100705222B1 (ko) * | 2004-12-20 | 2007-04-06 | 주식회사 하이닉스반도체 | 불휘발성 메모리 장치 및 그것의 소거 검증 방법 |
| KR100898664B1 (ko) * | 2007-12-24 | 2009-05-22 | 주식회사 하이닉스반도체 | 페이지 버퍼 및 불휘발성 메모리 장치의 프로그램 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR0172406B1 (ko) | 1999-03-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100596083B1 (ko) | Ｎａｎｄ형 불휘발성 메모리 | |
| KR100496866B1 (ko) | 미프로그램된 셀들 및 과프로그램된 셀들 없이 균일한문턱 전압 분포를 갖는 플레쉬 메모리 장치 및 그프로그램 검증 방법 | |
| KR100967007B1 (ko) | 불휘발성 메모리 소자의 프로그램 검증 방법 | |
| KR970051335A (ko) | 다수상태 불휘발성 반도체 메모리 및 그의 구동방법 | |
| JP3898349B2 (ja) | 半導体記憶装置 | |
| JP3940570B2 (ja) | 半導体記憶装置 | |
| KR970023451A (ko) | 불휘발성 반도체 메모리 장치 | |
| KR101036720B1 (ko) | 불휘발성 메모리 소자의 동작 방법 | |
| KR930014616A (ko) | 불휘발성 반도체 기억장치 및 이 불휘발성 반도체 기억장치를 이용한 기억시스템 | |
| KR940022566A (ko) | 메모리 셀 트랜지스터를 과잉 소거 상태로 되게 하는 기능을 구비한 비휘발성 반도체 메모리 장치와 그 장치에서의 데이타 기록 방법 | |
| KR950020740A (ko) | 불휘발성 반도체 메모리장치 | |
| EP0251429B1 (en) | Non-volatile semiconductor memory | |
| KR100437345B1 (ko) | 비휘발성 반도체 기억장치 및 그의 테스트 방법 | |
| KR960005370B1 (ko) | 비휘발성 반도체 메모리 장치를 소거하고 검증하기 위한 방법 및 장치 | |
| KR100281668B1 (ko) | 멀티레벨정보를저장할수있는메모리셀을구비한비휘발성반도체메모리장치및데이터기입방법 | |
| KR100215762B1 (ko) | 불휘발성 반도체기억장치 및 검증방법 | |
| KR20090026502A (ko) | 플래시 메모리 소자의 동작 방법 | |
| JP3359404B2 (ja) | 不揮発性半導体記憶装置の記憶データの消去方法 | |
| KR100953055B1 (ko) | 불휘발성 메모리 소자의 동작 방법 | |
| KR970051339A (ko) | 다수상태의 불휘발성 반도체 메모리 장치 | |
| EP0880180B1 (en) | Non-volatile semiconductor memory device with write circuit having a latch and a transfer gate | |
| KR100263726B1 (ko) | 불휘발성 반도체 메모리 | |
| CN101097779A (zh) | 非易失性半导体存储器件 | |
| KR20100022228A (ko) | 불휘발성 메모리 소자 및 그 동작 방법 | |
| KR20090124103A (ko) | 불휘발성 메모리 소자 및 그 동작 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20060928 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |