JPH06504409A - メモリセル装置およびその作動方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 メモリセル装置およびその作動方法 ダイナミックまたはスタティックメモリとして作動させられる半導体デバイスを 含んでいるメモリセルは一般に、供給電圧が遮断された後に、記憶された情報を 喪失する。自然発生的な電圧欠落の場合、これらのメモリに記憶されているすべ てのデータは消去される。

ダイナミックな単一トランジスタセルから構成されているメモリセルの別の欠点 は、漏れ電流により排出される電荷を補償するため規則的な時間間隔で更新が行 われなければならないことである。このことは電力消費および回路の複雑さを増 す。

さらに、ダイナミックメモリはアルファ放射に対して敏感である。このことはエ ラービットを生ずる。

永久記憶のためにいわゆる電気的にプログラム可能なメモリセル（ＥＦＲＯＭ＞ または電気的にプログラム可能かつ消去可能なメモリセル（ＥＥＦＲＯＭ）を使 用することは知られている（たとえばニス・エム・スゼー著「半導体デバイス」 ジョン・ウィリー・アンドーソンズ、１９８５、第４９０頁参照）、これらの不 揮発性メモリでは、電圧供給が遮断されている時に、蓄積電向φ（保持されてい る。

これらのメモリでは、情報はホットキャリヤまたはフオウラー・ツートノ１イム ・トンネル電流の注入または誘電性境界層における不純物トラップ（ＮＭＯ３） ランジスタ）の充電によるフローティングゲートの充電により記憶される。この 場合フローティングゲートまたは不純物トラップは、実際上電荷排出が生しない ように、高品賀の絶縁体により囲まれている。

これらのメモリの１つの欠点は、書込みプロセスがミリ妙の範囲内の時定数で、 すなわち比較的遅く行われることである。別の欠点は、高品賞の絶縁体が約ｌＯ ３ないし１０’の書込みサイクルの後に疲労状態になることにある。その後は永 久的な電荷蓄積はもはや行われ得ない。

本発明の課題は、書込まれた情報が供給電圧の欠落時にも保持されており、また 書込みプロセスが公知の装置の場合よりも速いメモリセル装置およびその作動方 法を提供することである。

この課題は、本発明によれば、請求の範囲ｌに記載されているメモリセル装！に より解決される。

ゲート誘電体として強誘電性層を使用することにより、本発明によるメモリセル 装置は従来技術の上記の欠点を回避する。

たとえばジルコン酸チタン酸塩鉛のような強誘電性材料は、材料固有の飽和電界 強度よりも大きい電界を与えることにより残留分極され得る。残留分極の符号は 電界の方向を反転することにより変更され得る。ゲート誘電体として強誘電性層 を含んでいる電界効果トランジスタは強誘電性層の分極の符号に関係して２つの 異なるしきい電圧を有し、これらのしきい電圧で電流の流れが開始する。

この性質は強誘電性トランジスタを含んでいるメモリセルを構成するために本発 明によるメモリセル装置で利用される。上記の両しきい電圧には論理状態“０” およびビが対応付けられている。

強誘電性層の分極の状態は外部電界なしでも保持されているので、供給電圧の遮 断後に情報の喪失が生じない、また本発明によるメモリセル装置は更新を必要と せず、またメモリセルはアルファ放射に対して不敏感である。

本発明によるメモリセル装置では、完全なメモリセルがゲート誘電体として強誘 電性層を備えた誘電体電界効果トランジスタからのみ成っている。電界効果トラ ンジスタは情報記憶およびメモリセル装置の続出しの間のセル選択の双方のため に使用される。セル選択のための電界効果トランジスタの使用のための前提条件 は、両しきい電圧が同一の符号を有すること、すなわち電界効果トランジスタが ｎチャネルトランジスタであるときには両しきい電圧が正であり、また電界効果 トランジスタがＰチャネルトランジスタであるときには両しきい電圧が負である ことである。電界効果トランジスタの両しきい電圧は、それらの双方が同一の符 号を存するような仕方で調節され得る。しきい電圧の大きさはより高い基板ドー ピングにより大きくされ、他方においてゲート誘電体のよりわずかな厚みはしき い電圧の大きさを減する。さらにしきい電圧の大きさは、ゲート電極と半導体基 板との間の仕事関数の差を変更することにより大きくされ得る。このことばたと えば、ソースおよびドレイン領域と反対の導電型でドープされているゲート電極 を使用することにより行われる。を界効果トランジスタのしきい電圧を設定する ためのこれらの措置は強誘電性層に対する材料の選択に無関係である。

選択されたメモリセルに書込まれた情報を読出すため、選択されたメモリセルの ゲート電極と接続されているワード線に電圧が与えられる。この電圧の値はしき い電圧の大きさの両値の間にあり、従ってこの電圧の印加の際に電界効果トラン ジスタは誘電性層の分極状態に応じて遮断または導通する。誘電性層が、電界効 果トランジスタのしきい電圧の大きさがより高い値であるような仕方で分極され ているときには、電流の流れは開始せず、従って論理″Ｏ″が読出される。しか しもし誘電性層がしきい電圧の大きさがより小さい値をとるような仕方で分極さ れているならば、トランジスタは導通し、このことは記憶された１″と対応付け られる。

選択されたメモリセルに情報を書込むためには、誘電性層の飽和電界強度を越え る電界がそのゲート電極と基板との間に与えられなければならない、誘電性層は 次いでその分極方向を電界の方向に向け、それによってメモリトランジスタのし きい電圧が設定される。

たとえばｎチャネルトランジスタである電界効果トランジスタが可能な両値の低 いほうの値をとるように、ゲート電極と基板との間の十分に高い電圧により必要 な分極電界が発生されなければならない、そのために、ワード線を介してゲート 電極に誘電性層の極性反転のために必要な飽和電界強度よりも大きい大きさの正 の電圧か与えられ、他方においてソース領域、ドレイン領域および基板は零電位 に接続されている。

そのゲート電極が駆動されたワード線と接続されているメモリセル装置の選択さ れないメモリセルにおいて同じく誘電性層の極性反転が生じるのを防止するため には、このメモリセルの誘電性層にかかる電界が減ぜられなければならない。

このことはたとえば、ソース領域およびドレイン領域に与えられている電位が相 応に、たとえばワード線に与えられている電位の値の半分の値に高められること により達成される。ワード線に与えられている電圧はしきい電圧のはるかに上に あるので、半導体表面はゲート誘電体の下で反転されている。従って、強誘電性 層にかかる電界強度はドレイン領域およびソース領域の電圧を介して決定される チャネル電位により、まだ誘電性層の極性反転が生しない値に設定される。

選択されないメモリセルの強誘電性層にかかる電界強度を減するための別の可能 性は、強誘電性層の下のこれらのメモリセルにおいて基板に個々にワード線に与 えられる電圧の値の半分に相当する電圧を与えることにある。それにより、強誘 電性層にかかる電界強度が、まだ強誘電性層の極性反転に通しない値に制限され る。そのために本発明によるメモリセル装置では、同一のワード線に位！する電 界効果トランジスタを基板内で互いに絶縁する絶縁範囲が設けられている。絶縁 範囲としてはたとえばＢＯＸ絶縁が通している。各電界効果トランジスタの下側 で基板内に、第１の導電型の基板のようにドープされている第１のドープ層およ び第１の導電型のソースおよびドレイン領域のようにドープされている第２のド ープ層が設けられている。第１のドープ層および第２のドープ層はその際に側方 を、そのつどの電界効果トランジスタを絶縁する絶縁範囲により境されている。

第１のドープ層はその際に、ｐｎ接合により一般的な基板から絶縁されている“ 個別の基板”をなす、第１のドープ層を介して、選択されないメモリセルのなか に強誘電性層にかかる電界強度を減するための電位が与えられる。

本発明の１つの実施例によれば、基板内の第２のドープ層の下に第１の導電型で ドープされている第３のドープ層が、また第３のドープ層の下に第２の導電型で ドープされている第４のドープ層が配！されている。第３のドープ層および第４ のドープ層はその際に同じく側方を、そのつどの電界効果トランジスタを絶縁す る絶縁範囲により境されている。ドープ層のドーピング物質濃度はその際に、第 １のドープ層および第２のドープ層から形成されるツェナーダイオードおよび第 ２のドープ層および第３のドープ層から形成されるツェナーダイオードが強誘゛ 　に、強誘電性層の極性反転のための飽和電界強度を超過する電圧が与えられる と、ツェナーダイオードの降伏電圧が超過され、従って与えられた電圧はほとん ど完全に強誘電性層で降下する。他方において、よりわずかな電圧レベル、たと えば飽和電界強度の半分が第３のドープ層に与えられると、ツェナーダイオード の降伏電圧には達しない０強誘電性層にはその場合、ゲート電極と第３のドープ 層との間に与えられている電圧値のはるかに下側に位！するわずかな電圧のみが かかる。この実施例では強誘電性層にかかる電圧が分極電界強度のごくわずかに 下側に位置する場合に生ずる強誘電性層の部分的な極性反転が回避される。

強誘電性層が、電界効果トランジスタのしきい電圧が２つの可能な値のうち大き いほうの値をとるように、分極されるために、ソースおよびドレイン領域は飽和 電界強度に相当する正の電圧に接続され、他方において当該のセルのゲート電極 は零電位と接続されている０強誘電性層は選択されたメモリセルにおいてソース およびドレイン領域の範囲内で極性反転される。同一のドレインおよびピント線 に位置するその他のメモリセルのワード線の電位は飽和電界強度よりも低い正の 電圧値に高められる。それによりこれらのメモリセルでは極性反転のために必要 な電界強度に達しない。

強誘電性層をすべてのゲート範囲内で陽性反転し得るように、ゲート誘電体の下 に第１の導電型の第１のドープ層を、またその下に第２の導電型の第２のドープ 層を設け、また同一のワード線に位置する電界効果トランジスタを絶縁範囲によ り絶縁することは有利である。その場合、選択されたメモリセルの第１のドープ 層も正の電圧に相当する飽和電界強度と接続される。

第３のドープ層および第４のドープ層が設けられているメモリセル装置の実施例 では、選択されたメモリセルのワード線は零電位におかれ、他方において第３の ドープ層は飽和電界強度に相当する正の電圧におかれる。それによりツェナーダ イオードの降伏電圧が超過され、従って与えられた電圧はほとんど完全に強誘電 性層で降下し、また強誘電性層が極性反転される。その他の選択されなかったメ モリセルのワード線はたとえば飽和電界強度の半分の正の電圧におかれる。それ によりこれらのメモリセルのなかではツェナーダイオードの降伏電圧には達しな い０強誘電性層に与えられている電界強度はその場合に、それらの分極状態が不 変にとどまるように低い。

基板としてシリコン単結晶を使用する際に低い相境界状態密度を有する良好な結 晶表面を電界効果トランジスタのチャネル範囲内に形成するためには、ゲート誘 電体を多層誘電体として構成すると有利である。ゲート誘電体はシリコン基板上 の薄い第■のＳｉ０１層と、強誘電性層と、たとえば多結晶シリコンから成るゲ ート誘電体が取付けられる第２の５ｉｆｔ層から成っている。この実施例では安 定なしきい電圧が達成される。

電界効果トランジスタのしきい電圧に有効に強誘電性層の極性反転により影響し 得るように、５ｉｎｓ層およびｉ誘電性層の厚みを、強誘電性層および３４０ｇ 層の相対的誘電定数の比が層厚み比と比較可能であるように選ぶことは有利であ る。

電界効果トランジスタを基板内の縦溝の向かい合う側壁に配！することは本発明 の範囲内にある。それにより非常に小さいセル面積が達成される。

以下、実施例および図面により本発明を一層詳細に説明する。

第１図はゲート誘電体内に強誘電性層が含まれている電界効果トランジスタを有 するメモリセル装置を示す。

第２図は第１図に示されているメモリセル装置の平面図を示す。

第３図は多層誘電体を有する本発明によるメモリセル装！の電界効果トランジス タを示す。

第４図は個々のメモリセルに個別の基板電圧が与えられるメモリセル装置の断面 を示す。

第５図は基板内に集積されたツェナーダイオードを有するメモリセル装置を示す 。

第６図は第５図に示されているメモリセルの等価回路図を示す。

第７図は縦溝のなかに配置されたメモリセルを有するメモリセル装置を示す。

第８図は第７図中のＶＴＩＩ−Ｖｌｌｌにより示される断面を示す。

第９図は第７図に示されているメモリセルの等価回路図を示す。

第１０図は個々のメモリセルに個別の基板電圧が与えられる溝のなかに配置され たメモリセルを有するメモリセル装置を示す。

たとえば単結晶シリコンから成りまたたとえばｐドープされている基板１にはメ モリセルとして電界効果トランジスタが含まれている（第１図参照）、を界効果 トランジスタはそれぞれたとえばｎ゛　ドープされているソース領域２と、同し くたとえばｎ゛ドープれているドレイン領域３とを含んでいる。基板ｌの表面上 にソース領域２とドレイン領域３との間にそれぞれゲート誘電体４が配置されて いる。ゲート誘電体４はたとえばジルコン酸チタン酸鉛から成る強誘電性層を含 んでいる。ゲート誘電体４の上側にたとえば多結晶シリコンから成るゲート電極 ５が配置されている。各電界効果トランジスタは強誘電性層の分極状態に関係し て、メモリセル装置内で２つの相い異なる論理状層に対応付けられる２つの相い 異なる正のしきい電圧を存する０強誘電性層の極性反転のため、従ってまたしき い電圧の一方の値から他方の値への切換のため、ゲート電極３と基板ｌとの間に 、強誘電性層の極性反転のために必要な飽和電界よりも大きい電界が与えられる 。電界の方向に応じてその際に一方または他方のしきい電圧が設定される。

電界効果トランジスタは基板１のなかにマトリックス状に行および列のなかに配 置されている。その際に各列のゲート電極５はそれぞれワードｌ１５ａと接続さ れている（第２図参照）、ワード線５ａおよびゲート電極５はたとえば通しの多 結晶シリコン層として構成されている。基板のなかでそれぞれ１つの行のなかに 配置されている電界効果トランジスタのソース領域２はビット線２ａを介して互 いに接続されている。ａｉ板１のなかの１つの行のなかに配置されている電界効 果トランジスタのドレイン領域３はドレイン線３ａを介して互いに接続されてい る。

ビット線２ａおよびドレイン線３ａばたとえば通しの拡散領域として基板１のな かに構成されている。ソース領域２およびドレイン領域３はワード線５ａとの交 叉点においてそれぞれ絶縁体６によりワード線５ａから絶縁されている（第１図 参照）。

たとえばｐドープされた単結晶シリコンから成る基板１１内にソース領域１２お よびドレイン領域１３が配置されている（第３図参照）、基板１１の表面にソー ス領域１２とドレイン領域差３との間にゲート誘電体Ｉ４が配置されている。

ゲート誘電体１４は第１のＳｉ０ｇ層１４１、強誘電性層１４２および第２のＳ ｉＯ：層１４３から構成されている０強誘電性層ｉ４２はたとえばジルコン酸チ タン酸鉛から成っている。その際に５ｉｎｓ層および強誘電性層１４２の厚みの 比は強誘電体の分極に関して５ｔｏｔおよび強誘電体の誘電定数の比にほぼ等し い、厚みはたとえば強誘電性層１４２に対しては１１００ｎ、またＳｉＯ□層１ ４１１４３に対してはそれぞれ５層ｍである。ゲート誘電体１４の上にゲート電 極１５が配置されている。ゲー）１ｔｆｆｉ１５はたとえば多結晶ノリコンから 成っている。基板１１の表面上に第１０）ｓｉｏｇＪｉ１４１を使用することに より安定なしきい電圧のために重要であるチャネル範囲内に低い相境界状態密度 を有する良好な結晶表面が実現されている。

たとえばｐドープされた単結晶シリコンから成る基板２１内にメモリセルとして それぞれソース領域２２およびドレイン領域２３を有する電界効果トランジスタ が配置されている（第４図参照）、その際にソース領域２２およびドレイン領域 ２３はそれぞれｎ″ドープれている。ソース領域２２とドレイン領域２３との間 に基板２１の表面にゲート誘電体２４が配置されている。ゲート誘電体２４はた とえばジルコン酸チタン酸鉛から成る強誘電性層を含んでいる。ゲート誘電体２ ４はたとえば第１の薄いＳｉＯよ層、強誘電性層および第２の薄い５４０゜層か ら成る多層誘電体として構成されている。ゲート誘電体２４の上にたとえば多結 晶シリコンから成るゲート電極２５が配置されている（第４図参照）。電界効果 トランジスタは基板２１内にマトリックス状に行および列の形で配置されている 。その際に１つの列のゲート電極２５はワード線２５ａを介して互いに接続され ている０紙面に対して垂直に延びている１つの行のなかに配置されている電界効 果トランジスタのソース領域２２およびドレイン領域２３はそれぞれ重なり合っ て１つのビット線または１つのドレイン線（この断面では見えない）を介して互 いに接続されている。ゲート電極が同一のワード線２５ａと接続されている電界 効果トランジスタは基板２１のなかで互いに絶縁筒［２６により隔てられている 。絶縁範囲２６はたとえばＢＯＸ絶縁としてまたは絶縁材料で満たされた溝（ト レンチ）として構成されている。基板２１のなかでソース領域２２およびドレイ ン領域２３から下側に第１のドープ層２７が配置されている。第１のドープ層２ ７は基板２１と同一の導電型であり、たとえばＰドープされている。第１のドー プ層２７はソース領域２２とドレイン領域２３との間でゲート誘電体２４まで達 している。側方では第１のドープ層２７は絶縁範囲２６により境されている。

第１のドープ層２７の下側に、第１のドープ層２７と逆の導電型の第２のドープ 層２日が配置されている。すなわち第２のドープ層２８はたとえばｎドープされ ている。側方では第２のドープ層２８は同しくｗＡ縁範囲２６により境されてい る。

第１のドープ層２７を介して、ゲート電極２５がワード線２５ａと接続されてい る各電界効果トランジスタに対して、同一のワード線２５ａにおけるその他の電 界効果トランジスタに舞関係な個別の基板電圧が与えられ得る。従って第１のド ープ層２７は基板導線の作用を有する。第１のドープ層２７は第２のドープ層２ ８の表面におけるｐｎ接合により一般的な基板２１からも誘電的に絶縁されてい る。

予め定められた電界効果トランジスタのしきい電圧を２つの可能な値のうち低い ほうの値に設定するため、ゲート電極２５にワード線２５ａを介して十分に高い 正の電圧が与えられる。第１のドープ層２７は予め定められた電界効果トランジ スタに対しては零電位に設定され、また同一のワード線２５ａに接続されている その他の電界効果トランジスタに対しては正の電圧値、たとえばワード線２５ａ に与えられている電圧の半分に設定される。それにより予め定められた電界効果 トランジスタ内でのみ強誘電性層の極性反転のための飽和電界強度に達する。

予め定められた電界効果トランジスタのしきい電圧を可能な値のうち高いほうの 値に設定するため、予め定められた電界効果トランジスタのワード線２５ａに零 電位が与えられる。ソース領域２２、ドレイン領域２３および第１のドープ層２ ７には極性反転のために十分に高い電圧が与えられる。同一のドレインおよびビ ット線に接続されているすべての電界効果トランジスタのワード線は、たとえば 選択された電界効果トランジスタのワード線２５ａに与えられている電圧の半分 の大きさの正の電圧におかれる。それにより再び、選択された電界効果トランジ スタにおいてのみ強誘電性層の極性反転のための飽和電界強度に達する。

たとえばＰドープされた単結晶シリコンから成る基板３１のなかにマトリックス 状に行および列の形でメモリセルとして電界効果トランジスタが配！されている （第５図参照）、各電界効果トランジスタはｎ゛ドープれたソース領域３２およ びドレイン領域３３を含んでいる。ソース領域３２とドレイン領域３３との間に 基板３１０表面にゲート誘電体３４が配置されている。ゲート誘電体３４はたと えばジルコン酸チタン酸鉛から成る強誘電性層を含んでいる。ゲート誘電体３４ はたとえば第１のＳ　ｉ　Ｏ１層、強誘電性層および第２のＳ　ｉ　Ｏｚ層から 成る多層誘電体として構成されている。ゲート誘電体３４の上にゲート電極３５ が配置されている。１つの列のなかに配！されているすべての電界効果トランジ スタのゲート電極３５は１つのワード線３５ａを介して互いに接続されている。

ゲート電極３５がワード線３５ａを介して互いに接続されている電界効果トラン ジスタは基板３１のなかで側方に絶縁範囲３６により絶縁されている。絶縁範囲 ３６はたとえばＢＯＸ絶縁からまたは絶縁材料で満たされた溝から成っている（ 第５図参照）。

１つの行のなかに（紙面に対して垂直に）配置されているすべての電界効果トラ ンジスタのソース領域３２は１つのビット線を介して互いに接続されている。

１つの行のなかに（紙面に対して垂直に）配置されている電界効果トランジスタ のドレイン領域３３は１つのドレイン線を介して互いに接続されている。

ソース領域３２およびドレイン領域３３の下側に第１のと−ブ屡３７が配！され ている。第１のドープ層３７は基板３１と等しい導電型であり、すなわちたとえ ばｐドープされており、またソース領域３２とドレイン領域３３との間でゲート 誘電体３４まで達している。第１のドープ層３７は側方では絶縁鞘Ｗｉ３６によ り境されている。第１０ドープ層３７の下側に第２のドープ層３８が配置されて いる。第２のドープ層３８は第１のドープ層３７と反対の導電型であり、すなわ ちたとえばロドーブされている。第２のドープ層３８は側方では絶縁範囲３６に より境されている０紙面に対して垂直に第１のドープ層３７および第２のドープ 層３８は、それぞれ各電界効果トランジスタの範囲を境する絶縁により中断され ている。これらの絶縁はたとえばＢＯＸ絶縁として構成されており、また基板表 面から第２のドープ層３８の下縁まで達している。

第２のドープ層３８の下に、基板３１と同一の導電型、すなわちｐドープされた 第３のド−プ屡３９が配置されている。第３のドープ層３９は側方で絶縁範囲３ ６により境されており、また紙面に対して垂直に１つの行のなかに配置されてい るすべての電界効果トランジスタの下側を延びている。第３のドープ層３９の下 に、第２のドープ層３日と同一の導電型、すなわちたとえばロドーブされた第４ のドープ層４０が配置されている。第４のドープ層４ｏは側方で絶縁範囲３６に より境されており、また紙面に対して垂直に１つの行のなかに配置されているす べての電界効果トランジスタの下側を延びている。

第１のドープ層３７と第２のドープ層３日との間の境界面および第２のドープ層 ３８と第３のドープ層３９との間の境界面におけるｐｎ接合は互いに逆極性に直 列に接続されている２つのツェナーダイオードを形成する。

この実施例では第３のドープ層３９は基板導線として作用し、それを介して各電 界効果トランジスタに同一のワード＊に接続されている電界効果トランジスタと 無関係に個別の基板電圧が与えられる。第３のドープ層３９は第４のドープ層４ ０により一般的な基板３１から誘電的に絶縁されている。

第１のドープ層３７、第２のドープ層３８および第３のドープ層３９のドーピン グは、両ツェナーダイオードが強誘電性層の極性反転のための電圧レヘルの印加 の際に超過される降伏電圧を有するように設定される。しかし半分の電圧レベル の印加の際にはツェナーダイオードの降伏電圧には達しない、ツェナーダイオー ドはたとえば約１０”ｃｍ−’の範囲内のドーピングを有する。

第３のドープ層３９とゲート電極３５との間の電圧の印加の際にツェナーダイオ ードは容量分圧を住しさせる。！圧の主要部分はツェナーダイオードに降下する 。なぜならば、そのキャパシタンスはメモリトランジスタのゲートキャパシタン スに比較して小さいからである。ゲート電極３５と第３のドープ層３９との間に ツェナーダイオードの降伏電圧よりも小さい電圧が与えられるでいると、ゲート 誘電体３４内の強誘電性層には強誘電性層の極性反転のために必要な値のはるか に下側の小さい電圧のみが一下する。それに対して第３のドープ層３９とゲート 電極３５との間にツェナーダイオードの降伏電圧よりも大きい電圧が与えられる でいると、与えられている電圧はほとんど完全に強誘電性層に降下する。ツェナ ーダイオードの降伏電圧は本発明によれば強誘電性層の飽和電界強度よりも大き い電圧において到達されるので、強誘電性層に与えられている電圧はその場合に 極性反転のために十分である。

ツェナーダイオードの有限の逆抵抗に基づいてメモリセルの基板電位は時定数τ −Ｒｘ　ＸＣｚａｔｔｏで第３のドープ層３９の電位に近づく、ここでＲχはツ ェナーダイオードの逆抵抗、またｃＺｅＬＩ＠はメモリセルのキャパシタンスで ある。この時定数は、情報の書込みのための電圧レベルがメモリセルに与えられ ている継続時間に比較して大きいように選ばれなければならない。たとえば時定 数１μｓ、継続時間５〜１０ｎｓ、！圧しヘル３．３■の値が使用される。

第６図には第５図により説明されたメモリセルに対する等価回路図が示されてい る。ゲート電極３５と第３のドープ層３９との間に２つのツェナーダイオードが 逆極性で直列に接続されている。

たとえばｐドープされた単結晶シリコンから成る基板４１のなかに溝４１０が設 けられている（第７図参照）、溝４１０の２つの向かい合う縁にそれぞれゲート 誘電体４４が配Ｉされている。溝４１０の底には基板４１のなかにゲート誘電体 ４４に隣接してｎ゛　ドープされたドレイン領域４３が配置されている。基板４ １の表面にはゲート誘電体４４の側方に０゛　ドープされたソース領域４２が配 置されている。溝４１０の外側に基板４１の表面には絶縁層４９が設けられてい る。

ゲート誘電体４４の上にたとえばポリシリコンから成るゲート電極４５が、それ がドレイン領域４３およびソース領域４２から絶縁体４６ａにより絶縁されてお り、またそれが側方でゲート誘電体４４を越えて突出しておりまた部分的に溝４ １０の外側で絶縁層４９の表面に配置されているように配置されている。こうし て溝４１０の向かい合う縁に各１つの電界効果トランジスタがメモリセルとして 配置されている。

ゲート誘電体４４はそれぞれ強誘電性層を含んでおり、従って電界効果トランジ スタは強誘電性層の分極に関係する相い異なる正のしきい電圧を有する。向かい 合うゲート電極４５および向かい合うドレイン領域４３は絶縁範囲４６により互 いに絶縁されている。絶縁範囲４６としてはたとえばＢＯＸ絶縁が適している。

絶縁範囲４６はドレイン領域４３よりも深く基板４１のなかに入り込んでいる。

ワード線４５ａを介してゲート電極４５は互いに接続されている。

溝４１０は紙面に対して垂直な縦方向に広がりを有する（第７図中のＶｌｌｌ− ＶＩ　Ｉ　Ｉによる断面を示す第８図も参照）０本発明によるメモリセル装置で は電界効果トランジスタはマトリックス状に行および列の形で配置されている。

その原にそれぞれ溝４１０の縁に電界効果トランジスタの１つの行が配置されて いる。ｉｔ電界効果トランジスタ第２の行はそれぞれ等しい溝４１０の向がい合 う縁に配置されている。それに対して平行して別の溝が基板４１のなかに延びて いる。

溝４１０の縁に対して平行にそれぞれ１１１４１０の１つの縁に沿つて配置され ているソース領域４２がビット線４２ａを介して互いに接続されている。それぞ れ１つの列のなかに配置されている電界効果トランジスタのゲート電極４５はワ ード線４５ａを介して互いに接続されている。ワード線４５ａの延び方は第８図 中に破線により示されている。

第９図は第７図で説明されたメモリセル対に対する等価回路図を示す。

たとえばｐドープされた単結晶シリコンから成るａ［５１のなかにマトリックス 状に行および列の形で電界効果トランジスタがメモリセルとして配置されている （第１０図参照）、その際に電界効果トランジスタのそれぞれ２つの行が溝５１ ０の向かい合う縁に配置されている（第１０図参照）、溝５１０は紙面に対して 垂直な広がりを存する。

各電界効果トランジスタに対して溝５１０の縁にゲート誘電体５４が配置されて いる。ゲート誘電体５４は強誘電性層を含んでいる。基板５１のなかに溝５１０ の上側範囲の縁内にソース領域５２が、溝５１０の縁にも基板５１の表面にも隣 接するように配置されている。ソース領域５２はたとえばｎ゛　ドープされてい る。溝５１０の縁と反対側のソース領！！！５２の側にそれぞれ絶縁範囲５６が 基板５１のなかに、溝５１０の縁と絶縁範囲５６との間の間隔がソース領域５２ の範囲内でソース領域５２により満たされているように配置されている。基板５ １の表面に対して垂直に絶縁範囲５６は、ドープ範囲５７が絶縁範囲５４、ソー ス領域５２、ゲート誘電体５４および溝５１０の底に配置されゲート誘電体５４ に隣接するドレイン領域５３により完全に囲まれるまで基板５１のなかに延ばさ れている。ドレイン領域５３はたとえばｎｌ　ドープされている。

ゲート誘電体５４のドープ領域５７と反対側にゲート電極５５が配置されている 。ゲートを極５５はたとえば単結晶シリコンから成っており、また、それがソー ス領域５２からもドレイン領域５３からも絶縁体５６ａにより絶縁されているよ うに、またそれがゲート誘電体５４から側方に突出しまた少なくとも部分的に基 板５１の表面に配置されている絶縁層の上に配置されているように、ゲート誘電 体５４の上に配置されている０両ゲート電極５５は、溝５１０を完全に満たす別 の絶縁範囲５６により互いに絶縁されている。この別の絶縁範囲５６は同しくド レイン領域５３を互いに絶縁する。ドレイン領域５３はそれらに隣接する両絶縁 範囲５６の間の空間を完全に満たす。

向かい合うゲート電極５５はワード線５５ａを介して互いに接続されている。

ワード線５５ａはたとえば多結晶シリコンから成っている。

ドープ領域５７を介して１つの行の電界効果トランジスタにその他の行に沿う電 界効果トランジスタに無関係に個別の基板電圧が与えられる。ドープ領域５７は 一般的な基板５１から完全に絶縁されている。

第７図および第１０図により説明された本発明の実施例は、メモリセルあたりの 占有面積が非常に小さいという利点ををする。

図示の実施例では電界効果トランジスタはｎチャネルトランジスタである０本発 明は相応にｐチャネルトランジスタによっても実施可能である。

ＩＧ　１ ＩＧ７ ＦＩＧｌｏ 国際調査報告 国際調査報告 フロントページの続き （５１）　Ｉｎｔ、　Ｃｔ、５　識別記号　庁内整理番号ＨＯＩＬ　２７／１１ ５ ７２１０−４Ｍ Ｉ ＨＯＬＬ　２７／１０　４３４

Claims (1)

1. 【特許請求の範囲】 １．ａ）半導体基板（１、１１、２１、３１、４１、５１）内にメモリセルとし てソース領域（２、１２、２２、３２、４２、５２）、ドレイン領域（１３、２ ３、３３、４３、５３）、ゲート誘電体（１４、２４、３４、５４）およびゲー ト電極（５、１５、２５、３５、４５、５５）を有する少なくとも１つの電界効 果トランジスタが設けられており、その際に半導体基板（１、１１、２１、３１ 、４１、５１）は第１の導電型によりドープされており、またソース領域（２、 １２、２２、３２、４２、５２）およびドレイン領域（１３、２３、３３、４３ 、５３）は第１の導電型に対して逆の第２の導電型によりドープされており、 ｂ）ゲート誘電体（１４、２４、３４、５４）が少なくとも１つの強導電性層（ １４２）を含んでいる ことを特徴とするメモリセル装置。 ２．ａ）半重体基板（１、１１、２１、３１、４１、５１）内にメモリセル電界 効果トランジスタとして、それぞれ強誘電性層を含んでいるゲート誘電体（４、 １４、２４、３４、５４）、ゲート電極（５、１５、２５、３５、４５、５５） 、ソース領域（２、１２、２２、３２、４２、５２）およびドレイン領域（１３ 、２３、３３、４３、５３）を有する電界効果トランジスタがマトリックス状に 行および列の形で配置されており、 ｂ）電界効果トランジスタが強誘電性層（１４２）の分極に関係して、同一の符 号を有し、また２つの異なる論理状態に対応付けられている２つの相い異なるし きい電圧を有し、 ｃ）各列のゲート電極（５、１５、２５、３５、４５、５５）がそれぞれワード 線（５ａ、２５ａ、３５ａ、４５ａ、５５ａ）と接続されており、各行のソース 領域（２、１２、２２、３２、４２、５２）がそれぞれビット線（２ａ、４２ａ ）と接続されており、また各行のドレイン領域（１３、２３、３３、４３、５３ ）がそれぞれドレイン線（３ａ）と接続されていることを特徴とする請求の範囲 １記載のメモリセル装置。 ３．半導体基板（１、１１、２１、３１、４１、５１）がシリコン単結晶である ことを特徴とする請求の範囲１または２記載のメモリセル装置。 ４．ゲート誘電体（１４）が第１のＳｉＯ２層（１４１）、強誘電性層（１４２ ）および第２のＳｉＯ２層（１４３）から成っていることを特徴とする請求の範 囲３記載のメモリセル装置。 ５．強誘電性層の材料およびＳｉＯ２の相対的誘電定数の比が強誘電性層（１４ ２）および第１のＳｉＯ２層（１４１）の厚みの比にほぼ等しいことを特徴とす る請求の範囲４記載のメモリセル装置。 ６．ａ）ゲート電極（２５、３５）がワード線（２５ａ、３５ａ）を介して互い に接続されている隣接する電界効果トランジスタが、絶縁範囲（２６、３６）に より基板（２１、３１）のなかで互いに絶縁されており、ｂ）各電界効果トラン ジスタの下側に基板（２１、３１）のなかに、第１の誘電型によりドープされた 第１のドープ層（２７、３７）と、第２の導電型によりドープされた第２のドー プ層（２８、３８）とが設けられており、ｃ）第１のドープ層（２７、３７）お よび第２のドープ層（２８、３８）がそのつどの電界効果トランジスタを側方で 絶縁する絶縁範囲（２６、３６）により側方で境されている ことを特徴とする請求の範囲１ないし５の１つに記載のメモリセル装置。 ７．絶縁範囲（２６、３６）がＢＯＸ絶縁として構成されていることを特徴とす る請求の範囲６記載のメモリセル装置。 ８．ａ）第２のドープ層（３８）の下の基板（３１）のなかに、第１の導電型に よりドープされた第３のドープ層（３９）が配置されており、また第３のドープ 層（３９）の下に、第２の導電型によりドープされた第４のドープ層（４０）が 配置されており、 ｂ）第３のドープ層（３９）および第４のドープ層（４０）が側方でそのつどの 電界効果トランジスタを側方で絶縁する絶縁範囲（３６）により境されており、 ｃ）その際に第１のドープ層（３７）、第２のドープ層（３８）および第３のド ープ層（３９）のドーピング濃度が、第１のドープ層（３７）および第２のドー プ層（３８）から形成されるツェナーダイオードならびに第２のドープ層（３８ ）および第３のドープ層（３９）から形成されるツェナーダイオードが強誘電性 層の極性反転のために必要な電圧により超過される降伏電圧を有するように高い ことを特徴とする請求の範囲６または７記載のメモリセル装置。 ９．ａ）半導体基板（４１、５１）内に基板（４１、５１）の表面に対して垂直 に向けられた少なくとも１つの溝（４１０、５１０）が設けられており、ｂ）溝 （４１０、５１０）内に基板（４１、５１）の表面に対して垂直な向かい合う縁 に電界効果トランジスタの各１つが配置されていることを特徴とする請求の範囲 １ないし５の１つに記載のメモリセル装置。 １０．ａ）ゲート誘電体（４４、５４）がそれぞれ溝（４１０、５１０）の縁の 上に配置されており、 ｂ）ゲート誘電体（４４、５４）の上にゲート電極（４５、５５、）が、それが 側方にゲート誘電体（４４、５４）を越えて突出し、また部分的に溝（４１０、 ５１０）の外側で基板（４１、５１）の表面に配置されているように配置されて おり、 ｃ）溝（４１０、５１０）内に配置されている両電界効果トランジスタのゲート 電極（４５、５５）が、溝（４１０、５１０）を満たす絶縁構造（４６、５６） により互いに絶縁されている ことを特徴とする請求の範囲９記載のメモリセル装置。 １１．ａ）ソース領域（４２、５２）がそれぞれ基板（４１、５１）のなかに、 それが溝（４１０、５１０）の縁にも基板（４１、５１）の表面にも隣接するよ うに配置されており、 ｂ）基板（４１、５１）の表面においてソース領域（４２、５２）が絶縁層（４ ９、５９）によりゲート電極（４５、５５）から絶縁されており、ｏ）ドレイン 領域（４３、５３）が基板（４１、５１）のなかでそれぞれ溝（４１０、５１０ ）の底に配置されており、ｄ）絶縁構造（４６、５６）が少なくとも、それが溝 （４１０、５１０）のなかに配置されている両電界効果トランジスタのドレイン 領域（４３、５３）を互いに絶縁するまで基板（４１、５１）のなかに入り込ん でいることを特徴とする請求の範囲１０記載のメモリセル装置。 １２．ａ）ソース領域（５２）の溝（５１０）の縁と反対向きの側にそれぞれ絶 縁範囲（５６）が基板（５１）のなかに、溝（５１０）の縁と絶縁範囲（５６） との間の間隔がソース領域（５２）の範囲内でソース領域（５２）により満たさ れているように配置されており、 ｂ）基板（５１）の表面に対して垂直な方向に絶縁範囲（５６）がドレイン領域 （５３）よりも深く基板（５１）のなかに入り込んでおり、ｃ）ソース領域（５ ２）とドレイン領域（５３）との間に、電気的に基板（５１）から絶縁されてい る第１の導電型によりドープ領域（５７）が配置されるように、ドレイン領域（ ５３）が絶縁構造（５６）と絶縁範囲（５６）との間の間隔をドレイン領域（５ ３）の高さまで完全に満たしていることを特徴とする請求の範囲１１記載のメモ リセル装置。 １３．溝（４１０、５１０）の向かい合う縁にそれぞれ多数の電界効果トランジ スタが縦方向に並び合って配置されているように、溝（４１０、５１０）が基板 （４１、５１）の表面に対して平行な縦方向に広がりを有することを特徴とする 請求の範囲９ないし１２の１つに記載のメモリセル装置。 １４．メモリセルとして基板内にマトリックス状に行および列の形で配置されて おり、強誘電性層を含んでいるゲート誘電体、ゲート電極、ソース領域およびド レイン領域を有する電界効果トランジスタを含んでおり、電界効果トランジスタ が強誘電性層の分極に関係して、同一の符号を有しかつ２つの異なる論理状態に 対応付けられる相い異なるしきい電圧を有し、また各列のゲート電極がそれぞれ ワード線と、また各行のソース領域がそれぞれビット線と接続されているメモリ セル装置内の選択されたメモリセルを読出すための方法において、ａ）選択され たメモリセルのワード線（５ａ、２５ａ、３５ａ、４５ａ、５５ａ）に、大きさ がしきい電圧の間に位置する電圧が与えられ、ｂ）選択されたメモリセルのビッ ト線（２ａ、４２ａ）を介して、書込まれた論理状態に関係する信号が取り出さ れる ことを特徴とするメモリセルの読出し方法。 １５．メモリセルとして基板内にマトリックス状に行および列の形で配置されて おり、強誘電性層を含んでいるゲート誘電体、ゲート電極、ソース領域およびド レイン領域を有する電界効果トランジスタを含んでおり、電界効果トランジスタ が強誘電性層の分極に関係して、同一の符号を有しかつ２つの異なる論理状態に 対応付けられる相い異なるしきい電圧を有し、また各列のゲート電極がそれぞれ ワード線と、また各行のソース領域がそれぞれビット線と、また各行のドレイン 領域がそれぞれドレイン線と接続されているメモリセル装置内の選択されたメモ リセルに情報を書込むための方法において、ａ）基板（１、１１、２１、３１、 ４１、５１）と選択されたメモリセルのワード線（５ａ、２５ａ、３５ａ、４５ ａ、５５ａ）との間に、大きさが強誘電性層の飽和電界強度よりも大きく、また 方向が論理情報に関係する分極電界が与えられ、 ｂ）基板（１、１１、２１、３１、４１、５１）とその他のメモリセルのワード 線（５ａ、２５ａ、３５ａ、４５ａ、５５ａ）との間に、分極電界強度よりも小 さい電界強度が与えられている ことを特徴とするメモリセルの書込み方法。 １６．ａ）選択されたメモリセルのワード線（５ａ、２５ａ、３５ａ、４５ａ、 ５５ａ）に分極電界強度の大きさの正の電圧が与えられ、ｂ）選択されたメモリ セルの基板（１、１１、４１）ならびにソース領域（２、１２、４２）およびド レイン領域（３、１３、４３）が零電位におかれており、ｃ）選択されたメモリ セルと同一のワード線（５ａ、４５ａ）に接続されているメモリセルのソース領 域（２、１２、４２）およびドレイン領域（３、１３、４３）が、強誘電性層に 極性反転のために必要な飽和電界強度よりも小さい電界強度が生ずるように、正 の電圧と接続されることを特徴とする請求の範囲１５記載の方法。 １７．ａ）選択されたメモリセルのワード線（２５ａ、３５ａ、５５ａ）に分極 電界強度の大きさの正の電圧が与えられ、ｂ）選択されたメモリセルの基板（２ １、３１、５１）ならびにソース領域（２２、３２、５２）およびドレイン領域 （２３、３３、５３）が零電位におかれており、 ｃ）同一のワード線に位置しており選択されないメモリセルの強誘電性層に生ず る電界強度が、基板（２１、３１、５１）内に設けられ同一のワード線（２５ａ 、３５ａ、５５ａ）に位置するその他のメモリセルから絶縁されているドープ層 （２７、３７、５７）に正の電圧を与えることにより、極性反転のために必要な 飽和電界強度の下の値に設定されることを特徴とする請求の範囲１５記載の方法 。 １８．正の電圧がドープされた層（３７）に、逆極性に直列に接続されており基 板（３１）内に集積されている２つのツェナーダイオードを介して与えられるこ とを特徴とする請求の範囲１７記載の方法。 １９．ａ）選択されたメモリセルのビット線（２ａ、４２ａ）およびドレイン線 （３ａ）に分極電界強度の大きさの正の電圧が与えられ、ｂ）選択されたメモリ セルのワード線（５ａ、２５ａ、３５ａ、４５ａ、５５ａ）が零電位におかれ、 ｃ）その他のワード線（５ａ、２５ａ、３５ａ、４５ａ、５５ａ）に、選択され ないメモリセル内で強誘電性層に極性反転のために必要な飽和電界強度よりも小 さい電界強度が生ずるように正の電圧が与えられることを特徴とする請求の範囲 １５記載の方法。 ２０．ａ）同一のワード線（２５ａ、３５ａ、５５ａ）におけるその他のメモリ セルから絶縁されており、基板（２１、３１、５１）内の強誘電性層の下に配置 されているドープ層（２７、３７、５７）に、選択されたメモリセルのなかで分 極電圧の大きさの正の電圧が与えられ、ｂ）同一のビット線に位置するメモリセ ル内のワード線（２５ａ、３５ａ、５５ａ）に、選択されないメモリセル内で強 誘電性層に極性反転のために必要な飽和電界強度よりも小さい電界強度が生ずる ように正の電圧が与えられることを特徴とする請求の範囲１９記載の方法。