KR102598993B1 - 불감층 효과가 개선된 강유전체 전계효과 트랜지스터 및 이의 제조방법 - Google Patents
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Abstract
본 발명은 불감층 효과가 개선된 강유전체 전계효과 트랜지스터 및 이의 제조방법에 관한 것이다.
Description
본 발명은 불감층 효과(dead layer effect)가 개선된 강유전체 전계효과 트랜지스터(ferroelectric field effect transistor; FeFET) 및 이의 제조방법에 관한 것이다.
강유전체(ferroelectrics)는 외부에서 전기장이 가해지지 않아도 내부의 전기 쌍극자 모멘트가 정렬하여 자발적인 분극(polarizatiion)을 유지하는 강유전성(ferroelectricity)을 갖는 물질이다. 비휘발성 메모리 소자와 같은 강유전성 소자를 만드는데 강유전체가 이용될 수 있다.
최근, 인공지능, 사물인터넷, 자율주행 자동차 시대가 도래하면서 메모리 소자에 대한 필요성이 크게 대두되고 있다. 이와 같이 4차 산업혁명 기술에 필요한 수많은 데이터를 저장하고 분석하기 위해서 전력 소모가 낮으면서 빠른 읽기(read)/쓰기(write) 동작을 할 수 있는 메모리 소자를 필요로 하고, 지금까지 개발된 여러 형태의 비휘발성 메모리 중, 특히 강유전체 전계효과 트랜지스터(ferroelectric field effect transistor; FeFET)는 기존 플래쉬 메모리 소자(flash memory device)에 비해 저출력(low-power)으로 동작이 가능하고 누설전류(leakage current)가 낮으며 집적도가 높아 유망한 차세대 메모리로 인식되고 있다.
상기 강유전체 전계효과 트랜지스터 소자는 기존의 NAND 플래쉬 메모리 소자에 비해 빠른 읽기/쓰기 속도, 낮은 쓰기 전압, 높은 순환 내구성(cycling endurance), 낮은 전력 소모(power consumption)와 같이 여러 장점들을 보유하고 있어 차세대 비휘발성 메모리 소자 중 하나로 큰 주목을 받고 있다. 그 중에서도, 단일트랜지스터(one-transistor; 1T) FeFET는 강유전체 내부의 분극 전하(polarization charge)의 변화에 따라 역치 전압(threshold voltage; Vt)을 조절하여 메모리 특성을 구현할 수 있는 특성을 갖는다.
한편, FeFET에 사용되는 HfOx 물질은 기존의 PZT나 SBT와는 달리, 10 nm이하의 두께에서도 자발 분극 현상이 관찰되고, CMOS 호환성(compatibility)이 높으며 HfOx에 Zr을 도핑하면 결정화 온도(crystallization temperature)가 낮아져서 상대적으로 낮은 공정 온도에서 강유전체 특성을 얻을 수 있어 대량 생산이 용이한 장점을 가지므로 이를 상용화를 위한 많은 연구가 진행되고 있다.
그러나 대표적인 1T FeFET 구조인 금속-강유전체-절연체-반도체(metal-ferroelectric-insulator-semiconductor; MFIS)에서는 금속과 강유전체 물질 간의 반응에 의해 비-강유전체층(non-ferroelectric layer)이 생겨 소자의 분극값이 의도치 않게 감소하는 문제점을 갖는다. 이와 같이 두 물질 간의 반응에 의해 탈분극층(depolarization layer)이 생겨, 예기치 않게 소자의 특성이 저하되는 현상을 "불감층 효과(dead layer effect)"라고 한다. 특히, 불감층 효과는 산소를 흡수하는 TiN 전극과 강유전체 HfOx 박막이 접할 때, HfOx 박막 내 산소 빈자리(oxygen vacancy)가 생기면서 두 물질의 계면(interface) 부분에 TiOxNy 층이 발생한다.
이에 TiN 전극을 대신하여 금속산화물 예컨대, RuO2를 사용함으로써 산소 빈자리로 인한 강유전성-고정(ferroelectric-pinning) 현상을 완화하고자 하였으나, 상기 RuO2는 열팽창 계수가 낮고 가격이 비싼 단점을 갖는다.
본 발명자들은 반복 사용에도 높은 메모리 윈도우 유지율을 유지할 수 있는 트랜지스터 소자를 발굴하고자 예의 연구노력한 결과, 금속 전극-강유전체층-절연층-반도체층으로 구성된 강유전체 전계효과 트랜지스터 구조의 금속 전극과 강유전체층 사이에 수 nm 두께로 증착된 산화 규소 또는 질화 규소로 된 중간층을 추가로 포함함으로써 전극과 강유전체층 사이의 반응에 의해 발생하는 불감층 효과를 개선하여 스트레스에 의한 메모리 윈도우 저하를 현저히 감소시킬 수 있음을 확인하고, 본 발명을 완성하였다.
본 발명에서 개시되는 각각의 설명 및 실시형태는 각각의 다른 설명 및 실시 형태에도 적용될 수 있다. 즉, 본 발명에서 개시된 다양한 요소들의 모든 조합이 본 발명의 범주에 속한다. 또한, 하기 기술되는 구체적인 서술에 의하여 본 발명의 범주가 제한된다고 할 수 없다.
또한, 당해 기술분야의 통상의 지식을 가진 자는 통상의 실험만을 사용하여 본 발명에 기재된 본 발명의 특정 양태에 대한 다수의 등가물을 인지하거나 확인할 수 있다. 또한, 이러한 등가물은 본 발명에 포함되는 것으로 의도된다.
아울러, 본 발명의 명세서 전체에 있어서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
이하, 본 발명을 보다 상세히 설명한다.
본 발명의 제1양태는 소스 및 드레인 영역을 갖는 기판; 상기 기판 상에 제공된 절연체층; 상기 절연체층 상에 제공된 강유전체층; 상기 강유전체층 상에 제공된 금속 전극; 및 상기 금속 전극과 상기 강유전체층 사이에 제공되며, 산화 규소(silicon oxide; SiOx), 질화 규소(silicon nitride; SiNx), 산질화 규소(silicon oxynitride; SiON), 및 오산화탄탈럼(tantalum pentoxide; Ta2O5)으로 구성된 군에서 선택된 적어도 하나를 포함하는 중간층(interlayer)을 포함하는, 트랜지스터 소자를 제공한다.
본 발명은 기존의 강유전체 전계효과 트랜지스터의 대표적인 구조인 금속(전극)-강유전체-절연체-반도체(metal-ferroelectric-insulator-semiconductor; MFIS)에서 금속과 강유전체 물질 간의 반응에 의해 비-강유전체층(non-ferroelectric layer)이 생겨 소자의 분극값이 의도치 않게 감소하는 문제점인 불감층 효과(dead-layer effect)를 개선하여 이로 인한 메모리 윈도우 감소를 극복하기 위하여 고안된 것으로, 상기 전극과 강유전체 사이에 수 nm 두께로 산화 규소 또는 질화 규소를 증착시켜 중간층을 도입함으로써 메모리 윈도우 감소를 현저히 개선할 수 있음을 발견한 것에 기초한다.
이때, 상기 중간층 소재로는 반응성이 낮으면서도 전자/정공의 이동을 저해하지 않는 산화 규소 또는 질화 규소를 선택하는 것이 바람직하다. 이외의 물질을 사용하는 경우, 레이어 제공 과정에서 전구체 물질과 강유전체층 사이에서 부반응이 발생하는 등의 문제가 발생할 수 있다.
한편, 상기 중간층은 최소 1 nm의 두께로부터 강유전체층 보다 얇은 두께로 형성될 수 있다. 상기 중간층의 두께가 1 nm 미만이면 여전히 금속 전극과 강유전체 물질 사이에 반응이 일어나 탈분극화를 야기할 수 있어 원하는 수준의 불감층 효과 개선을 달성하기 어려울 수 있는 반면, 상기 중간층의 두께가 강유전체층 보다 두껍게 형성되면 강유전체에 인가되는 전압을 저해하여 트랜지스터의 성능 저하를 유발할 수 있다.
상기 기판과 강유전체층 사이에 위치한 절연체층은 전하 주입 효과를 최소화하기 위해 도입된 완충층(buffer layer)일 수 있다. 상기 절연체층은 반도체로 된 기판과 강유전체의 상호 혼합(intermixing) 문제를 감소시킨다. 또한, 상기 절연체층은 강유전체층을 가로지르는 전기장을 약화한다.
예컨대, 본 발명의 트랜지스터 소자는 단일-트랜지스터(1-transistor; 1T) 강유전체 전계효과 트랜지스터일 수 있으나, 이에 제한되지 않는다.
예컨대, 본 발명의 트랜지스터 소자에 있어서, 상기 금속 전극은 질화 티타늄(titanium nitride; TiN), 질화 텅스텐(tungsten nitride; WN) 및 질화 탄탈륨(tantalum nitride; TaN) 등의 금속 복합체; 탄탈륨(tantalum; Ta) 등의 전이금속; 또는 RuO2, Co3O4, MnO2, ZnO, XCo2O4(X = Mn, Cu, Ni), 및 AMoO4(A = Co, Mn, Ni, Zn) 등의 전이금속 금속 산화물로 된 것일 수 있다. 구체적으로, 상기 금속 전극은 질화 티타늄으로 된 것일 수 있으나, 이에 제한되지 않는다. 예컨대, RuO2 등의 금속 산화물을 사용함으로써 산소 빈자리로 인한 강유전체-피닝(pinning) 현상을 완화할 수 있으나, RuO2는 열팽창 계수가 낮고 가격이 비싼 단점이 있다. 이에 열팽창 계수가 크면서도 가격이 저렴한 TiN 등의 전극을 그대로 사용하면서도 기존의 FeFET의 문제점인 강유전체-피닝 현상을 완화할 수 있는 방법을 발굴하고자 한다.
예컨대, 본 발명의 트랜지스터 소자에 있어서, 상기 강유전체층은 페로프스카이트(perovskite; PZT, Pb(ZrxTi1-x)O3(0＜x＜1); 산화 지르코늄(zirconium oxide; ZrO2), 산화 알루미늄(aluminum oxide), 산화마그네슘(magnesium oxide; MgO) 또는 산화 하프늄(halfnium oxide; HfO2) 기반의 강유전체; 또는 플루오르화 폴리비닐리덴(polyvinylidene fluoride; PVDF) 계열의 고분자일 수 있다. 예컨대, 상기 강유전체층은, 상용화를 위해, 확장성(scalability)이 우수한 산화 하프늄으로 된 것일 수 있으나, 이에 제한되지 않는다. 구체적으로, 본 발명의 트랜지스터 소자에 있어서, 상기 강유전체층은 지르코늄으로 된 산화 하프늄(HfZrOx; HZO)으로 된 것일 수 있으나, 이에 제한되지 않는다.
예컨대, 상기와 같이, 금속 전극으로서 TiN 전극과 강유전체층으로서 산화하프늄으로 된 층을 포함하는 소자의 경우, 일반적인 구성의 FeFET 소자에서는 이들 전극과 강유전체층의 계면에서 산화환원 반응이 발생할 수 있고, 이에 따라 불감층 효과(dead layer effect)가 유도되어 메모리 윈도우가 감소하게 될 수 있다.
상기 불감층 효과는 강유전체층의 두께에 의존하며, 전자 장치의 소형화에 대한 지속적인 요구에 따라 강유전체 박막이 나노미터 규모로 축소됨에 따라 유발될 수 있다. 예컨대, 강유전체층의 박막화는 보다 낮은 전압을 달성할 수 있지만 강유전체 박막의 분극 안정성을 파괴하고 실제적인 적용을 제한하는 크기 효과를 수반하기도 한다. 강유전체 표면에서 분극 불연속으로 인한 강유전체 결합 분극 전하의 열악한 스크리닝에서 발생하는 탈분극장은 크기 효과의 원인으로 여겨진다. 불완전한 스크리닝 및 탈분극 효과는 강유전체와 직렬로 추가적인 커패시터를 형성하는, 강유전체층과 전극 사이에 계면층을 추가하는 것과도 같다. 분극 완화 및 유전율 감소로 인해 상기 계면층은 유효 불감층(effective dead layer)로 정의될 수 있다. 이러한 불감층의 존재는 분극 및 커패시턴스 특성에 대한 악영향 이외에도 박막에서 다중도메인, 전기적 피로, 임프린트 및 누출문제 등을 유발할 수 있다. 결과적으로 불감층의 존재는 강유전체 박막의 초박화를 크게 제한하며, 강유전체 기반 전자소자의 소형화 및 집적화를 방해할 수 있다. 상기 불감층 효과는 예컨대, 산소를 흡수하는 TiN 전극과 강유전체인 산화하프늄 박막이 접할 때 산화하프늄 박막 내에 산소 빈자리가 생기면서 두 물질의 계면 부분에 TiOxNy 계면층이 발생하는데 기인할 수 있다.
따라서, 이러한 불감층 효과가 발생할 수 있는 TiN 및 산화하프늄 또는 HZO 층 사이에 중간층을 형성함으로써 불감층의 형성을 차단하여 메모리 윈도우 유지 성능을 향상시키는데 도움을 줄 수 있다.
이때, 유전율이 큰 유전체(dielectric)로 중간층을 형성함으로써 초기 메모리 윈도우를 증가시킬 수 있다. 이는 중간층이 부재하는 구조와 비교하여 EOT(equivalent oxide thickness)가 높고 강유전체층에 인가되는 전압이 작으므로 초기 메모리 윈도우가 감소하는 단점을 극복할 수 있다. 이와 같이, 초기 메모리 윈도우를 높이기 위해서는 유전율이 큰 유전체층을 사용할 필요가 있으며, TiN과 HZO와의 계면특성을 고려하여, 열팽창 계수(k)가 큰 물질을 선택하되, 공정의 편의를 위하여 낮은 온도에서 증착가능 한 ALD 공정 기반의 유전체 중간층을 선택할 수 있다.
예컨대, 본 발명의 트랜지스터 소자에 있어서, 상기 절연체층은 산질화 규소(SiON)로 된 것일 수 있으나, 이에 제한되지 않는다.
예컨대, 본 발명의 트랜지스터 소자에 있어서, 상기 반도체층은 규소(Si), 산화아연(zinc oxide; ZnOx) 또는 인듐-갈륨-아연 산화물(indium gallium zinc oxide)로 된 것일 수 있으나, 이에 제한되지 않는다.
본 발명의 제2양태는 반도체층으로서 실리콘웨이퍼 상에 산질화 규소를 증착시켜 절연체층을 형성하는 제1단계; 상기 절연체층의 상단에 산화 하프늄을 증착시켜 강유전체층을 형성하는 제2단계; 상기 강유전체층 상에 산화 규소 또는 질화 규소를 증착시켜 중간층을 형성하는 제3단계; 및 상기 중간층 상에 전극층을 형성하는 제4단계;를 포함하는, 강유전체 전계효과 트랜지스터의 제조방법을 제공한다.
예컨대, 상기 절연체층 및 중간층은 각각 1 내지 10 nm 두께로 형성될 수 있으나, 이에 제한되지 않는다. 이때, 상기 절연체층 및 중간층은 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition; PECVD), 원자층증착법(atomic layer deposition; ALD), 스퍼터링 증착법(sputtering method), 또는 스핀코팅(spin coating) 등에 의해 형성될 수 있으나, 이에 제한되지 않으며, 당업계에 공지된 FeFET 제조에 적용 가능한 공정을 제한없이 사용할 수 있다.
예컨대, 상기 강유전체층 및 전극층은 각각 10 내지 50 nm, 및 50 내지 500 nm 두께로 형성될 수 있으나, 이에 제한되지 않는다. 이때, 상기 강유전체층 및 전극층은 라디오 주파수 마그네트론 스퍼터링(RF magnetron sputtering), 플라즈마 화학 기상 증착법(PECVD), 원자층증착법(ALD), 또는 스핀코팅 등에 의해 형성될 수 있으나, 이에 제한되지 않으며, 당업계에 공지된 FeFET 제조에 적용 가능한 공정을 제한없이 사용할 수 있다.
본 발명의 용어, "플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition; PECVD)"은 기판 상에 기체 상태(증기)로부터 고체 상태로의 박막 증착에 사용되는 화학 기상 증착법으로서, 해당 공정은 반응 기체의 플라즈마 생성 후 발생하는 화학 반응을 포함한다. 이때 플라즈마는 반응 기체가 채워진 2개 전극 사이에서의 직류 방전 또는 라디오 주파수의 교류에 의해 생성된다. 상기 PECVD는 다양한 종류의 박막 생성에 적용될 수 있으며, 기존의 CVD에 비해 낮은 온도에서 수행될 수 있다는 장점을 갖는다.
본 발명의 용어, "라디오 주파수 마그네트론 스퍼터링(RF magnetron sputtering)"은 아르곤 이온이 전기장에 라디오 주파수 전기장에 의해 가속되어 스퍼터링 하고자 하는 소재로 된 타겟에 충돌하는 기술을 의미한다. 타겟은 모든 방향으로 스퍼터링 되며, 특히 스퍼터링된 원자는 타겟의 전면 그러나 플라즈마의 외부에 배치된 기판에 도달하여 플라즈마에 의한 에칭을 방지한다. 이온과 전자 궤적을 포개기 위해(fold) 자기장을 사용할 때, 평균 자유 경로가 증가하며, 스퍼터링 수율이 증가한다. 마그네트론 스퍼터링이라 하는 이러한 기법은 성장 속도를 크게 증가시킨다.
본 발명의 용어, "원자층증착법(atomic layer deposition; ALD)"은 화학기상증착의 하위 클래스인, 기상화학공정의 순차적 사용에 기반한 박막 증착 기법이다. ALD 반응의 대부분은 전구체(반응물이라고도 함)라 불리는 2가지 화합물을 사용한다. 이들 전구체는 순차적이며 자기제한적 방식으로 한번에 하나씩 물질의 표면과 반응한다. 박막은 개별 전구체에의 반복되는 노출을 통해 서서히 증착된다. ALD는 반도체 소자 제조에서의 핵심 공정이며, 나노물질 합성을 위한 도구 세트의 일부이다. ALD 동안, 표면을 전구체 또는 반응물이라 일컫는 대체 가스종에 노출시킴으로써 기재 상에서 박막을 성장시킨다. 화학기상증착법과 달리, 전구체들은 반응기 내에 동시에 존재하지 않으며, 일련의 순차적이며 중복되지 않는 펄스로 투입된다. 각 펄스에서, 전구체 분자는 자기제한적(self-limiting) 방식으로 표면과 반응하여 표면 상의 모든 반응 자리가 소모되면 종료된다. 결과적으로, 모든 전구체에 대한 단일 노출(소위 ALD 사이클) 후 표면 상에 증착된 물질의 최대량은 전구체-표면 상호작용의 특성에 의해 결정된다. 사이클 수를 변경시킴으로써, 임의의 복잡하고 큰 기재 상에 균일하고 높은 정확도로 물질을 성장시킬 수 있다. ALD는 원자 수준에서막 두께와 조성을 제어할 수 있는 매우 얇고 등각적인(conformal) 박막을 제조하기 위한 큰 잠재력을 갖는 증착 방법의 하나로 여겨진다.
본 발명의 용어, "스퍼터링 증착법(sputtering method, sputter deposition)"은 스퍼터링에 의해 박막을 증착하는 물리기상증착(physical vapor deposition; PVD) 기법이다. 기재 상에 소스(source)인 타겟으로부터 물질을 방출하는 단계를 포함한다. 타겟으로부터 방출된 스퍼터된 원자는 보통 수십 eV(100,000 K)까지의 넓은 에너지 분포를 갖는다. 상기 스퍼터된 이온(방출된 입자의 약 1% 정도인 적은 비율만이 이온화됨)은 탄도적으로 타겟으로부터 직선으로 날아가며 기재 상에 에너지적으로 충격을 줄 수 있다. 또는, 더 높은 가스 압력에서, 상기 이온은 감속재(moderator)로 작용하며 확산적으로 이동하는 가스 원자와 충돌하며 기판이나 진공 챔버 벽에 도달하고 랜덤 워크를 거친 후 응축된다. 배경 가스 압력을 변화시킴으로서 고에너지 탄도 충격으로부터 저에너지 열화 운동에 이르는 전체 범위에 접근할 수 있다. 이때 스퍼터링 가스는 아르곤 등의 불활성 가스일 수 있다. 효율적인 모멘텀 전달을 위해, 스퍼터링 가스의 원자량은 타겟의 원자량에 가까워야 하므로 가벼운 원소의 경우 네온이 선호되며, 무거운 원소의 경우에는 크립톤 또는 크세논이 사용될 수 있다. 화합물의 스퍼터링에 반응 가스를 사용할 수 있다. 상기 화합물은 공정 변수에 따라 타겟 표면 상에, 비행 중에 또는 기재 상에 형성될 수 있다. 스퍼터 증착을 조절하는 많은 변수의 사용 가능성은 복잡한 공정을 유발할 수 있으나, 당업자가 박막의 성장 및 미세구조 전반을 고도로 제어할 수 있도록 한다. 스퍼터링은 집적회로공정에서 다양한 물질의 박막 증착을 위해 반도체 산업에서 널리 사용된다. 낮은 기재 온도의 사용으로 인해, 스퍼터링은 박막 트랜지스터를 위한 접촉 금속을 증착하는 이상적인 방법이다. 상기 스퍼터링은 질화 티타늄 등의 금속 질화물, 또는 금속 산화물의 코팅에 사용될 수 있고, 금속 층의 증착에도 사용될 수 있다.
본 발명의 용어, "스핀코팅(spin coating)"은 편평한 기재 상에 균일하게 박막을 증착시키기 위해 사용되는 공정으로서, 보통 저속에서 스피닝하거나 전혀 스피닝하지 않는 소량의 코팅 물질을 기재의 중심에 도포하는데 적용할 수 있다. 이후 기재를 10,000 rpm까지 가속하여 회전시킴으로써 원심력에 의해 코팅 물질을 도포한다. 이에 사용되는 장치를 스핀 코터(spin coater), 또는 단순히 스피너(spinner)라 부른다. 사용되는 용매는 보통 휘발성이며 동시에 증발한다. 회전 각속도가 보다 높을 수록, 박막은 더 얇아지며, 형성되는 박막의 두께는 용액의 점도와 밀도, 및 용매에 의존한다. 나아가, 박막 형성에 있어서 스핀 코팅의 하나의 장점은 필름 두께의 균일성으로, 셀프-레벨링(self-leveling)으로 인해, 두께가 1% 이상 변하지 않는다.
본 발명의 강유전체 전계효과 트랜지스터는 기존의 대표적인 1T FeFET 구조의 전극과 강유전체층 사이에 수 nm 두께로 증착된 산화 규소 또는 질화 규소로 된 중간층을 추가로 포함함으로써 전극과 강유전체층 사이의 반응에 의해 발생하는 불감층 효과를 개선하여 스트레스에 의한 메모리 윈도우 저하를 현저히 감소시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 구성을 개략적으로 나타낸 도이다.
도 2는 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 제조방법을 나타낸 도이다.
도 3은 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 각 층의 성분 구성을 구체적으로 예시한 나타낸 도이다.
도 4는 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 반복 사용에 따른 메모리 윈도우 변화를 나타낸 도이다. 비교예로는 중간층을 불포함하는 통상의 FeFET 소자를 사용하였다.
도 5는 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 스트레스 인가 전/후의 게이트 전압에 따른 정전용량(capacitance)을 나타낸 도이다. 비교예로는 중간층을 불포함하는 통상의 FeFET 소자를 사용하였다.
도 2는 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 제조방법을 나타낸 도이다.
도 3은 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 각 층의 성분 구성을 구체적으로 예시한 나타낸 도이다.
도 4는 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 반복 사용에 따른 메모리 윈도우 변화를 나타낸 도이다. 비교예로는 중간층을 불포함하는 통상의 FeFET 소자를 사용하였다.
도 5는 본 발명의 일 실시예에 따른 전극과 강유전체층 사이에 중간층을 추가로 포함하는 FeFET 소자의 스트레스 인가 전/후의 게이트 전압에 따른 정전용량(capacitance)을 나타낸 도이다. 비교예로는 중간층을 불포함하는 통상의 FeFET 소자를 사용하였다.
이하, 실시예를 통하여 본 발명의 구성 및 효과를 더욱 상세히 설명하고자 한다. 이들 실시예는 오로지 본 발명을 예시하기 위한 것일 뿐, 본 발명의 범위가 이들 실시예에 의해 한정되는 것은 아니다.
실시예 1: 중간층으로 SiO
2
층을 추가로 포함하는 FeFET의 제조
반도체성 물질인 실리콘 웨이퍼 또는 유리 및 기타 유연기판 상에 절연체인 SiON, 강유전체인 HZO, 중간층으로서 SiO2 또는 SiNx 및 전극으로서 TiN 박막물질을 차례로 증착시켜 FeFET를 구성하였다. 증착 방법으로는 SiO2, 및 SiON에 대해서는 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition; PECVD)을, HZO 및 TiN에 대해서는 라디오 주파수 마그네트론 스퍼터링(RF magnetron sputtering)을 사용하였으며, 구체적인 구동 조건은 하기 표 1 및 2에 각각 나타내었다. 나아가, 이와 같이 제조된 중간층으로 SiO2 층을 포함하는 FeFET의 구성을 간략히 도 1에, 제조 방법을 도 2에, 구체적인 성분을 포함한 각 층의 구성을 도 3에 나타내었다.
| SiO2 | SiNx | SiON | |
| 기체종 | Ar:N2O:SiH4 | Ar:NH3:SiH4 | Ar:NH3:SiH4:N2O |
| 기체 유속(sccm) | 100:30:5 | 100:30:5 | 100:30:5:30 |
| 기체압(mTorr) | 0.18 | 0.18 | 0.18 |
| 증착시간(sec) | 6 | 6 | 6 |
| 플라즈마 파워(W) | 100 | 100 | 100 |
| 온도(℃) | 150 | 150 | 150 |
| 증착두께(nm) | 4 | 4 | 4 |
| 공정장비 | PECVD | PECVD | PECVD |
| HZO | TiN | |
| 기체종(gas species) | Ar | Ar |
| 기체 유속(gas flow rate, sccm) | 50 | 14 |
| 기체압(mTorr) | 5.0 | 4.0 |
| 증착시간(deposition time, sec) | 160 | 600 |
| 플라즈마 파워(W) | 200 | 300 |
| 온도 | 실온 | 실온 |
| 증착두께(deposition thickness, nm) | 20 | 100 |
| 공정장비(process equipment) | RF magnetron sputtering | RF magnetron sputtering |
실시예 2: 중간층으로 SiNx 층을 추가로 포함하는 FeFET의 제조
중간층으로서 SiO2 대신에 SiNx 층을 형성하는 것을 제외하고는 상기 실시예 1과 동일한 방법으로 중간층으로 SiO2 층을 포함하는 FeFET를 제조하였다. 구체적인 구동 조건은 상기 표 1 및 2에 나타낸 바와 같다. 나아가, 이와 같이 제조된 중간층으로 SiNx 층을 포함하는 FeFET의 구성을 간략히 도 3에 나타내었다.
비교예 1: 종래 FeFET의 제조
SiO2 또는 SiNx로의 증착을 생략하는 것을 제외하고는, 상기 실시예 1과 동일한 방법과 순서로 FeFET를 제조하고, 그 구조를 도 3에 함께 나타내었다. 구체적인 구동 조건은 상기 표 1 및 2에 나타낸 바와 같다.
실험예 1: 반복 사용에 따른 메모리 윈도우 변화
상기 실시예 1 및 2와 비교예 1에 따라 준비한 중간층을 포함 또는 불포함하는 FeFET에 대해 반복 사용에 따른 메모리 윈도우를 측정하고, 그 변화를 도 4에 나타내었다. 구체적으로, Keithley 4200A-SCS 반도체 변수 분석기(semiconductor parameter analyzer) 및 LCR 미터(Agilent 4284A 또는 4294A)를 이용하여 정전용량-전압(capacitance-voltage; C-V) 곡선을 측정하고, 이로부터 플랫밴드전압(flat band voltage)를 계산하였다. FeFET에 대해 반복 사용에 따른 메모리 윈도우는 반복 사용 이전과 이후의 플랫밴드전압 차이로부터 산출하였다.
도 4에 나타난 바와 같이, 중간층을 포함하지 않는 비교예에 비해 실시예 1 및 2의 FeFET 소자의 초기 메모리 윈도우 값이 각각 33% 및 18% 가량 감소하기는 하였으나, 106회까지 반복시 초기 메모리 윈도우 값에 대한 유지율(memory window retention)은 비교예 1에서 약 39% 수준까지 감소한 데 비해, 실시예 1 및 2에서는 각각 80% 및 98%로 상당히 증가한 유지율을 나타내었다.
실험예 2: 스트레스 인가 전/후의 게이트 전압에 따른 정전용량 변화
상기 실시예 1 및 2와 비교예 1에 따라 준비한 중간층을 포함 또는 불포함하는 FeFET에 대해 Keithley 4200A-SCS 장비를 통해 스트레스 인가 전/후의 게이트 전압에 따른 정전용량(capacitance)을 측정하여 도 5에 나타내었다. 도 5에 나타난 바와 같이, 비교예 1에서는 스트레스 전/후 측정된 메모리 윈도우 값이 상당히 감소하였으나, 실시예 1 및 2에서는 스트레스 전/후 메모리 윈도우 감소 정도가 비교예 1에 비해 현저히 적었다.
100: 반도체
210: 소스
220: 드레인
300: 절연층
400: 강유전체
500: 중간층(SiOx 또는 SiNx)
600: 금속 전극
이상의 설명으로부터, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이와 관련하여, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 다음의 국가연구개발사업으로부터 지원을 받아 수행하였습니다:
- 과제고유번호: EI210013(kitech EI-21-0013)
- 부처명: 기획재정부
- 연구관리전문기관: 한국생산기술연구원
- 연구사업명: 융복합생산기술제조혁신연구개발([창의]융복합생산핵심기술연구사업)
- 연구과제명: IoT 기기용 차세대 절연막 기반 고신뢰성 산화물 반도체 소자(TFT/Memory) 기술 개발(1/1)
- 주관기관: 한국생산기술연구원
- 연구기간: 2021-01-01 ~ 2021-12-31.
210: 소스
220: 드레인
300: 절연층
400: 강유전체
500: 중간층(SiOx 또는 SiNx)
600: 금속 전극
이상의 설명으로부터, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이와 관련하여, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허 청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
본 발명은 다음의 국가연구개발사업으로부터 지원을 받아 수행하였습니다:
- 과제고유번호: EI210013(kitech EI-21-0013)
- 부처명: 기획재정부
- 연구관리전문기관: 한국생산기술연구원
- 연구사업명: 융복합생산기술제조혁신연구개발([창의]융복합생산핵심기술연구사업)
- 연구과제명: IoT 기기용 차세대 절연막 기반 고신뢰성 산화물 반도체 소자(TFT/Memory) 기술 개발(1/1)
- 주관기관: 한국생산기술연구원
- 연구기간: 2021-01-01 ~ 2021-12-31.
Claims (10)
- 소스 및 드레인 영역을 갖는 기판;
상기 기판 상에 제공된 절연체층;
상기 절연체층 상에 제공되고 산화 하프늄을 포함하는 강유전체층;
상기 강유전체층 상에 제공되고 질화 티타늄(titanium nitride; TiN)을 포함하는 금속 전극; 및
상기 금속 전극과 상기 강유전체층 사이에 제공되며, 질화 규소(silicon nitride; SiNx) 및 오산화탄탈럼(tantalum pentoxide; Ta2O5)으로 구성된 군에서 선택된 적어도 하나를 포함하는 중간층(interlayer)을 포함하여 상기 강유전체층과 상기 금속 전극 사이의 TiOxNy 계면층 발생을 방지하는, 트랜지스터 소자.
- 제1항에 있어서,
상기 트랜지스터 소자는 단일-트랜지스터(1-transistor; 1T) 강유전체 전계효과 트랜지스터(ferroelectric field effect transistor; FeFET)인 것인, 트랜지스터 소자.
- 삭제
- 삭제
- 제1항에 있어서,
상기 강유전체층은 지르코늄 도핑된 산화 하프늄(HfZrOx; HZO)으로 된 것인, 트랜지스터 소자.
- 제1항에 있어서,
상기 절연체층은 산질화 규소(SiON)로 된 것인, 트랜지스터 소자.
- 삭제
- 반도체층으로서 실리콘웨이퍼 상에 산질화 규소를 증착시켜 절연체층을 형성하는 제1단계;
상기 절연체층의 상단에 산화 하프늄을 증착시켜 강유전체층을 형성하는 제2단계;
상기 강유전체층 상에 오산화탄탈럼(tantalum pentoxide; Ta2O5) 또는 질화 규소를 증착시켜 중간층을 형성하는 제3단계; 및
상기 중간층 상에 질화 티타늄(titanium nitride; TiN)을 포함하는 전극층을 형성하는 제4단계;를 포함하고,
상기 중간층은 질화 규소(silicon nitride; SiNx) 및 오산화탄탈럼(tantalum pentoxide; Ta2O5)으로 구성된 군에서 선택된 적어도 하나를 포함하는,
상기 강유전체층과 상기 전극층 사이의 TiOxNy 계면층 발생이 방지된, 강유전체 전계효과 트랜지스터의 제조방법.
- 제8항에 있어서,
상기 절연체층 및 중간층은 플라즈마 화학 기상 증착법(plasma enhanced chemical vapor deposition; PECVD), 원자층증착법(atomic layer deposition; ALD), 스퍼터링 증착법(sputtering method), 또는 스핀코팅(spin coating)에 의해 형성되는 것인, 제조방법.
- 제8항에 있어서,
상기 강유전체층 및 전극층은 라디오 주파수 마그네트론 스퍼터링(RF magnetron sputtering), 플라즈마 화학 기상 증착법(PECVD), 원자층증착법(ALD), 또는 스핀코팅에 의해 형성되는 것인, 제조방법.
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