JPH06135767A - 高誘電率薄膜の製造方法 - Google Patents
高誘電率薄膜の製造方法Info
- Publication number
- JPH06135767A JPH06135767A JP4291510A JP29151092A JPH06135767A JP H06135767 A JPH06135767 A JP H06135767A JP 4291510 A JP4291510 A JP 4291510A JP 29151092 A JP29151092 A JP 29151092A JP H06135767 A JPH06135767 A JP H06135767A
- Authority
- JP
- Japan
- Prior art keywords
- dielectric constant
- thin film
- high dielectric
- constant thin
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Compositions Of Oxide Ceramics (AREA)
- Physical Or Chemical Processes And Apparatus (AREA)
- Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
- Inorganic Insulating Materials (AREA)
Abstract
(57)【要約】
【目的】 構成元素としてＳｒ、Ｔｉ、Ｏを含む高誘電
率薄膜の製造方法に関し、構成元素としてＳｒ、Ｔｉ、
Ｏを含む高誘電率薄膜を安定に成膜することのできる高
誘電率薄膜の製造方法を提供することを目的とする。 【構成】 構成元素として少なくともＳｒ、Ｔｉ、Ｏを
含む高誘電率薄膜を導電性表面を有する下地上に成膜す
る高誘電率薄膜の製造方法において、Ｓｒ源としては金
属ソース、Ｔｉ源として金属錯体ソースを用いて高誘電
率薄膜を気相で成膜する工程を含む。
率薄膜の製造方法に関し、構成元素としてＳｒ、Ｔｉ、
Ｏを含む高誘電率薄膜を安定に成膜することのできる高
誘電率薄膜の製造方法を提供することを目的とする。 【構成】 構成元素として少なくともＳｒ、Ｔｉ、Ｏを
含む高誘電率薄膜を導電性表面を有する下地上に成膜す
る高誘電率薄膜の製造方法において、Ｓｒ源としては金
属ソース、Ｔｉ源として金属錯体ソースを用いて高誘電
率薄膜を気相で成膜する工程を含む。
Description
【０００１】
【産業上の利用分野】本発明は、高誘電率薄膜の製造方
法に関し、特に構成元素としてＳｒ、Ｔｉ、Ｏを含む高
誘電率薄膜の製造方法に関する。
法に関し、特に構成元素としてＳｒ、Ｔｉ、Ｏを含む高
誘電率薄膜の製造方法に関する。
【０００２】誘電体膜は、絶縁性を有すると共に、電界
を伝達する媒質として利用される。たとえば、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のキャパシタ
誘電膜や、絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）のゲート絶縁膜として用いられている。
を伝達する媒質として利用される。たとえば、ダイナミ
ックランダムアクセスメモリ（ＤＲＡＭ）のキャパシタ
誘電膜や、絶縁ゲート型電界効果トランジスタ（ＩＧＦ
ＥＴ）のゲート絶縁膜として用いられている。
【０００３】これらの用途においては、誘電体膜はでき
るだけ高い誘電率を有することが望まれる。半導体装置
における誘電体膜は、通常ＳｉＯ2 やＳｉ3 Ｎ4 等が用
いられてきた。しかしながら、これらの誘電体膜の誘電
率は必ずしも高いとは言えず、さらに高誘電率の誘電体
膜が要求されている。
るだけ高い誘電率を有することが望まれる。半導体装置
における誘電体膜は、通常ＳｉＯ2 やＳｉ3 Ｎ4 等が用
いられてきた。しかしながら、これらの誘電体膜の誘電
率は必ずしも高いとは言えず、さらに高誘電率の誘電体
膜が要求されている。
【０００４】
【従来の技術】たとえば、ＤＲＡＭにおいては、ますま
す高集積化が進められている。現在開発が進められてい
る６４Ｍビットメモリでは、メモリセル面積が約１．５
μｍ2となる上に、消費電力の増大を抑制するために、
低電圧動作も必要とされる。小面積、低電圧で所望の蓄
積電荷を実現するためには、キャパシタ誘電体膜を薄く
して同一面積で得られるキャパシタ容量を増大させるこ
とが望まれる。
す高集積化が進められている。現在開発が進められてい
る６４Ｍビットメモリでは、メモリセル面積が約１．５
μｍ2となる上に、消費電力の増大を抑制するために、
低電圧動作も必要とされる。小面積、低電圧で所望の蓄
積電荷を実現するためには、キャパシタ誘電体膜を薄く
して同一面積で得られるキャパシタ容量を増大させるこ
とが望まれる。
【０００５】ＤＲＡＭにおいては、α線によるソフトエ
ラーを防止することが必要である。α線入射によって発
生する電荷量はほぼ一定であるため、ＤＲＡＭのキャパ
シタ容量はセル面積が縮小しても大幅に減少させること
はできない。キャパシタに蓄積できる信号電荷量は、静
電容量と動作電圧の積となるため、電源電圧を低下させ
ると、静電容量をさらに増大させることが必要となる。
ラーを防止することが必要である。α線入射によって発
生する電荷量はほぼ一定であるため、ＤＲＡＭのキャパ
シタ容量はセル面積が縮小しても大幅に減少させること
はできない。キャパシタに蓄積できる信号電荷量は、静
電容量と動作電圧の積となるため、電源電圧を低下させ
ると、静電容量をさらに増大させることが必要となる。
【０００６】キャパシタの静電容量Ｃは、キャパシタの
電極面積Ｓ、誘電体膜の膜厚ｄ、誘電体の比誘電率εd
と次の関係にある。 Ｃ＝εo εd Ｓ／ｄ …（１） ここでεo は真空の誘電率である。なお、以下、単に誘
電率と言う時は比誘電率を指す。
電極面積Ｓ、誘電体膜の膜厚ｄ、誘電体の比誘電率εd
と次の関係にある。 Ｃ＝εo εd Ｓ／ｄ …（１） ここでεo は真空の誘電率である。なお、以下、単に誘
電率と言う時は比誘電率を指す。
【０００７】キャパシタの静電容量を増大させるために
は、電極面積Ｓの増大、誘電体膜の膜厚ｄの減少、誘電
体の比誘電率εd の増大を行なえばよい。従来は主に、
誘電体としてはＳｉＯ2 やＳｉ3 Ｎ4 を用い、キャパシ
タの電極面積Ｓを増大することと、誘電体膜の膜厚ｄを
減少することによってキャパシタの容量を増大させてき
た。
は、電極面積Ｓの増大、誘電体膜の膜厚ｄの減少、誘電
体の比誘電率εd の増大を行なえばよい。従来は主に、
誘電体としてはＳｉＯ2 やＳｉ3 Ｎ4 を用い、キャパシ
タの電極面積Ｓを増大することと、誘電体膜の膜厚ｄを
減少することによってキャパシタの容量を増大させてき
た。
【０００８】しかしながら、キャパシタ誘電体膜の薄膜
化は物理的限界に直面しつつある。従来用いられてきた
Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜では、ＳｉＯ2 膜換算で５
ｎｍ以下に薄膜化すると、リーク電流が増大する。した
がって、キャパシタの誘電体膜をこれ以上薄膜化するこ
とは極めて困難である。
化は物理的限界に直面しつつある。従来用いられてきた
Ｓｉ3 Ｎ4 ／ＳｉＯ2 積層膜では、ＳｉＯ2 膜換算で５
ｎｍ以下に薄膜化すると、リーク電流が増大する。した
がって、キャパシタの誘電体膜をこれ以上薄膜化するこ
とは極めて困難である。
【０００９】このため、ＳｉＯ2 膜換算で４ｎｍ以下の
薄膜化が可能なキャパシタ誘電体膜が望まれている。こ
の要請に基づいて、ＰＺＴ、ＣａＴｉＯ3 、ＳｒＴｉＯ
3 、ＰｂＴｉＯ3 、ＢａＴｉＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、
Ｓｒ2 Ｂｉ4 Ｔｉ4 Ｏ18等の高誘電率薄膜が開発されて
いる。以下、構成元素として、Ｓｒ、Ｔｉ、Ｏを含む誘
電体薄膜について説明する。
薄膜化が可能なキャパシタ誘電体膜が望まれている。こ
の要請に基づいて、ＰＺＴ、ＣａＴｉＯ3 、ＳｒＴｉＯ
3 、ＰｂＴｉＯ3 、ＢａＴｉＯ3 、Ｂｉ4 Ｔｉ3 Ｏ12、
Ｓｒ2 Ｂｉ4 Ｔｉ4 Ｏ18等の高誘電率薄膜が開発されて
いる。以下、構成元素として、Ｓｒ、Ｔｉ、Ｏを含む誘
電体薄膜について説明する。
【００１０】ＳｒＴｉＯ3 は、室温で強誘電体でないた
め、誘電率の経時変化が少ない。また、Ｓｒ2 Ｂｉ4 Ｔ
ｉ4 Ｏ18は、バルクの誘電率が約２８０と大きい。これ
らの誘電体は、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等へも利用が期待されている。
め、誘電率の経時変化が少ない。また、Ｓｒ2 Ｂｉ4 Ｔ
ｉ4 Ｏ18は、バルクの誘電率が約２８０と大きい。これ
らの誘電体は、ダイナミックランダムアクセスメモリ
（ＤＲＡＭ）等へも利用が期待されている。
【００１１】
【発明が解決しようとする課題】このような、構成元素
としてＳｒ、Ｔｉ、Ｏを含む高誘電率薄膜の形成には、
有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシ
（ＭＢＥ）、スパッタリング等が用いられている。
としてＳｒ、Ｔｉ、Ｏを含む高誘電率薄膜の形成には、
有機金属気相成長法（ＭＯＣＶＤ）、分子線エピタキシ
（ＭＢＥ）、スパッタリング等が用いられている。
【００１２】このうち、ＭＯＣＶＤでは、ソースとして
金属錯体を使うが、Ｓｒの原料には問題がある。Ｓｒ原
料として通常用いられる材料は、ビスジピバロイルメタ
ネートストロンチュームＳｒ（ＤＰＭ）2 であるが、そ
の純度は約８５％と悪く、４００℃で加熱しても全ては
昇華しきれず、飛び方も不安定である。また、蒸気圧が
極めて小さいため、昇華は２１０〜２５０℃で行なわれ
る。このため、市販のマスフローメータは耐熱性の点で
用いることができない。
金属錯体を使うが、Ｓｒの原料には問題がある。Ｓｒ原
料として通常用いられる材料は、ビスジピバロイルメタ
ネートストロンチュームＳｒ（ＤＰＭ）2 であるが、そ
の純度は約８５％と悪く、４００℃で加熱しても全ては
昇華しきれず、飛び方も不安定である。また、蒸気圧が
極めて小さいため、昇華は２１０〜２５０℃で行なわれ
る。このため、市販のマスフローメータは耐熱性の点で
用いることができない。
【００１３】また、Ｓｒ2 Ｂｉ4 Ｔｉ4 Ｏ18の薄膜は、
ＭＢＥによっても成膜されるが、この場合、金属ソース
としては金属そのものが用いられる。蒸発温度は、一般
に融点以下に設定されるが、Ｂｉに関しては、Ｂｉの基
板への付着係数が小さいため、融点以下では堆積が困難
である。
ＭＢＥによっても成膜されるが、この場合、金属ソース
としては金属そのものが用いられる。蒸発温度は、一般
に融点以下に設定されるが、Ｂｉに関しては、Ｂｉの基
板への付着係数が小さいため、融点以下では堆積が困難
である。
【００１４】そのため、通常融点（２７１℃）を遙に越
えた４５０〜５５０℃程度の温度でＢｉが蒸発される。
このため、Ｂｉの飛び方が不安定となり、膜の組成制御
が困難であった。
えた４５０〜５５０℃程度の温度でＢｉが蒸発される。
このため、Ｂｉの飛び方が不安定となり、膜の組成制御
が困難であった。
【００１５】本発明の目的は、構成元素としてＳｒ、Ｔ
ｉ、Ｏを含む高誘電率薄膜を安定に成膜することのでき
る高誘電率薄膜の製造方法を提供することである。
ｉ、Ｏを含む高誘電率薄膜を安定に成膜することのでき
る高誘電率薄膜の製造方法を提供することである。
【００１６】
【課題を解決するための手段】本発明の高誘電率薄膜の
製造方法は、構成元素として少なくともＳｒ、Ｔｉ、Ｏ
を含む高誘電率薄膜を導電性表面を有する下地上に成膜
する高誘電率薄膜の製造方法において、Ｓｒ源としては
金属ソース、Ｔｉ源として金属錯体ソースを用いて高誘
電率薄膜を気相で成膜する工程を含む。
製造方法は、構成元素として少なくともＳｒ、Ｔｉ、Ｏ
を含む高誘電率薄膜を導電性表面を有する下地上に成膜
する高誘電率薄膜の製造方法において、Ｓｒ源としては
金属ソース、Ｔｉ源として金属錯体ソースを用いて高誘
電率薄膜を気相で成膜する工程を含む。
【００１７】
【作用】Ｓｒ源として、金属ソースを用いることによ
り、安定に高純度のＳｒを供給することができる。ま
た、Ｔｉ源として、金属錯体ソースを用いることによ
り、安定して膜の堆積ができる。得られる膜質が良好に
なるため、誘電率の更なる増大が可能となる。
り、安定に高純度のＳｒを供給することができる。ま
た、Ｔｉ源として、金属錯体ソースを用いることによ
り、安定して膜の堆積ができる。得られる膜質が良好に
なるため、誘電率の更なる増大が可能となる。
【００１８】
【実施例】ＳｒＴｉＯ3 は、シリコン基板上の白金薄膜
上に成膜した場合、得られる誘電率εが１００程度であ
る。ＳｒＴｉＯ3 系薄膜を成膜する場合、Ｃａを添加す
ると、誘電率を大きくすることができる。
上に成膜した場合、得られる誘電率εが１００程度であ
る。ＳｒＴｉＯ3 系薄膜を成膜する場合、Ｃａを添加す
ると、誘電率を大きくすることができる。
【００１９】まず、Ｓｉ基板上にＣａx Ｓｒ1-x ＴｉＯ
3 を成膜する実施例を説明する。製造する構造は、図２
のグラフ中に示す断面図のように、Ｓｉ基板３ａの上
に、まずＰｔ膜４を成膜し、その上にＣａx Ｓｒ1-x Ｔ
ｉＯ3 膜２ａを成膜したものである。
3 を成膜する実施例を説明する。製造する構造は、図２
のグラフ中に示す断面図のように、Ｓｉ基板３ａの上
に、まずＰｔ膜４を成膜し、その上にＣａx Ｓｒ1-x Ｔ
ｉＯ3 膜２ａを成膜したものである。
【００２０】Ｓｉ基板２ａ上に、まずバリアメタル薄膜
として白金（Ｐｔ）層４を堆積した。ｒｆスパッタリン
グ装置内にＳｉ基板２ａを設置し、高周波電力２００〜
４００Ｗ、低圧Ａｒ雰囲気（Ａｒ分圧０．５Ｐａ）下で
Ｐｔメタルターゲットから常温で厚さ１００Ａの白金層
４を成膜する。
として白金（Ｐｔ）層４を堆積した。ｒｆスパッタリン
グ装置内にＳｉ基板２ａを設置し、高周波電力２００〜
４００Ｗ、低圧Ａｒ雰囲気（Ａｒ分圧０．５Ｐａ）下で
Ｐｔメタルターゲットから常温で厚さ１００Ａの白金層
４を成膜する。
【００２１】このＰｔ／Ｓｉ試料を、図１に示すような
ＭＯＭＢＥ装置内に導入して、白金層４上にＣａx Ｓｒ
1-x ＴｉＯ多結晶層２ａを堆積する。図１に示すよう
に、試料１０をＭＯＭＢＥ装置の真空チャンバ１２中央
のサセプタ１４上に設置する。サセプタ１４内にはヒー
タ２８が設けられ、試料を所望の温度に加熱することが
できる。
ＭＯＭＢＥ装置内に導入して、白金層４上にＣａx Ｓｒ
1-x ＴｉＯ多結晶層２ａを堆積する。図１に示すよう
に、試料１０をＭＯＭＢＥ装置の真空チャンバ１２中央
のサセプタ１４上に設置する。サセプタ１４内にはヒー
タ２８が設けられ、試料を所望の温度に加熱することが
できる。
【００２２】なお、チャンバ１２には、反射高エネルギ
電子線回折（ＲＨＥＥＤ）を行なうための電子銃２２と
スクリーン２３がサセプタ１４の位置に対応して設けら
れている。サセプタ１４の隣には、水晶振動子等の膜厚
計２５も配置されている。さらに、サセプタ１４後方に
は、核四重極質量分析計２６も備えられている。
電子線回折（ＲＨＥＥＤ）を行なうための電子銃２２と
スクリーン２３がサセプタ１４の位置に対応して設けら
れている。サセプタ１４の隣には、水晶振動子等の膜厚
計２５も配置されている。さらに、サセプタ１４後方に
は、核四重極質量分析計２６も備えられている。
【００２３】また、ソースガス供給源としてチャンバ１
２にはベッセル１６、クヌードセン（Ｋ）セル２０が接
続されている。各クヌードセンセル２０は、ヒータによ
って所望温度に加熱できる。
２にはベッセル１６、クヌードセン（Ｋ）セル２０が接
続されている。各クヌードセンセル２０は、ヒータによ
って所望温度に加熱できる。
【００２４】また、各ベッセル１６にはヒータ１７が設
けられ、ベッセル内を所望の温度に加熱することができ
る。なお、図示しないが、チャンバ１２には真空排気系
が接続され、チャンバ１２内を所望の真空度に排気する
ことができる。
けられ、ベッセル内を所望の温度に加熱することができ
る。なお、図示しないが、チャンバ１２には真空排気系
が接続され、チャンバ１２内を所望の真空度に排気する
ことができる。
【００２５】原料のＳｒメタル、Ｃａメタルは、それぞ
れのクヌードセンセル２０ｂ、２０ａに収容されてお
り、加熱されて分子線として試料１０表面に放射され
る。また、Ｔｉは金属アルコキシド、通常はテトライソ
プロポキシチタンＴｉ（ｉ−ＯＣ 3 Ｈ7 ）4 の形でベッ
セル１６ｂ内に収容され、Ａｒガス（２ｓｃｃｍ）によ
りバブリングされてチャンバ１２内に供給される。ま
た、本実施例では用いないが、ベッセル１６ａ内にはト
リフェニルビスマスＢｉ（ｐｈ）3 が収容されている。
れのクヌードセンセル２０ｂ、２０ａに収容されてお
り、加熱されて分子線として試料１０表面に放射され
る。また、Ｔｉは金属アルコキシド、通常はテトライソ
プロポキシチタンＴｉ（ｉ−ＯＣ 3 Ｈ7 ）4 の形でベッ
セル１６ｂ内に収容され、Ａｒガス（２ｓｃｃｍ）によ
りバブリングされてチャンバ１２内に供給される。ま
た、本実施例では用いないが、ベッセル１６ａ内にはト
リフェニルビスマスＢｉ（ｐｈ）3 が収容されている。
【００２６】酸素ガスは、ＥＣＲ（電子サイクロトロン
共鳴）装置１８によってプラズマ化されて、チャンバ１
２内に供給される。成膜厚みは隣接位置に設けられた水
晶振動子膜厚計２５の振動数で測定する。成膜中の酸素
分圧は、約９×１０-5Ｔｏｒｒである。
共鳴）装置１８によってプラズマ化されて、チャンバ１
２内に供給される。成膜厚みは隣接位置に設けられた水
晶振動子膜厚計２５の振動数で測定する。成膜中の酸素
分圧は、約９×１０-5Ｔｏｒｒである。
【００２７】なお、成膜中、ＳｒメタルＫセル２０ｂ温
度は４８０℃、ＣａメタルＫセル２０ａの温度は４７０
℃、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）4 ベッセル１６ｂの温度は
５０℃とした。ＣａとＳｒの膜中組成はＫセルシャッタ
によって調節した。
度は４８０℃、ＣａメタルＫセル２０ａの温度は４７０
℃、Ｔｉ（ｉ−ＯＣ3 Ｈ7 ）4 ベッセル１６ｂの温度は
５０℃とした。ＣａとＳｒの膜中組成はＫセルシャッタ
によって調節した。
【００２８】試料温度はヒータ２８によって５００〜７
５０℃に保った。この温度でＣａxＳｒ1-x ＴｉＯ3 を
成膜すると、白金薄膜上に堆積した膜は多結晶化する。
試料温度は高い程、多結晶の粒径が大きくなる傾向はあ
る。しかし、７５０℃を越えると、膜組成がずれる恐れ
がある。
５０℃に保った。この温度でＣａxＳｒ1-x ＴｉＯ3 を
成膜すると、白金薄膜上に堆積した膜は多結晶化する。
試料温度は高い程、多結晶の粒径が大きくなる傾向はあ
る。しかし、７５０℃を越えると、膜組成がずれる恐れ
がある。
【００２９】Ｃａの混晶組成ｘを変化させて得た種々の
Ｃａx Ｓｒ1-x ＴｉＯ3 ／Ｐｔ／Ｓｉ構造の誘電率を測
定し、これよりＣａx Ｓｒ1-x ＴｉＯ3 の実効比誘電率
εdを求めた。
Ｃａx Ｓｒ1-x ＴｉＯ3 ／Ｐｔ／Ｓｉ構造の誘電率を測
定し、これよりＣａx Ｓｒ1-x ＴｉＯ3 の実効比誘電率
εdを求めた。
【００３０】図２に測定結果の比誘電率εd をＣａ組成
ｘの関数として示す。比較のためにｘ＝０のＳｒＴｉＯ
3 ／Ｐｔ／Ｓｉも同じ条件下で堆積して調べると、比誘
電率εd は約１００であった。
ｘの関数として示す。比較のためにｘ＝０のＳｒＴｉＯ
3 ／Ｐｔ／Ｓｉも同じ条件下で堆積して調べると、比誘
電率εd は約１００であった。
【００３１】０．３≦ｘ≦０．７５の範囲で比誘電率ε
d は約１４０以上となり、Ｃａの混晶効果がよく現れて
いる。ｘ＞０．７のＣａ過剰領域ではεd は急激に低下
し、ｘ＝０．８となるとＳｒＴｉＯ3 と変わらない比誘
電率となる。混晶の比誘電率はｘ≒０．５の時、最大値
約２００を示す。
d は約１４０以上となり、Ｃａの混晶効果がよく現れて
いる。ｘ＞０．７のＣａ過剰領域ではεd は急激に低下
し、ｘ＝０．８となるとＳｒＴｉＯ3 と変わらない比誘
電率となる。混晶の比誘電率はｘ≒０．５の時、最大値
約２００を示す。
【００３２】Ｃａx Ｓｒ1-x ＴｉＯ3 多結晶膜は、絶縁
性も高く、リーク電流密度は３Ｖ電圧印加の時、１×１
０-7Ａ／ｃｍ2 以下である。また、ＭＯＭＢＥはＭＢＥ
に比べれば段差被覆性が優れている。なお、ＭＯＭＢＥ
では、真空度が１０-4〜１０ -5Ｔｏｒｒであり、蒸着法
やスパッタ法（ＰＶＤ法）の真空度より真空度が低い分
だけ気相成分の平均自由行程が短くなる。高純度原料の
採用によって膜中の不純物濃度が低く、ソースガスの供
給も安定に行なえる。
性も高く、リーク電流密度は３Ｖ電圧印加の時、１×１
０-7Ａ／ｃｍ2 以下である。また、ＭＯＭＢＥはＭＢＥ
に比べれば段差被覆性が優れている。なお、ＭＯＭＢＥ
では、真空度が１０-4〜１０ -5Ｔｏｒｒであり、蒸着法
やスパッタ法（ＰＶＤ法）の真空度より真空度が低い分
だけ気相成分の平均自由行程が短くなる。高純度原料の
採用によって膜中の不純物濃度が低く、ソースガスの供
給も安定に行なえる。
【００３３】この結果、Ｐｔ膜の周囲へのＣａx Ｓｒ
1-x ＴｉＯ3 のまわり込みがよくなる。低圧ＣＶＤ法で
は、さらにまわり込みがよくなるが、ＣａやＳｒ等アル
カリ土類金属ソース（蒸気圧の高い有機金属を用いる）
の純度が低く、かえって膜の絶縁性が低下する。
1-x ＴｉＯ3 のまわり込みがよくなる。低圧ＣＶＤ法で
は、さらにまわり込みがよくなるが、ＣａやＳｒ等アル
カリ土類金属ソース（蒸気圧の高い有機金属を用いる）
の純度が低く、かえって膜の絶縁性が低下する。
【００３４】これに対して、本実施例で用いたＣａ、Ｓ
ｒ金属は、高純度のものが得られる。また、Ｔｉ（ｉ−
ＯＣ3 Ｈ7 ）4 に代表されるＴｉアルコキシドも高純度
化合物を利用することができる。
ｒ金属は、高純度のものが得られる。また、Ｔｉ（ｉ−
ＯＣ3 Ｈ7 ）4 に代表されるＴｉアルコキシドも高純度
化合物を利用することができる。
【００３５】次に、別のＳｒ−Ｔｉ−Ｏ系多結晶層とし
ては、Ｓｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18を成膜する実施例を説
明する。本実施例においては、図１に示すＭＯＭＢＥ装
置のベッセル１６ａに収容したＢｉ（ｐｈ）3 をＢｉソ
ースとして用いる。なお、Ｋセル２０ａのＣａは本実施
例では用いない。また、Ｂｉソースとしては、ビス・ジ
ピバロイルメタネートビスマスＢｉ（ＤＰＭ）3 等を用
いることもできる。
ては、Ｓｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18を成膜する実施例を説
明する。本実施例においては、図１に示すＭＯＭＢＥ装
置のベッセル１６ａに収容したＢｉ（ｐｈ）3 をＢｉソ
ースとして用いる。なお、Ｋセル２０ａのＣａは本実施
例では用いない。また、Ｂｉソースとしては、ビス・ジ
ピバロイルメタネートビスマスＢｉ（ＤＰＭ）3 等を用
いることもできる。
【００３６】作成する試料は、図３のグラフ中に示すよ
うに、ＭｇＯ基板３ｂの上に、Ｐｔ層７を形成し、その
上にＳｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18層２ｂを成膜したもので
ある。
うに、ＭｇＯ基板３ｂの上に、Ｐｔ層７を形成し、その
上にＳｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18層２ｂを成膜したもので
ある。
【００３７】まず、ＭｇＯ基板３ｂ上に、ｒｆマグネト
ロンスパッタリングにより、Ｐｔ層４を形成する。ター
ゲットとしては、Ｐｔメタルを用いる。スパッタリング
条件は、高周波電力２００〜４００Ｗ、雰囲気Ａｒ、圧
力０．５Ｐａ、基板温度常温とした。また、その上に成
膜するＳｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18層２ｂの膜厚は、約１
００ｎｍとした。
ロンスパッタリングにより、Ｐｔ層４を形成する。ター
ゲットとしては、Ｐｔメタルを用いる。スパッタリング
条件は、高周波電力２００〜４００Ｗ、雰囲気Ａｒ、圧
力０．５Ｐａ、基板温度常温とした。また、その上に成
膜するＳｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18層２ｂの膜厚は、約１
００ｎｍとした。
【００３８】図１のＭＯＭＢＥ装置のチャンバ１２内に
白金層を堆積したＭｇＯ基板の試料１０を設置する。Ｓ
ｒメタルのＫセル２０ｂの温度を４８０℃、Ｂｉ（ｐ
ｈ）3ベッセル１６ａの温度を８０℃、Ｔｉ（ｉ−ＯＣ
3 Ｈ7 ）4 ベッセル１６ｂの温度を５０℃に加熱して、
Ｓｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18の堆積を行なう。この時、試
料温度は５００〜７５０℃の所定温度に保持した。
白金層を堆積したＭｇＯ基板の試料１０を設置する。Ｓ
ｒメタルのＫセル２０ｂの温度を４８０℃、Ｂｉ（ｐ
ｈ）3ベッセル１６ａの温度を８０℃、Ｔｉ（ｉ−ＯＣ
3 Ｈ7 ）4 ベッセル１６ｂの温度を５０℃に加熱して、
Ｓｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18の堆積を行なう。この時、試
料温度は５００〜７５０℃の所定温度に保持した。
【００３９】Ｔｉ組成は、ストイキオメトリの４から変
数ｙ分ずらされている。ｙはたとえばＴｉ（ｉ−ＯＣ3
Ｈ7 ）4 ソースのキャリアガスＡｒの流量を変化させ
て、所定の値にすることができる。一定流量でバブリン
グ後、可変比で分流させることもできる。Ａｒ流量は約
２ｓｃｃｍ程度である。また、Ｂｉ（ｐｈ）3 ソースの
キャリアガスＡｒ流量も約２ｓｃｃｍである。なお、成
膜中のチャンバ１２内酸素分圧は１〜９×１０-5Ｔｏｒ
ｒとした。
数ｙ分ずらされている。ｙはたとえばＴｉ（ｉ−ＯＣ3
Ｈ7 ）4 ソースのキャリアガスＡｒの流量を変化させ
て、所定の値にすることができる。一定流量でバブリン
グ後、可変比で分流させることもできる。Ａｒ流量は約
２ｓｃｃｍ程度である。また、Ｂｉ（ｐｈ）3 ソースの
キャリアガスＡｒ流量も約２ｓｃｃｍである。なお、成
膜中のチャンバ１２内酸素分圧は１〜９×１０-5Ｔｏｒ
ｒとした。
【００４０】成膜したＳｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18多結晶
層の誘電率を測定し、過剰Ｔｉ組成ｙに対する比誘電率
εd の依存性を調べた。図４に、測定結果の比誘電率ε
d を過剰Ｔｉ組成ｙの関数として示す。過剰Ｔｉ組成ｙ
が増加するにしたがって比誘電率εd が大きくなり、ｙ
＝１で最大値２５０に達する。１≦ｙ≦２で比誘電率ε
d が安定して高い値（２４０〜２５０）を示す。比誘電
率が約２００を越える組成領域は、０．５≦ｙ≦２．５
である。
層の誘電率を測定し、過剰Ｔｉ組成ｙに対する比誘電率
εd の依存性を調べた。図４に、測定結果の比誘電率ε
d を過剰Ｔｉ組成ｙの関数として示す。過剰Ｔｉ組成ｙ
が増加するにしたがって比誘電率εd が大きくなり、ｙ
＝１で最大値２５０に達する。１≦ｙ≦２で比誘電率ε
d が安定して高い値（２４０〜２５０）を示す。比誘電
率が約２００を越える組成領域は、０．５≦ｙ≦２．５
である。
【００４１】ｙ＞２の領域でεd が減少するのは、Ｘ線
回折データから多結晶層中にＳｒ2Ｂｉ4 Ｔｉ4 Ｏ18相
以外にルチル相（ＴｉＯ2 ）が晶出するためと考えられ
る。以上実施例を用いて述べたように、バリアメタル薄
膜を堆積した試料に比較的高温（５００〜７５０℃）で
高純度Ｓｒ−Ｔｉ−Ｏ系誘電体層を多結晶層として堆積
させ、熱処理することなく、高い誘電率を示す誘電体層
を得ることができる。
回折データから多結晶層中にＳｒ2Ｂｉ4 Ｔｉ4 Ｏ18相
以外にルチル相（ＴｉＯ2 ）が晶出するためと考えられ
る。以上実施例を用いて述べたように、バリアメタル薄
膜を堆積した試料に比較的高温（５００〜７５０℃）で
高純度Ｓｒ−Ｔｉ−Ｏ系誘電体層を多結晶層として堆積
させ、熱処理することなく、高い誘電率を示す誘電体層
を得ることができる。
【００４２】以上説明した製造方法で堆積させたＣａx
Ｓｒ1-x ＴｉＯ3 またはＳｒ2 Ｂｉ 4 Ｔｉ4+y Ｏ18の多
結晶層を用い、キャパシタ等の電子部品を作成すること
ができる。
Ｓｒ1-x ＴｉＯ3 またはＳｒ2 Ｂｉ 4 Ｔｉ4+y Ｏ18の多
結晶層を用い、キャパシタ等の電子部品を作成すること
ができる。
【００４３】図５は、平坦化スタックセルの構造例を示
す。図５において、ｐ型Ｓｉ基板３１の表面には、フィ
ールド酸化膜３２が選択的に形成されている。フィール
ド酸化膜３２によって囲まれた能動領域に、２つのＭＯ
ＳＦＥＴが形成されている。
す。図５において、ｐ型Ｓｉ基板３１の表面には、フィ
ールド酸化膜３２が選択的に形成されている。フィール
ド酸化膜３２によって囲まれた能動領域に、２つのＭＯ
ＳＦＥＴが形成されている。
【００４４】すなわち、チャネルとなる領域上にゲート
酸化膜を介して多結晶ゲート電極３３ａ、３３ｂが形成
され、その両側にソース領域となるｎ+ 型領域３４、ド
レイン領域となるｎ+ 型領域３５ａ、３５ｂが形成され
ている。
酸化膜を介して多結晶ゲート電極３３ａ、３３ｂが形成
され、その両側にソース領域となるｎ+ 型領域３４、ド
レイン領域となるｎ+ 型領域３５ａ、３５ｂが形成され
ている。
【００４５】ｎ+ 型領域３５ａ、３５ｂ上には、拡散源
として機能するｎ+ 型多結晶Ｓｉ領域３７が形成され、
ｎ+ 型領域３４上にもｎ+ 型多結晶Ｓｉ領域３８が形成
されている。多結晶Ｓｉ領域３８の上には、データ線と
なる金属電極３９が形成されている。
として機能するｎ+ 型多結晶Ｓｉ領域３７が形成され、
ｎ+ 型領域３４上にもｎ+ 型多結晶Ｓｉ領域３８が形成
されている。多結晶Ｓｉ領域３８の上には、データ線と
なる金属電極３９が形成されている。
【００４６】金属電極３９を絶縁物で覆った後、層間絶
縁膜４１が形成され、多結晶Ｓｉ領域３７上に開口が設
けられている。この開口内には引出電極となる電極４３
が埋め込まれ、層間絶縁膜４１の表面と共に平坦化され
ている。
縁膜４１が形成され、多結晶Ｓｉ領域３７上に開口が設
けられている。この開口内には引出電極となる電極４３
が埋め込まれ、層間絶縁膜４１の表面と共に平坦化され
ている。
【００４７】平坦化された表面上には、下部電極となる
Ｐｔ層４５が選択的に形成され、その上にＣａx Ｓｒ
1-x ＴｉＯ3 またはＳｒ2 Ｂｉ4 Ｔｉx Ｏ18で形成され
たキャパシタ誘電体薄膜４６が形成されている。これら
の上に、プレート電極となる金属電極４８が形成されて
いる。
Ｐｔ層４５が選択的に形成され、その上にＣａx Ｓｒ
1-x ＴｉＯ3 またはＳｒ2 Ｂｉ4 Ｔｉx Ｏ18で形成され
たキャパシタ誘電体薄膜４６が形成されている。これら
の上に、プレート電極となる金属電極４８が形成されて
いる。
【００４８】すなわち、図示の構造においては、中央の
ソース領域３４の両側にＭＯＳＦＥＴが形成され、各Ｍ
ＯＳＦＥＴはプレート電極４８に接続されたキャパシタ
に接続されている。これらのキャパシタは、キャパシタ
誘電体膜が極めて高い誘電率を示すＳｒ−Ｔｉ−Ｏ系誘
電体膜で形成されているため、高い静電容量を有する。
ソース領域３４の両側にＭＯＳＦＥＴが形成され、各Ｍ
ＯＳＦＥＴはプレート電極４８に接続されたキャパシタ
に接続されている。これらのキャパシタは、キャパシタ
誘電体膜が極めて高い誘電率を示すＳｒ−Ｔｉ−Ｏ系誘
電体膜で形成されているため、高い静電容量を有する。
【００４９】従来のＳｉ3 Ｎ4 ／ＳｉＯ2 誘電体に比べ
て約２桁大きな比誘電率が得られるため、小面積の２次
元キャパシタでも必要な蓄積電荷量が確保でき、セル構
造が単純化できる。
て約２桁大きな比誘電率が得られるため、小面積の２次
元キャパシタでも必要な蓄積電荷量が確保でき、セル構
造が単純化できる。
【００５０】メモリセルキャパシタの下層電極は、バリ
アメタル層を用いることができる。バリアメタルはＰｔ
以外にもアルカリ土類金属元素に対して比較的安定な他
の重金属、たとえばＡｕ、Ｐｄ、Ｔａ、Ｚｒ、ＷやＭｏ
を用いることができる。
アメタル層を用いることができる。バリアメタルはＰｔ
以外にもアルカリ土類金属元素に対して比較的安定な他
の重金属、たとえばＡｕ、Ｐｄ、Ｔａ、Ｚｒ、ＷやＭｏ
を用いることができる。
【００５１】バリアメタルは、上記金属を単独で用いる
ことも、また、たとえばＳｉ結晶上にＴａ、その上にＰ
ｔと２層以上を重ねて用いることもできる。また、ＤＲ
ＡＭの構成例を説明したが、高誘電率薄膜を薄膜トラン
ジスタ（ＴＦＴ）のゲート絶縁膜や電界発光（ＥＬ）素
子の絶縁層等として用いることもできる。
ことも、また、たとえばＳｉ結晶上にＴａ、その上にＰ
ｔと２層以上を重ねて用いることもできる。また、ＤＲ
ＡＭの構成例を説明したが、高誘電率薄膜を薄膜トラン
ジスタ（ＴＦＴ）のゲート絶縁膜や電界発光（ＥＬ）素
子の絶縁層等として用いることもできる。
【００５２】以上実施例に沿って本発明を説明したが、
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
本発明はこれらに制限されるものではない。たとえば、
種々の変更、改良、組み合わせ等が可能なことは当業者
に自明であろう。
【００５３】
【発明の効果】以上説明したように、本発明によれば、
従来のＳｉ3 Ｎ4 ／ＳｉＯ2 層に比べて約２桁高い比誘
電率を示す誘電体膜を安定に成膜することができる。
従来のＳｉ3 Ｎ4 ／ＳｉＯ2 層に比べて約２桁高い比誘
電率を示す誘電体膜を安定に成膜することができる。
【００５４】その結果、３次元セルを用いないで高集積
ＤＲＡＭのメモリセルを形成することができ、大規模Ｌ
ＳＩの信頼性向上、コストダウンに資することができる
と考えられる。
ＤＲＡＭのメモリセルを形成することができ、大規模Ｌ
ＳＩの信頼性向上、コストダウンに資することができる
と考えられる。
【図１】ＭＯＭＢＥ装置の構成概略を示す断面図であ
る。
る。
【図２】実施例によるＣａx Ｓｒ1-x ＴｉＯ3 多結晶層
の比誘電率εd のＣａ組成ｘに対する依存性を示すグラ
フである。
の比誘電率εd のＣａ組成ｘに対する依存性を示すグラ
フである。
【図３】実施例によるＳｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18膜の比
誘電率εd の過剰Ｔｉ組成ｙに対する依存性を示すグラ
フである。
誘電率εd の過剰Ｔｉ組成ｙに対する依存性を示すグラ
フである。
【図４】高誘電率誘電体薄膜を利用した平坦化スタック
セルの構造例を示す断面図である。
セルの構造例を示す断面図である。
１ 下地 ２ Ｓｒ−Ｔｉ−Ｏ系誘電体薄膜 ２ａ Ｃａx Ｓｒ1-x ＴｉＯ3 層 ２ｂ Ｓｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18層 ３ａ Ｓｉ基板 ３ｂ ＭｇＯ基板 ４ Ｐｔ層
Claims (8)
- 【請求項１】 構成元素として少なくともＳｒ、Ｔｉ、
Ｏを含む高誘電率薄膜を導電性表面を有する下地上に成
膜する高誘電率薄膜の製造方法において、Ｓｒ源として
は金属ソース、Ｔｉ源として金属錯体ソースを用いて高
誘電率薄膜を気相で成膜する工程を含む高誘電率薄膜の
製造方法。 - 【請求項２】 前記高誘電率薄膜を気相で成膜する工程
はＣａx Ｓｒ1-x ＴｉＯ3 を主成分とする高誘電率薄膜
を下地温度５００〜７５０℃で成膜する請求項１記載の
高誘電率薄膜の製造方法。 - 【請求項３】 前記Ｃａx Ｓｒ1-x ＴｉＯ3 のＣａの組
成ｘが０．３≦ｘ≦０．７５である請求項２記載の高誘
電率薄膜の製造方法。 - 【請求項４】 前記高誘電率薄膜を気相で成膜する工程
がＣａ源として金属ソースを用いる請求項２ないし３記
載の高誘電率薄膜の製造方法。 - 【請求項５】 前記高誘電率薄膜を気相で成膜する工程
は、Ｓｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18を主成分とする高誘電率
薄膜を下地温度５００〜７５０℃で成膜する請求項１記
載の高誘電率薄膜の製造方法。 - 【請求項６】 前記Ｓｒ2 Ｂｉ4 Ｔｉ4+y Ｏ18のＴｉ過
剰量ｙが０．５≦ｙ≦２．５である請求項５記載の高誘
電率薄膜の製造方法。 - 【請求項７】 前記高誘電率薄膜を気相で成膜する工程
がＢｉ源として金属錯体ソースを用いる請求項５ないし
６記載の高誘電率薄膜の製造方法。 - 【請求項８】 前記下地の導電性表面は、Ａｕ、Ｐｔ、
Ｐｄ、Ｔａ、Ｚｒ、ＷおよびＭｏよりなる群から選んだ
少なくとも一種類の元素からなる請求項１〜７のいずれ
かに記載の高誘電率薄膜の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291510A JPH06135767A (ja) | 1992-10-29 | 1992-10-29 | 高誘電率薄膜の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4291510A JPH06135767A (ja) | 1992-10-29 | 1992-10-29 | 高誘電率薄膜の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06135767A true JPH06135767A (ja) | 1994-05-17 |
Family
ID=17769829
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4291510A Withdrawn JPH06135767A (ja) | 1992-10-29 | 1992-10-29 | 高誘電率薄膜の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06135767A (ja) |
-
1992
- 1992-10-29 JP JP4291510A patent/JPH06135767A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6858444B2 (en) | Method for making a ferroelectric memory transistor | |
| US5383088A (en) | Storage capacitor with a conducting oxide electrode for metal-oxide dielectrics | |
| US7309889B2 (en) | Constructions comprising perovskite-type dielectric | |
| US6285051B1 (en) | Semiconductor memory device and method for fabricating the same | |
| US7291530B2 (en) | Semiconductor storage device and method of manufacturing the same | |
| US5874379A (en) | Dielectric thin film and fabrication method thereof | |
| Yoshida et al. | Chemical vapor deposition of (Ba, Sr) TiO3 | |
| US6258655B1 (en) | Method for improving the resistance degradation of thin film capacitors | |
| US6495428B1 (en) | Method of making a capacitor with oxygenated metal electrodes and high dielectric constant materials | |
| KR20070089638A (ko) | 반도체 장치 및 반도체 장치의 제조 방법 | |
| US6573150B1 (en) | Integration of CVD tantalum oxide with titanium nitride and tantalum nitride to form MIM capacitors | |
| JP3108797B2 (ja) | 高誘電率誘電体薄膜の製造方法 | |
| US20030230773A1 (en) | Ferroelectric capacitor, process for manufacturing thereof and ferroelectric memory | |
| JPH09129827A (ja) | 強誘電体キャパシタ | |
| JPH06140570A (ja) | 高誘電率誘電体薄膜を有する電子部品とその製造方法 | |
| JPH06135767A (ja) | 高誘電率薄膜の製造方法 | |
| JPH0513676A (ja) | 半導体装置 | |
| JPH06140571A (ja) | 高誘電率電子部品とその製造方法 | |
| JPH06104396A (ja) | 高誘電率薄膜の形成方法 | |
| JPH07161833A (ja) | 誘電体積層膜 | |
| JPH10152398A (ja) | 強誘電体薄膜の形成方法 | |
| KR0172040B1 (ko) | 반도체 소자의 고유전 절연막 형성방법 | |
| JPH1197630A (ja) | 強誘電体薄膜の製造方法及び強誘電体メモリ素子 | |
| JPH0974168A (ja) | 誘電体薄膜素子及びその製造方法 | |
| JPH05235264A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20000104 |