KR930022372A - 반도체 기억장치 - Google Patents

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마사미치 이시하라
히로시 사토오
히로아키 코타니
케이이치 요시다
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가나이 스토무
가부시키가이샤 히타치 세이사쿠쇼
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Abstract

본 발명은 전기적으로 기록과 소거가 가능하게 된 불휘발성의 메모리 칩과 RAM을 동일의 패키지로 실장시켜서 하나의 반도체 기억장치를 구성한다.

Description

반도체 기억장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
1도는 본 발명에 관한 반도체 기억장치와 그것을 사용한 마이크로 컴퓨터 시스템의 일실시예를 나타내는 블럭도이다.

Claims (25)

  1. 하나의 반도체 기판 상에 형성되고, 각각의 하나의 MOSFET와 하나의 캐피시터를 가지는 복수개의 제1메모리셀을 포함하는 휘발성 메모리와, 하나의 반도체 기판 상에 형성되고 각각이 소오스와 드레인 및 상기 소오스와 상기 드레인 사이에 형성되는 채널 영역상의 플로팅 게이트와 콘트롤 게이트를 가지는 복수개의 제2메모리셀을 포함하는 불휘발성 메모리와를 구비하여 하나의 패키지에 실장되는 반도체 기억장치.
  2. 제1항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 동일한 수의 메모리셀을 가지는 반도체 기억장치.
  3. 제2항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 모드 선택신호가 공급되거, 상기 모드 선택신호가 제1레벨시 상기 휘발성 메모리가 억세스되고, 상기 모드 선택신호가 제2레벨시 상기 불휘발성 메모리 억세스되는 반도체 기억장치.
  4. 제3항에 있어서, 상기 모드 선택신호가 상기 제1레벨로 되는 것에 의해서 상기 휘발성 메모리에서 판독된 데이타는 상기 모드 선택신호를 상기 제2레벨로 하는 것에 의해 상기 불휘발성 메모리로 격납되는 반도체 기억장치.
  5. 제3항에 있어서, 상기 모드 선택신호가 상기 제2레벨로 되는 것에 의해 상기 휘발성 메모리에서 판독된 데이타는 상기 모드 선택신호를 상기 제1레벨로 하는 것에 의해 상기 휘발성 메모리로 격납되는 반도체 기억장치.
  6. 제4항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은, 상기 패키지의 복수의 어드레스 단자에 결합되는 복수의 어드레스 단자를 더 가지는 반도체 기억장치.
  7. 제5항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은, 상기 패키지의 복수의 어드레스 단자에 결합되는 복수의 어드레스 단자를 더 가지는 반도체 기억장치.
  8. 제2항에 있어서, 상기 휘발성 메모리는, 사기 패키지의 복수의 어드레스 단자에 결합되는 복수의 어드레스 단자를 더 가지는 반도체 기억장치.
  9. 제8항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 전송방향 지시신호가 공급되어, 상기 전송방향 지시신호가 제1레벨일 때 상기 휘발성 메모리와 상기 패키지 외부와의 사이에서 데이타 전송이 행하여지고, 상기 전송방향 지시신호가 제2레벨일때 상기 휘발성 메모리와 상기 불휘발성 메모리와의 사이에서 데이타 전송이 행하여지는 반도체 기억장치.
  10. 제8항에 있어서, 상기 불휘발성 메모리는 상기 휘발성 메모리에 제1제어신호를 공급하기 위한 제1제어수단을 가지고, 상기 휘발성 메모리는 상기 불휘발성 메모리에 제2제어신호를 제공하기 위한 제2제어수단을 가지는 반도체 기억장치.
  11. 제10항에 있어서, 상기 전송방향 지시신호가 제2레벨일때 상기 불휘발성 메모리는 상기 제2제어신호가 공급되는 것에 의해 상기 불휘발성 메모리내에 격납되어 있는 데이타가 판독되고, 상기 휘발성 메모리는 상기 제1제어신호가 공급되는 것에 의해 상기 판독된 데이타를 상기 휘발성 메모리내로 격납하는 반도체 기억장치.
  12. 제10항에 있어서, 상기 전송방향 지시신호가 제2레벨일때 상기 휘발성 메모리는 상기 제1제어신호가 공급되는 것에 의해 상기 휘발성 메모리내에 격납되어 있는 데이타가 판독되고, 상기 불휘발성 메모리는 상기 제2제어 신호가 공급되는 것에 의해 상기 판독된 데이타를 상기 불휘발성 메모리내로 격납하는 반도체 기억장치.
  13. CPU와 하나의 패키지에 실장되는 메모리 소자를 구비한 마이크로 컴퓨터 시스템에 있어서, 상기 메모리 소자는, 하나의 반도체 기판상에 형성되고, 각각의 하나의 MOSFET와 하나의 캐패시터를 가지는 복수개의 제1메모리셀을 포함하는 휘발성 메모리와, 하나의 반도체 기판상에 형성되고 각각이 소스 드레인 및 상기 소스 및 상기 드레인 사이에 형성된 채널영역상의 플로팅 게이트와 콘트롤 게이트를 가지는 복수개의 제2메모리셀을 포함하는 불휘발성 메모리를 구비한 마이크로 컴퓨터 시스템.
  14. 제13항에 있어서, 상기 CPU에서의 제어신호를 받아서 모드 선택신호를 형성하기 위한 제어수단을 더 구비하는 마이크로 컴퓨터 시스템.
  15. 제14항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 같은 메모리셀의 수를 가지는 마이크로 컴퓨터 시스템.
  16. 제15항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 상기 모드 선택신호가 공급되어, 상기 모드 선택신호가 제1레벨일때 상기 휘발성 메모리가 억세스되고, 상기 모드 선택신호가 제2레벨일때 상기 불휘발성 메모리가 억세스되는 마이크로 컴퓨터 시스템.
  17. 제16항에 있어서, 상기 모드 선택신호가 상기 제1레벨로 될때 상기 휘발성 메모리 내에 격납된 데이타가 판독되고, 상기 모드 선택신호가 상기 제2레벨로 될때 상기 판독된 데이타는 상기 불휘발성 메모리로 격납되는 마이크로 컴퓨터 시스템.
  18. 제16항에 있어서, 상기 모드선택신호가 상기 제2레벨로 될때 상기 불휘발성 메모리에서 상기 모드선택신호를 상기 제1레벨로 셋팅함으로서 상기 판독된 데이타는 상기 휘발성 메모리로 격납되는 마이크로 컴퓨터 시스템.
  19. 제17항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 복수의 어드레스 단자를 가지고, 상기 복수의 어드레스 단자는 상기 패키지의 복수의 어드레스 단자에 결합되는 마이크로 컴퓨터 시스템.
  20. 제18항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 복수의 어드레스 단자를 가지고, 상기 복수의 어드레스 단자는 상기 패키지의 복수의 어드레스 단자로 결합되는 마이크로 컴퓨터 시스템.
  21. 제15항에 있어서, 상기 휘발성 메모리는 복수의 어드레스 단자를 가지고, 상기 복수의 어드레스 단자는 상기 패키지의 복수의 어드레스 단자에 결합되는 마이크로 컴퓨터 시스템.
  22. 제21항에 있어서, 상기 휘발성 메모리 및 상기 불휘발성 메모리의 각각은 전송방향 지시신호가 공급되어서 상기 전송방향 지시신호가 제1레벨일때, 상기 휘발성 메모리와 상기 패키지 외부와의 사이에서 데이타 전송이 행하여지며, 상기 전송방향 지시신호가 제2레벨일때 상기 휘발성 메모리와 상기 불휘발성 메모리와의 사이에서데이타 전송이 행하여지는 마이크로 컴퓨터 시스템.
  23. 제22항에 있어서, 상기 불휘발성 메모리는 상기 휘발성 메모리에 제1제어신호를 공급하기 위한 제1제어수단을 더 포함하고, 상기 휘발성 메모리는 상기 불휘발성 메모리에 제2제어신호를 공급하기 위한 제2제어수단을 더 포함하는 마이크로 컴퓨터 시스템.
  24. 제23항에 있어서, 상기 전송방향 지시신호가 제2레벨일때 상기 불휘발성 메모리는 상기 제2제어신호가 공급되는 것에 의해 상기 불휘발성 메모리내로 격납되어 있는 데이타가 판독되고, 상기 전송방향 지시신호가 제2레벨일때 상기 제1제어신호가 공급되는 것에 의해 상기 휘발성 메모리는 상기 판독된 데이타를 상기 휘발성 메모리내로 격납하는 마이크로 컴퓨터 시스템.
  25. 제23항에 있어서, 상기 전송방향 지시신호가 제2레벨일때 상기 휘발성 메모리는 상기 제1제어신호가 공급되는 것에 의해 상기 휘발성 메모리내로 격납되어 있는 데이타가 판독되고, 상기 불휘발성 메모리는 상기 전송방향 지시신호가 제2레벨일때 상기 제2제어신호가 공급되는 것에 의해 상기 불휘발성 메모리는 상기 판독된 데이타를 상기 불휘발성 메모리내로 격납하는 마이크로 컴퓨터 시스템.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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