JPH1022376A - 半導体素子の素子分離方法 - Google Patents

半導体素子の素子分離方法

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JPH1022376A
JPH1022376A JP8302981A JP30298196A JPH1022376A JP H1022376 A JPH1022376 A JP H1022376A JP 8302981 A JP8302981 A JP 8302981A JP 30298196 A JP30298196 A JP 30298196A JP H1022376 A JPH1022376 A JP H1022376A
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Abstract

(57)【要約】 【課題】 TEG領域で測定した電気的特性によりセルア
レイ領域における電気的特性を正確に評価し得る半導体
素子を製造するための素子分離方法を提供する。 【解決手段】 STI法による素子分離方法において、TEG
領域において半導体基板上に活性領域を限定する際に、
該活性領域の周囲にダミー活性領域を併せて限定するこ
とにより、TEG領域内のトレンチ領域に実際の半導体素
子内に形成される素子分離膜と同一な厚さを有する素子
分離膜を形成することができる。従って、TEG領域で測
定した電気的な特性によりセルアレイ領域での電気的特
性を正確に評価することができる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体素子の素子分
離方法に係り、例えばSTI(Shallow Trench Isolation)
による素子分離方法におけるトレンチ埋立物質の平坦化
工程でTEG(Test Element Group)領域にオーバーポリシ
ング現象が発生することを防止し得る半導体素子の素子
分離方法に関する。
【従来の技術】１ギガ級のDRAMの如き高集積メモリ装置
が開発されるに伴って、デザインルールが進歩し、各素
子間の間隔が狭まくなってきた。従って、素子間の絶縁
方法を更に効率の良いものにする必要がある。素子分離
方法として広く採用されている既存のLOCOS(LOCal Oxid
ation of Silicon)法には、素子分離膜のフィールド酸
化膜の形成時に発生するバーズビークによりフィルド酸
化膜間の活性領域面積が減少する問題点があった。そこ
で、不要な部分による面積損失を最大限に減らしながら
狭い面積でも所望の素子分離を行い得る新たな素子分離
方法が提案された。その方法の一つがSTIによる素子分
離法である。
【０００２】STI法は、シリコン基板において素子を分
離させる部分（素子分離領域）に該当する領域をエッチ
ングした後に、酸化膜を蒸着し、その酸化膜の平坦化す
る工程を経て素子間を分離する方法である。STI法は、L
OCOS法とは異なりバーズビークが存在しないので、限ら
れた面積内において活性領域の面積を減少させることな
く素子分離特性に優れた素子分離膜を提供することがで
きる。
【０００３】STIを形成する工程中で最も重要なのは平
坦化工程である。即ち、シリコン基板の表面に影響を及
ぼすことなくトレンチ埋立用酸化膜の表面を平坦にする
ことが重要である。このために主に用いる平坦化方法と
して、エッチバック工程とCMP(Chemical Mechanical Po
lishing)工程が挙げられる。このうちCMP工程による平
坦化方法は、機械的な方法と化学的な方法とを同時に用
いて酸化膜を研磨することによりウェーハの全面を平坦
にする方法である。この方法はポリシングパッドを用い
るので均一な平坦化を行うことができる。また、化学作
用を起こすスラリーを用いるので平坦化工程における選
択比を増加させることができる。従って、STIによる素
子分離工程では、平坦化方法として主にCMP工程が採用
されている。
【０００４】CMP工程で使用されるポリシングパッド
は、ソフトパッドとハードパッドとに分けられるが、一
般的には、STIによる素子分離工程における平坦化工程
にはウェーハの表面状態に対応するような所定の柔軟性
を有するソフトパッドが使用される。ところが、STI平
坦化工程でソフトパッドを使用する場合、ウェーハ上の
活性領域により形成された表面の凹凸によりその上に蒸
着された酸化膜の表面も凸凹になり、結果的に平坦化工
程を経た後の酸化膜の表面でディッジング現象が発生し
得る。このような現象を防止するため、従来は、STI平
坦化工程の前にウェーハ上の活性領域に該当する部分の
酸化膜の一部をエッチングして取り除いた後に平坦化工
程を行っていた(B.H.Roh等,"Highly Manufacturable Tr
ench Isolation for Giga Bit DRAM", Extended Abstra
cts of the 1995 International Conference on Solid
State Device and Materials, Osaka, 1995, pp.590-59
2)。
【０００５】図１Ａ乃至図３Ｂは、前述した従来技術に
係るSTI法による素子分離法を説明するための断面図で
ある。図１Ａ,図２Ａ,図３Ａは、メインパターン領域中
のセルアレイ領域を示したものであり、図１Ｂ,図２Ｂ,
図３Ｂは、メインパターン領域に形成されるパターンの
工程変数を間接的に測定するためのTEG領域を示したも
のである。
【０００６】従来のSTI法では、図１Ａ及び図１Ｂに示
すように、先ず、半導体基板10上にトレンチ12を形成し
て活性領域とフィルド領域を定義し、トレンチ12の側壁
を酸化させ、その後、トレンチ12を酸化物層14により埋
め立てる。次に、その結果物に対して、CMPによる平坦
化工程を実行する際に発生し得るディッシング現象を防
止するために、酸化物層14を選択的にエッチングするた
めの工程を施す。このため、酸化物層14のうち半導体基
板10の活性領域に該当する部分のみを選択的に開口した
フォトレジストパターン16を形成する。
【０００７】そして、図２Ａ及び図２Ｂに示すように、
フォトレジストパターン16をマスクとして酸化物14を所
定の厚さだけエッチングする。その結果、セルアレイ領
域では、図２Ａに示すように部分的に酸化物による柱20
が形成され、TEG領域では、図２Ｂに示すように活性領
域とフィルド領域間の境界に沿って酸化物からなる狭い
スパイク22が形成される。
【０００８】次いで、上記の結果物に対してソフトパッ
ド30を用いてCMP工程を施す。図３Ａ及び図３Ｂは、ソ
フトパッド30を用いて酸化物14に対して平坦化工程を施
した結果を示している。図３Ａから分かるように、セル
アレイ領域ではCMPによる平坦化工程時にポリシングさ
れる酸化物の量が少量になり、結果的にディッシング現
象が発生しない平坦な半導体基板を得ることができる。
【０００９】ところが、TEG領域は、セルアレイ領域と
比べてパターンの数やその面積等において著しく異な
る。即ち、TEG領域では、活性領域はフィルド領域に比
べて非常に小さな面積しかもたない。従って、CMP工程
時において、ソフトパッド30の面は、TEG領域のほとん
どを占めているフィルド領域の表面に主に接するように
なる。そして、スパイク22は、増加された物理的力によ
り研磨されて取り除かれる。従って、TEG領域でのCMPに
よる酸化物の除去量がセルアレイ領域より大きくなり、
その結果、図３Ｂに示すようにTEG領域ではフィルド領
域での酸化物の高さが活性領域より低く形成される。
【００１０】以上のように、従来技術に係るSTI法によ
って素子を分離した場合、TEG領域では、活性領域より
も低い素子分離膜が形成され、その厚さはセルアレイ領
域における素子分離膜よりも薄い。従って、TEG領域に
おいて実測した電気的な特性に基づいてセルアレイ領域
における電気的特性を正確に評価することができないと
いう問題がある。
【発明が解決しょうとする課題】本発明は、前述のよう
な従来の問題点を解決するために案出されたものであ
り、広いパターンで構成される素子の特性と狭いパター
ンで構成される素子の特性とを両立させ得る素子分離方
法を提供することを目的とし、より詳しくは、例えばTE
G領域において評価した電気的特性に基づいてセルアレ
イ領域及び周辺回路領域における電気的特性を正確に評
価し得る半導体素子を製造するための素子分離方法を提
供することを目的とする。
【課題を解決するための手段】上記目的を達成するため
に本発明は、セルアレイ領域と周辺回路領域とを含むメ
インパターン領域と、前記メインパターン領域に形成さ
れるパターンの工程変数を間接的に測定するためのテス
トパターンを含むTEG領域とを有する半導体素子の素子
分離方法において、前記TEG領域内の半導体基板上に活
性領域を限定すると共に前記活性領域の周囲にダミー活
性領域を限定するためのマスクパターンを形成する工程
と、前記マスクパターンを蝕刻マスクとし前記半導体基
板を蝕刻して一定の深さを有するトレンチ領域を形成す
る工程と、前記結果物の全面にトレンチ領域を埋め込む
絶縁膜を形成する工程と、前記絶縁膜上に前記活性領域
上の絶縁膜が露出するようなフォトレジストパターンを
形成する工程と、前記フォトレジストパターンを蝕刻マ
スクとして前記露出された絶縁膜を蝕刻することによ
り、前記活性領域上に所定の厚さを有する絶縁膜パター
ンを形成する工程と、前記フォトレジストパターンを取
り除く工程と、前記活性領域が露出されるまで前記絶縁
膜パターンを平坦化して前記トレンチ領域内に素子分離
膜を形成する工程とを含むことを特徴とする。
【００１１】例えば、前記マスクパターンは窒化膜で形
成されることが望ましく、前記絶縁膜はTEOS(tetra-eth
yl-ortho-silicate)膜で形成されることが望ましい。さ
らに、前記素子分離膜を形成する工程における前記絶縁
膜パターンの平坦化は、CMP工程により行うことが望ま
しく、前記CMP工程はソフトパッドを用いて行うことが
望ましい。
【００１２】また、本発明は、広いパターンで構成され
る広パターン領域と、狭いパターンで構成される狭パタ
ーン領域とを有する半導体素子の素子分離方法におい
て、前記広パターン領域の半導体基板上に活性領域を限
定すると共に前記活性領域の周囲にダミー活性領域を限
定するためのマスクパターンを形成する工程と、前記マ
スクパターンを蝕刻マスクとして前記半導体基板を蝕刻
して相応の深さを有するトレンチ領域を形成する工程
と、形成したトレンチ領域を埋め込むように絶縁膜を形
成する工程と、 前記活性領域上の絶縁膜が露出するよ
うなフォトレジストパターンを前記絶縁膜上に形成する
工程と、前記フォトレジストパターンを蝕刻マスクとし
て露出した絶縁膜を蝕刻することにより、前記活性領域
上に所定の厚さを有する絶縁膜パターンを形成する工程
と、前記フォトレジストパターンを取り除く工程と、
前記活性領域が露出されるまで前記絶縁膜パターンを平
坦化して前記トレンチ領域内に素子分離膜を形成する工
程とを含むことを特徴とする。
【００１３】本発明により素子を分離すると、例えばTE
G領域において評価した電気的特性に基づいてセルアレ
イ領域及び周辺回路領域における電気的特性を正確に評
価することができる。
【発明の実施の形態】以下、添付図面を参照しながら本
発明の１つの実施の形態を詳細に説明する。
【００１４】図４乃至図８は、本発明の好適な実施の形
態に係る半導体素子の素子分離方法を説明するための断
面図であり、TEG領域（広いパターンで構成される領域
の一例）のみを示している。セルアレイ領域と周辺回路
とを含むメインパターン領域（狭いパターンで構成され
る領域の一例）に関しては、例えば、図１Ａ，図２Ａ，
図３Ａを参照して説明した素子分離方法により活性領域
が分離される。
【００１５】図４は、マスクパターン110,110aを形成す
る工程を説明するための断面図である。まず、シリコン
からなる半導体基板100上に活性領域Ａを限定するため
のマスクパターン110と、マスクパターン110の周囲にダ
ミー活性領域Ｂを限定するためのマスクパターン110aを
形成する。マスクパターン110,110aは、半導体基板100
に対して蝕刻選択度の良好なシリコン窒化膜によって形
成することが望ましい。前記のように、活性領域Ａの周
囲にダミー活性領域Ｂを更に限定することにより、両領
域の間の非活性領域の幅を所定のサイズ以下に調節する
ことができる。
【００１６】図５は、トレンチ領域125を形成する工程
を説明するための断面図である。具体的に説明すると、
マスクパターン110,110aを蝕刻マスクとして半導体基板
100を食刻して、所定の深さを有するトレンチ領域125を
形成する。次に、マスクパターン110,110aを取り除い
て、トレンチ領域125の間において基板100から突出され
た活性領域Ａ及びダミー活性領域Ｂを形成する。図４で
説明したように、活性領域Ａの周囲にダミー活性領域Ｂ
を形成することにより、トレンチ領域125の幅を所定サ
イズ以下に調節することができる。
【００１７】図６は、トレンチ領域125を埋め込んだ絶
縁膜130を形成し、その上に活性領域Ａの上部の絶縁膜1
30が露出するようなフォトレジストパターン140を形成
する工程を説明するための断面図である。更に詳しく説
明すると、トレンチ領域125の形成された結果物の全面
に絶縁膜130、例えば段差塗布性に優れたTEOS(tetra et
hyl ortho silicate)膜を形成する。次に、絶縁膜130上
にフォトレジスト膜を塗布した後に、これを通常の写真
蝕刻工程によりパタニングして、活性領域Ａ上の絶縁膜
130を露出させたフォトレジストパターン140を形成す
る。
【００１８】図７は、絶縁膜130をCMP法により平坦化す
る工程を説明するための断面図である。更に詳しく説明
すると、フォトレジストパターン140を蝕刻マスクとし
て、露出した絶縁膜130を蝕刻することにより、活性領
域Ａの上に所定の厚さを有する絶縁膜パターン130aを形
成する。その結果、活性領域Ａとその活性領域Ａを取り
囲むフィールド領域との境界に沿って、絶縁膜パターン
130aにより狭いスパイク132が形成され、ダミー活性領
域Ｂ上には絶縁膜パターン130aが最初に積層された厚さ
のままで残される。次いで、フォトレジストパターン14
0を取り除いた後に、絶縁膜パターン130aをCMP工程によ
り平坦化するために、絶縁膜パターン130aの形成された
結果物の全面にポリシングパッド、望ましくはソフトパ
ッド150を載せる。この際、ソフトパッド150には矢印方
向に物理的な力が与えられ、図７に示すように、ソフト
パッド150は絶縁膜パターン130aの形成された結果物の
表面の凸凹に沿って接するようになる。
【００１９】図８は、トレンチ領域125を埋め込む素子
分離膜130bを形成する工程を説明するための断面図であ
る。まず、ソフトパッド150を用いて活性領域Ａが露出
されるまで絶縁膜パターン130aを研磨することにより、
素子分離膜130bを形成する。このとき、トレンチ領域12
5内の絶縁膜パターン130aの表面は、ダミー活性領域Ｂ
上に残っている絶縁膜パターン130aの高さに比べて非常
に低いので、緩和された圧力がソフトパッド150により
与えられる。従って、CMP工程による平坦化工程の際
に、トレンチ領域125内の絶縁膜パターン130aの蝕刻率
は相対的に小さい（遅い）ので、図８に示すように、ト
レンチ領域125内に形成された素子分離膜130bの表面
は、露出した活性領域Ａの表面と同一な高さを有する。
【００２０】本発明の好適な実施の形態に拠れば、TEG
領域に活性領域を形成する際に、１つのマスクパターン
を用いて、活性領域とダミー活性領域とを同時に形成す
ることができる。
【００２１】このダミー活性領域は、必要な密度で形成
可能である。すなわち、各ダミー活性領域の位置は特定
の位置に限定されず、また、各ダミー活性領域の間の距
離は特定の距離に限定されず、必要に応じた配置を任意
に選択することができる。従って、ダミー活性領域の密
度を小さくすべき工程条件の下でもＣＭＰ法による平坦
化工程を効率良く行うことができる。
【００２２】また、本発明の好適な実施の形態によれ
ば、トレンチ領域を埋め込むための絶縁膜を形成した
後、平坦化工程を行う前に、TEG領域の活性領域でのみ
当該絶縁膜の一部を取り除いて当該活性領域の周囲にス
パイクを形成し、ダミー活性領域上には絶縁膜を初期の
厚さのまま残す。その結果、ＣＭＰによる平坦化工程の
際にソフトパッドを介して活性領域に伝達される圧力が
ダミー活性領域に残された絶縁物により分散される効果
が得られる。従って、本実施の形態によれば、ダミー活
性領域の密度を小さくした場合にもＣＭＰによる平滑化
工程時にディッシング現象を起さず効率良く平坦化を行
うことができる。
【００２３】また、本発明の好適な実施の形態に拠れ
ば、TEG領域内にダミー活性領域を形成することによ
り、TEG領域内のトレンチ領域に実際の半導体素子内に
形成される素子分離膜と同一な厚さを有する素子分離膜
を形成することができる。従って、TEG領域において評
価した電気的な特性に基づいてセルアレイ領域及び周辺
回路領域での電気的特性を正確に評価することができ
る。本発明は上記の特定の実施の形態に限られず、本発
明の技術的思想の範囲内で内で様々な変形をなし得るこ
とは明白である。
【発明の効果】本発明に拠れば、広いパターンで構成さ
れる素子の特性と狭いパターンで構成される素子の特性
とを両立させることができ、例えばTEG領域において評
価した電気的特性に基づいてセルアレイ領域及び周辺回
路領域における電気的特性を正確に評価し得る半導体素
子を製造することができる。
【００２４】
【図面の簡単な説明】
【図１Ａ】
【図１Ｂ】従来技術に係る素子分離方法を説明するため
の図である。
【図２Ａ】
【図２Ｂ】従来技術に係る素子分離方法を説明するため
の図である。
【図３Ａ】
【図３Ｂ】従来技術に係る素子分離方法を説明するため
の図である。
【図４】本発明の好適な実施の形態に係る素子分離方法
を説明するための図である。
【図５】本発明の好適な実施の形態に係る素子分離方法
を説明するための図である。
【図６】本発明の好適な実施の形態に係る素子分離方法
を説明するための図である。
【図７】本発明の好適な実施の形態に係る素子分離方法
を説明するための図である。
【図８】本発明の好適な実施の形態に係る素子分離方法
を説明するための図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/8242 Ｈ０１Ｌ 27/10 ６９１

Claims (6)

    【特許請求の範囲】
  1. 【請求項１】 セルアレイ領域と周辺回路領域とを含む
    メインパターン領域と、前記メインパターン領域に形成
    されるパターンの工程変数を間接的に評価するためのテ
    ストパターンを含むTEG領域とを有する半導体素子の素
    子分離方法において、 前記TEG領域内の半導体基板上に活性領域を限定すると
    共に前記活性領域の周囲にダミー活性領域を限定するた
    めのマスクパターンを形成する工程と、 前記マスクパターンを蝕刻マスクとして前記半導体基板
    を蝕刻して相応の深さを有するトレンチ領域を形成する
    工程と、 結果物の全面に対して前記トレンチ領域を埋め込むよう
    に絶縁膜を形成する工程と、 前記活性領域上の絶縁膜が露出するようなフォトレジス
    トパターンを前記絶縁膜上に形成する工程と、 前記フォトレジストパターンを蝕刻マスクとして露出し
    た絶縁膜を蝕刻することにより、前記活性領域上に所定
    の厚さを有する絶縁膜パターンを形成する工程と、 前記フォトレジストパターンを取り除く工程と、 前記活性領域が露出されるまで前記絶縁膜パターンを平
    坦化して前記トレンチ領域内に素子分離膜を形成する工
    程と、 を含むことを特徴とする半導体素子の素子分離方法。
  2. 【請求項２】 前記マスクパターンは、窒化膜で形成さ
    れることを特徴とする請求項１に記載の半導体素子の素
    子分離方法。
  3. 【請求項３】 前記絶縁膜は、TEOS(tetra-ethyl-ortho
    -silicate)膜で形成されることを特徴とする請求項１に
    記載の半導体素子の素子分離方法。
  4. 【請求項４】 前記素子分離膜を形成する工程における
    前記絶縁膜パターンの平坦化は、CMP工程により行われ
    ることを特徴とする請求項１に記載の半導体素子の素子
    分離方法。
  5. 【請求項５】 前記CMP工程は、ソフトパッドを用いて
    行われることを特徴とする請求項４に記載の半導体素子
    の素子分離方法。
  6. 【請求項６】 広いパターンで構成される広パターン領
    域と、狭いパターンで構成される狭パターン領域とを有
    する半導体素子の素子分離方法において、 前記広パターン領域の半導体基板上に活性領域を限定す
    ると共に前記活性領域の周囲にダミー活性領域を限定す
    るためのマスクパターンを形成する工程と、 前記マスクパターンを蝕刻マスクとして前記半導体基板
    を蝕刻して相応の深さを有するトレンチ領域を形成する
    工程と、 形成したトレンチ領域を埋め込むように絶縁膜を形成す
    る工程と、 前記活性領域上の絶縁膜が露出するようなフォトレジス
    トパターンを前記絶縁膜上に形成する工程と、 前記フォトレジストパターンを蝕刻マスクとして露出し
    た絶縁膜を蝕刻することにより、前記活性領域上に所定
    の厚さを有する絶縁膜パターンを形成する工程と、 前記フォトレジストパターンを取り除く工程と、 前記活性領域が露出されるまで前記絶縁膜パターンを平
    坦化して前記トレンチ領域内に素子分離膜を形成する工
    程と、 を含むことを特徴とする半導体素子の素子分離方法。
JP30298196A 1996-06-25 1996-11-14 半導体素子の素子分離方法 Expired - Lifetime JP3632804B2 (ja)

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