KR20000008293A - 비휘발성 메모리장치 및 그 제조방법 - Google Patents

Abstract

비휘발성 메모리 장치 및 그 제조 방법에 관해 개시한다. 본 발명에 따른 비휘발성 메모리 장치는 이웃한 셀들간의 소오스 영역들을 워드 라인과 평행한 방향으로 연결하는 소오스 패드 라인을 구비한다. 따라서, 전체 셀 에레이 영역에 필요한 공통 소오스 라인의 수를 감소시킬 수 있다. 또, 자기 정렬된 비트 라인 콘택홀을 구비하여 워드 라인과 비트라인 콘택홀간의 거리를 최소화하여 셀 어레이 영역의 크기를 최소화할 수 있다.

Description

비휘발성 메모리 장치 및 그 제조방법

본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 특히 고집적화된 비휘발성 메모리 장치 및 그 제조방법에 관한 것이다.

비휘발성 메모리 장치를 고집적화하기 위해서는 워드라인 방향 및 비트라인 방향으로의 크기 축소가 요구된다. 이러한 비휘발성 메모리 장치의 고집적화를 달성하기 위한 대표적인 기술로 자기 정렬 소오스 식각(Self Align Source Etching)기술이 제시되었다. 자기 정렬 소오스 식각 기술은 미국 특허 제5,120,671 및 미국 특허 제5,470,773에 개시되어 있다.

두 특허에 의해 형성되는 비휘발성 메모리 장치, 예컨대 플래쉬 메모리 장치의 레이아웃도가 도 1에 도시되어 있으며, 도 1의 Ⅱ-Ⅱ′선을 따라 자른 단면도가 도2에 도시되어 있다.

참조부호 10은 활성 영역 패턴을, 20은 플로팅 게이트 패턴을, 30은 콘트롤 게이트 패턴을, 50은 비트라인 콘택 패턴을, 60은 비트라인 패턴을, 70은 공통 소오스 라인 콘택 패턴을, 80은 공통 소오스 라인 패턴을 각각 나타낸다.

상기 두 특허에서는 이웃한 셀들간의 소오스 영역들을 워드 라인 방향으로 연결시키기 위하여 필요한 소오스 라인 확산층을 활성 영역내에만 형성하지 않는다. 대신 필드 산화막을 식각하여 그 하부에 소오스 라인 확산층을 형성하여 워드 라인 방향으로 이웃한 셀들의 소오스 영역들을 연결시킨다. 따라서, 워드 라인과 소오스 라인 확산층간의 절연 거리가 불필요하므로 메모리 셀 어레이의 크기를 축소시킬 수 있다.

상기 두 특허에 개시되어 있는 제조 방법을 간단히 설명하면, 먼저 필드 산화막(102)에 의해 정의된 반도체 기판(5)의 활성 영역상에 스택형 게이트를 형성한다. 스택형 게이트는 터널 산화막(15), 플로팅 게이트(20), 절연막(25) 및 콘트롤 게이트(30)를 적층하여 형성한다. 스택 게이트의 측면에 산화막 스페이서(32)를 형성한다. 이어서, 워드 라인 방향과 평행하게 소오스 영역 및 이와 인접한 필드 산화막 영역(12)을 노출시키는 마스크를 형성한 후, 자기 정렬 소오스 식각으로 필드 산화막을 제거한다. 계속해서 노출된 반도체 기판에 N⁺형 이온을 주입하여 워드 라인(도1의 30)과 평행한 소오스 라인 확산층(41)을 형성한다. 상술한 산화막 스페이서(32)는 자기 정렬 식각후에 형성할 수도 있다. 계속해서 소오스 영역 및 드레인 영역에 이온을 주입하여 드레인 영역(42) 및 소오스 영역(43)을 완성한 다음, 절연막(47)을 증착한 후 사진 식각 공정으로 드레인 영역(42) 콘택홀(50) 및 소오스 영역(46) 콘택홀(70)을 형성한다. 이어서 결과물 전면에 금속층을 증착한 후 패터닝하여 비트라인(60) 및 공통 소오스 라인(80)을 완성한다.

그런데 상술한 방법에 따르면, 자기 정렬 소오스 식각 공정시 필드 산화막(102)만 식각되는 것이 아니라 소오스 영역(43)이 형성될 활성 영역까지 식각된다. 즉, 활성 영역 부위의 실리콘 기판이 300Å 이상 과식각되어 소오스 부위에 식각 손상이 발생하게 된다. 식각 손상이 발생하면 전하 저장 능력(retention capability)이 감소한다. 식각 손상을 치유하기 위한 방법으로는 어닐링 방법이 있으나 이 어닐링은 900-1000℃의 고온도에서 실시되어야 하므로 또 다른 문제점을 야기시킨다.

이렇게 형성된 비휘발성 메모리 장치는 공통 소오스 라인(80)과 각 셀의 소오스 영역(43)이 소오스 라인 확산층(41)을 통해 연결되어 있기 때문에, 고집적화에 따라 셀의 면적이 축소되면 소오스 라인 확산층의 면적 또한 감소하여 소오스 저항이 높아진다. 소오스 저항이 높아지면 동작시 방전(discharge) 속도를 감소시켜 셀의 성능을 저하시키므로 이를 방지하기 위해서는 공통 소오스 라인에 연결되는 소오스 영역의 수를 감소시켜야 한다. 다시말하면, 셀 어레이에 형성되어야 하는 공통 소오스 라인의 수를 증가시켜야 한다. 공통 소오스 라인의 수가 증가하면 결국 셀 어레이의 면적이 증가하는 원하지 않는 결과를 초래한다.

또, 상술한 특허에 따르면, 비트라인 콘택홀(50)을 형성하기 위한 사진 공정시 발생하는 미스얼라인에 대한 공정 여유도를 고려하여 스택 게이트와 비트라인 콘택홀(50)간에는 충분한 거리(L)가 확보되어야한다. 그러므로, 비트 라인 방향으로 집적도를 향상시키는데는 일정한 한계가 따른다.

본 발명이 이루고자 하는 기술적 과제는 새로운 구조의 소오스 패드 라인과 자기 정렬된 콘택을 구비하여 집적도가 향상된 비휘발성 메모리 장치를 제공하는 것이다.

본 발명이 이루고자 하는 다른 기술적 과제는 새로운 구조의 소오스 패드 라인과 자기 정렬된 콘택을 구비하는 집적도가 향상된 비휘발성 메모리 장치를 제조하는데 적합한 방법을 제공하는 것이다.

도 1은 종래의 플래쉬 메모리 장치의 셀 어레이부의 일부 레이아웃도이다.

도 2는 도1의 Ⅱ-Ⅱ′선을 따라 자른 단면도이다.

도 3는 본 발명에 따른 플래쉬 메모리 장치의 셀 어레이부의 일부 레이아웃도이다.

도 4는 도3에 도시된 플래쉬 메모리 장치의 등가회로도이다.

도 5는 도3의 Ⅴ-V′선을 따라 자른 단면도이다.

도 6 내지 도 13은 본 발명의 제1실시예에 따르고 도3에 도시된 레이아웃도를 사용하여 본 발명에 따른 플래쉬 메모리 장치를 제조하는 공정 중간 단계 구조물들의 단면도들로서, V-V′선을 따라 자른 단면도들이다.

도 14 내지 도 15는 본 발명에 제2실시예에 따라 본 발명의 플래쉬 메모리 장치를 제조하는 공정 중간 단계 구조물들의 단면도들로서, 도 3의 V-V′선을 따라 자른 단면도들이다.

상기 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치는,이웃한 셀들간의 소오스 영역들을 연결하는 소오스 패드 라인을 구비한다. 또, 자기 정렬된 비트 라인 콘택홀을 구비한다.

즉 본 발명의 일 태양에 따른 비휘발성 메모리 장치는 반도체 기판상에 형성되고, 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들에 의해 정의되는 복수개의 활성 영역들과, 상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에는 복수개의 제1게이트들과 상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트로 구성된 복수개의 스택형 게이트들과, 상기 스택형 게이트들 사이의 상기 활성 영역내에 형성된 복수개의 소오스 영역들과, 상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간절연막내에 형성되고 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 복수개의 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들과, 상기 제1콘택홀들내에 형성되어 상기 노출된 소오스 영역들을 스택형 게이트와 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들 및 상기 소오스 패드 라인들과 접속되고 상기 스택형 게이트들과 수직한 소오스 라인으로 구성된다.

그리고, 상기 스택형 게이트들 사이의 상기 활성 영역내에 복수개의 드레인 영역들과, 상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간 절연막내에 형성되고, 상기 복수개의 드레인 영역들을 각각 노출시키는 복수개의 제2콘택홀들과 상기 제2콘택홀들내에 형성되어 상기 드레인 영역과 접속하는 복수개의 플러그들 및 상기 소자 분리 영역과 평행하게 배열되어 있는 상기 복수개의 플러그들과 접속되고 각각 상기 활성 영역들과 평행한 복수개의 비트라인들을 더 구비한다.

본 발명에 있어서, 상기 스택형 게이트들의 상면 및 측벽에는 식각 스토퍼가 형성되는 것이 바람직하고, 상기 제1콘택홀들내에 형성된 플러그들은 불순물 확산층보다 저항이 낮은 금속으로 구성되는 것이 바람직하다. 그리고, 상기 패드 라인들과 상기 플러그들은 그 상부의 높이가 실질적으로 균일한 것이 바람직하다.

상기 다른 기술적 과제를 달성하기 위한 본 발명에 따른 비휘발성 메모리 장치의 제조 방법에 따르면, 먼저 반도체 기판을 제공한 후, 상기 반도체 기판상에 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들을 형성하여 복수개의 활성 영역들을 정의한다. 다음에, 상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에 형성되는 복수개의 제1게이트들과, 상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트로 구성된 복수개의 스택형 게이트들을 형성한다. 이어서, 상기 스택형 게이트들 사이의 활성 영역내에 불순물을 주입하여 복수개의 소오스 영역들 및 복수개의 드레인 영역들을 형성한 후, 상기 복수개의 소오스 영역들 및 드레인 영역들이 형성된 결과물상에 제1층간 절연막을 형성한다. 계속해서, 상기 제1층간 절연막을 패터닝하여 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들을 형성한 후, 상기 제1콘택홀들내에 상기 소오스 영역들을 상기 스택형 게이트들과 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들을 형성한다.

이어서, 상기 복수개의 제2도전형의 패드 라인들이 형성된 결과물상에 제2층간 절연막을 형성한 후, 상기 제2층간 절연막을 패터닝하여 상기 복수개의 패드 라인들을 각각 노출시키는 복수개의 비아홀들을 형성한다. 마지막으로 상기 비아홀들을 매립하고, 상기 소오스 패드 라인들을 연결하며, 상기 스택형 게이트들과 수직한 소오스 라인을 형성한다.

본 발명에 있어서, 상기 제1콘택홀들을 형성하는 단계는 하나의 마스크를 사용하여 상기 복수개의 제1콘택홀들과 동시에, 상기 복수개의 스택형 게이트들 사이의 상기 드레인 영역들을 노출시키는 복수개의 제2콘택홀들을 형성하는 단계이고, 상기 소오스 패드 라인을 형성하는 단계는 상기 소오스 패드 라인들과 동시에, 상기 제2콘택홀들내에 플러그들을 형성하는 단계인 것이 바람직하다.

특히, 상기 제1층간 절연막을 형성하는 단계 전에, 상기 스택형 게이트의 상면 및 측벽에 식각 스토퍼막을 형성하는 단계를 더 구비한 후, 상기 스택형 게이트와 상기 식각 스토퍼막에 의해 자기 정렬된 상기 제1콘택홀들 및 제2콘택홀들을 형성하는 것이 바람직하다.

그리고, 상기 제1콘택홀들 및 제2콘택홀들을 형성한 후, 상기 마스크를 이용하여, 상기 제1콘택홀들 및 제2콘택홀들에 의해 노출된 상기 소오스 및 드레인 영역상에 플러그 이온을 주입하는 단계를 더 실시한다.

본 발명에 따르면, 이웃한 셀들간의 소오스 영역들이 소오스 패드 라인으로 연결되기 때문에 전체 셀 에레이 영역에 필요한 공통 소오스 라인의 수를 감소시킬 수 있다. 또, 자기 정렬된 비트 라인 콘택홀을 구비하여 워드 라인과 비트라인 콘택홀간의 거리를 최소화하여 셀 어레이 영역의 크기를 최소화할 수 있다.

이하 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써 본 발명을 상세하게 설명한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록하며, 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 첨부된 도면에서 여러 막과 영역들의 두께는 명료성을 위해서 강조되었다. 도면에서 동일참조부호는 동일부재를 나타낸다.

도 3은 본 발명에 따른 비휘발성 메모리 장치, 특히 플래쉬 메모리 장치의 셀 어레이부를 제조하기 위한 레이아웃도이고, 도 4는 도 3에 도시된 플래쉬 메모리 장치의 셀 어레이부의 등가 회로도이다.

참조 부호 105는 활성 영역 패턴을, 110은 플로팅 게이트 패턴을, 120은 워드라인으로 기능하는 콘트롤 게이트 패턴을, 140은 비트라인 콘택 패턴을, 145는 소오스 패드 라인 콘택 패턴을, 150은 비트라인 비아홀 패턴을, 160은 비트라인 패턴을, 170은 소오스 라인 비아홀 패턴을, 180은 소오스 라인 패턴을, 190은 워드 라인 콘택 패턴을 각각 나타낸다.

그리고, 도 5에는 도 3의 V-V′선을 따라 자른 단면도가 도시되어 있다.

도 3, 도 4 및 도 5를 참조하여 본 발명에 따른 플래쉬 메모리 장치에 대하여 설명한다. 전기적으로 데이타의 저장과 소거가 가능한 본 발명에 따른 플래쉬 메모리 장치는, 반도체 기판(100)상에 일방향으로 평행하게 신장되면서 형성된 복수개의 소자 분리 영역들(102)에 의해 정의되는 복수(x)개의 활성 영역들(105)을 구비한다. 이들 활성 영역들(105)상에는 복수(x×y)개의 플로팅 게이트들(110) 및 복수(y)개의 콘트롤 게이트들(120)로 구성된 복수개(x×y)의 스택형 게이트들을 구비한다. 플로팅 게이트들(110)은 활성 영역(105) 및 소자 분리막(102)의 일부 영역에 형성되고, 워드 라인으로 기능하는 콘트롤 게이트들(120)은 활성 영역(105)과 직교하는 방향으로 연속적으로 신장된 형태를 나타낸다. 활성 영역(105)과 콘트롤 게이트(120)가 직교하는 영역마다 하나의 단위 셀을 정의한다. 플로팅 게이트들(110)은 다결정 실리콘으로 형성되고, 콘트롤 게이트들(120)은 다결정 실리콘 단일층으로 또는 다결정 실리콘층(120A) 및 실리사이드층(120B)의 복합층으로도 구성될 수 있다. 플로팅 게이트들(110)은 터널 산화막(106)을 개재하여 반도체 기판(100)의 활성 영역(105)과 절연되며, 콘트롤 게이트들(120)은 절연막(115), 예컨대 산화막과 질화막의 적층형 절연막(예: ONO막) 또는 유전율이 높은 금속산화물등을 개재하여 플로팅 게이트들(110)과 절연된다.

스택형 게이트들(110, 120) 사이의 활성 영역(105)에는 불순물 영역, 즉 소오스 영역(135) 및 드레인 영역(132)들이 형성되어 있다. 스택형 게이트들(110, 120)상에는 제1층간 절연막 패턴(136P)이 적층되어 있다. 소오스 영역(132) 및 드레인 영역(132)에는 미스얼라인을 대비하여 콘택 저항을 감소시키기 위한 플러그 이온 주입이 되어 있는 것이 바람직하다.

소오스 영역(135)들은 제1콘택홀들(145)에 의해 드레인 영역(132)들은 제2콘택홀들(140)에 의해 노출된다.

제1콘택홀들(145) 즉, 소오스 패드 라인 콘택홀(145)들은, 스택형 게이트들 사이에 워드 라인(120)과 평행하게 형성되어, 워드 라인(120) 방향을 따라 소오스 영역들(135) 및 소오스 영역들(135)과 인접한 소자 분리 영역들(102)을 연속적으로 노출시킨다. 제2콘택홀들(140) 즉 드레인 콘택홀(140)은 스택형 게이트들 사이의 상기 복수개의 드레인 영역(132)들을 각각 노출시킨다. 이 때, 제1콘택홀들(145) 및 제2콘택홀들(140)은 스택형 게이트 전극들의 측벽에 및 상단에 형성된 질화막(122)에 의해 자기 정렬되어 형성된 자기 정렬 콘택홀인 것이 바람직하다.

제1콘택홀들(145)내에는 워드 라인 방향을 따라 인접한 셀들의 소오스 영역들(135)을 연결하는 소오스 패드 라인(145')들이, 제2콘택홀들(140)내에는 비트라인 플러그(145')들이 채워져 있다. 소오스 패드 라인(145')들 및 비트라인 플러그(140')들은 도1에 도시되어 있는 소오스 라인 확산층(41)보다 저항이 낮은 금속으로 구성되는 것이 바람직하다. 따라서 텅스텐, 알루미늄, 구리등으로 이루어진다.

복수개의 워드 라인들(120)과 평행한 복수개의 소오스 패드 라인(145')들은 제2층간 절연막(147)내에 형성되어 소오스 패드 라인(145')들을 각각 노출시키는 비아홀(170)들을 통해 공통 소오스 라인(180)과 연결되어 있다. 따라서 공통 소오스 라인(180)은 스택형 게이트들(110, 120)과 평행하게 배열되어 있다.

복수개의 비트라인 플러그(140')들은 제2층간 절연막(147)내에 형성되어 비트라인 플러그(140')들을 노출시키는 비아홀(150)들을 통해 비트라인(160)들과 연결되어 있다. 비트 라인(160)은 워드 라인(120)과 수직하게 활성 영역(102)과 평행하게 배열되어 있다.

그리고, 소오스 패드 라인(145')과 비트라인 플러그(140')들 및 제1층간 절연막 패턴(136P)상에는 식각 장벽막(146)이 적층되어 있는 것이 바람직하다. 이는 비아홀들(150, 170)형성시 제1층간 절연막 패턴(136P)이 손상되는 것을 방지하기 위한 것이다.

상술한 바와 같이 본 발명에 따른 플래쉬 메모리 장치는 이웃한 단위 셀들의 소오스 영역들을 저저항의 금속 물질로 구성된 소오스 패드 라인으로 연결한다. 소오스 패드 라인은, 종래의 소오스 라인 확산층(도 2의 41)보다 저항이 낮은 금속으로 구성되기 때문에, 종래의 소오스 라인 확산층보다 많은 수의 소오스 영역들을 연결할 수 있다. 따라서, 종래에는 공통 소오스 라인을 16 내지 32 비트라인들마다 하나씩 배열하여야 하였으나, 본 발명에 따르면 공통 소오스 라인이 배열되어야 하는 간격을 32 비트라인 이상으로 증가시킬 수 있다. 따라서 셀 어레이 영역에 배열되어야 하는 공통 소오스 라인(180)의 수가 감소하므로 셀 어레이 영역의 면적을 감소시킬 수 있다.

또, 종래의 소오스 라인 확산층(도2의 41)을 형성하기 위해서는 필드 산화막(102)을 식각해야 하고 이 식각 공정시 활성 영역이 식각 손상을 입어 전하 저장 능력(retention capability)이 감소하는 문제점이 존재하였으나, 본 발명에 따른 소오스 패드 라인(145')은 스택형 게이트들에 의해 자기 정렬된 콘택홀내에 형성되므로 종래와 같이 소오스 영역이 형성될 활성영역이 과도하게 식각되어 손상되는 문제점이 원천적으로 방지되어 소자의 특성을 향상시킨다.

또, 비트 라인 콘택은 자기 정렬 콘택이므로 종래의 워드 라인(120)과 콘택(140)간의 거리인 L만큼의 거리가 불필요하므로 집적도를 향상시킬 수 있다.

이하에서는 도 6 내지 도 13을 참고하여 본 발명에 따른 플래쉬 메모리 장치의 셀 어레이 영역을 제조하는 방법을 설명한다.

도 6을 참조하면, 반도체 기판(100) 상에 소자 분리 영역(102)을 형성하여 활성 영역을 한정한다. 이어서, 활성 영역상에 터널 산화막(106), 플로팅 게이트(110), 절연막(115), 콘트롤 게이트(120) 및 식각 스토퍼막(122A)을 형성하여 스택형 게이트들을 형성한다.

콘트롤 게이트(120)는 다결정 실리콘막의 단일층으로 형성할 수도 있으나, 다결정 실리콘막(120A)과 콘트롤 게이트의 저항 감소를 위한 금속 실리사이드막(120B)을 적층하여 형성하는 것이 바람직하다. 식각 스토퍼막(122A)은 후속의 자기 정렬 콘택홀 형성 공정시 스택형 게이트가 노출되지 않도록 하기 위해서 형성하는 것이다. 따라서, 식각해야 하는 제1층간절연막(도9의 136참조), 예컨대 산화막에 비해 식각 속도가 느린 물질막으로 형성하는 것이 바람직하다. 그러므로, 질화막, 질화막과 산화막의 이중막 또는 산질화막을 이용하여 2000∼4000Å의 두께로 형성한다.

다음에 도 7 및 도 8에 도시되어 있는 바와 같이 반도체 기판(100)의 활성 영역에 드레인 영역(132) 및 소오스 영역(135)을 형성한다. 먼저, 도7과같이 스택형 게이트사이의 활성 영역을 노출시키는 제1마스크 패턴(130)을 기판(100)상에 형성한 후, 불순물 이온(131)을 주입하여 드레인 영역(132)을 형성한다.

이어서 도 8에 도시되어 있는 바와 같이, 상기 스택형 게이트의 양측벽에 식각 스토퍼 스페이서를 형성하여 식각 스토퍼(122)를 완성한다. 식각 스토퍼 스페이서는 식각 스토퍼막(122A)과 마찬가지로 후속의 자기 정렬 콘택홀 형성 공정시 스택형 게이트가 노출되지 않도록 하기 위해서 형성하는 것이다. 따라서, 스택 게이트 상단에 형성된 식각 스토퍼막과 동일한 물질, 즉 식각해야 하는 제1층간절연막(도9의 136참조)에 비해 식각 속도가 느린 물질막으로 형성하는 것이 바람직하다. 그러므로, 질화막, 질화막과 산화막의 이중막 또는 산질화막을 500∼1000Å의 두께로 침적한 후 에치백하여 스페이서 형태로 형성한다.

식각 스토퍼(122)를 완성한 후, 스택 게이트들 사이의 활성 영역을 노출시키는 제2마스크 패턴(133)을 형성한 후, 불순물(134)을 이온 주입하여 소오스 영역(135)을 형성한다.

본 실시예에서, 상기 식각 스토퍼(122)를 구성하는 스페이서를 형성하기 전에 드레인 영역(132)을 형성하는 이온 주입을 실시하고 소오스 영역(135)은 스페이서를 형성한 후 수행하였으나, 각 소오스 및 드레인 영역의 구조에 따라 스페이서 형성 및 드레인 및 소오스 영역의 형성은 그 순서를 바꾸어 실시하여도 무방하다.

이어서, 도 9에 도시되어 있는 바와 같이, 상기 식각 스토퍼(122)가 형성된 기판(100)의 전면에 상기 스택 게이트를 충분히 덮도록 제1층간절연막(136)을 형성한다. 상기 제1 층간절연막(81)은 고온산화막(high temperature oxide)과 BPSG막을 각각 500∼1000Å, 4000∼6000Å으로 형성한 후 850∼900℃에서 10∼20분간 리플로우(reflow)하여 형성한다. 상기 제1 층간절연막(136)상에 상기 셀 어레이부의 비트라인 콘택 부분과 소오스 콘택부분을 한정하는 제3마스크 패턴(137)을 형성한다.

도 10을 참조하면, 상기 제3마스크 패턴(137)을 식각마스크로 제1층간절연막(136)을 이방성 식각하여 비트라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145)을 형성하고 스택 게이트 상부에 제1층간절연막 패턴(136P)을 남긴다. 이때, 스택 게이트 및 스택 게이트를 감싸는 식각 스토퍼(122)에 의해 얼라인 되는 자기 정렬 콘택 공정이 가능하기 때문에 축소된 디자인룰 하에서도 비트 라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145)을 용이하게 형성할 수 있다. 따라서 셀 어레이부의 크기를 축소할 수 있다.

다음에, 상기 제3마스크 패턴(137)을 다시 이온주입마스크로 상기 비트라인 콘택홀(140) 및 소오스 패드 라인 콘택홀(145)에 의해 노출된 활성 영역에 비소나 인을 5E13∼1E15/cm²의 도즈로 플러그(plug) 이온주입을 실시한다. 상기 플러그 이온주입은 비트 라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145) 형성시 미스 얼라인이 발생하여 콘택홀(140, 145)이 드레인 및 소오스 영역(132, 135)을 벗어나 형성될 경우, 비트라인 콘택 및 소오스 패드 라인 콘택과 소오스 및 드레인 영역의 불순물 영역을 잘 오버랩시켜 콘택저항을 줄이기 위하여 수행하는 것이다.

본 발명에서는 비트라인 콘택홀(140)과 소오스 패드 라인 콘택홀(145)을 자기 정렬 콘택 공정을 이용하여 형성하기 때문에 하나의 마스크 패턴(137)만으로 콘택홀(140, 145) 형성 공정과 플러그 이온 주입 공정을 실시할 수 있다. 따라서 종래에 비해 공정을 단순화할 수 있는 잇점이 있다.

도 11을 참조하면, 상기 제3마스크 패턴(137)을 제거한 후, 비트라인 콘택홀(140) 및 소오스 패드 라인 콘택홀(145)을 매립하도록 금속막을 침적한 후, 에치백 또는 화학 기계적 폴리싱 방법을 사용하여 콘택홀들(140, 145)내에만 금속막을 남겨 비트라인 플러그(140')와 소오스 패드 라인(145')을 형성한다. 그러므로, 비트라인 플러그(140')와 소오스 패드 라인(145')의 상부 높이는 일정하게 된다.

상기 금속막은 저저항 금속, 예컨대 텅스텐, 알루미늄 또는 구리등으로 형성하는 것이 바람직하다. 이렇게 소오스 패드 라인(145')을 형성하여 인접 셀간의 소오스 영역을 연결하기 때문에 소오스 저항을 줄일 수 있다. 따라서, 셀 어레이 영역에 배열되어야 하는 공통 소오스 라인의 수를 감소시킬 수 있으므로, 비트 라인 방향(x축)으로의 셀 어레이 영역의 면적을 감소시킬 수 있다.

도 12를 참조하면, 도 11의 결과물 전면에 식각 장벽막(146)과 제2층간절연막(147)을 차례대로 형성한 후, 비트라인 플러그(140')와 소오스 패드 라인(145')을 노출시키는 비아홀을 정의하는 제4마스크 패턴(149)을 형성한다.

도 13을 참조하면, 제4마스크 패턴(149)을 식각 마스크로 사용하여 상기 제2층간절연막(147)을 식각하여 비아홀들(150, 170)을 형성한다. 이 때, 미스 얼라인이 발생하여 150'과 같은 비아홀이 형성될 경우, 제1층간절연막 패턴(136P)이 식각되는 것을 식각 장벽막(146)이 방지한다.

계속해서 상기 비아홀들(150, 170)에 금속막을 형성한 후, 패터닝하여 비트 라인(160)과 공통 소오스 라인(180)을 완성한다.

도 14 내지 도 15에는 본 발명의 제2실시예에 의한 플래쉬 메모리 장치의 제조 방법이 도시되어 있다.

제2실시예는, 도 14에 도시되어 있는 바와 같이, 비아홀들(150, 170)내에 금속막을 침적한 후, 다시 에치백 또는 화학 기계적 폴리싱 방법으로 평탄화하여 층간 플러그들(155, 175)을 형성한다는 점에 제1실시예와 차이가 있다. 이렇게 평탄화 공정을 실시하는 이유는 셀 어레이 영역과 도면에는 미도시되어 있지만 주변 회로 영역과 셀 어레이 영역간의 단차가 크기 때문에 단차를 최소하고 제2층간절연막(147)을 평탄화시키기 위해서 실시하는 것이다.

다음에 도 15에 도시되어 있는 바와 같이 층간 플러그들(155, 175)과 접속하는 비트라인(160) 및 공통 소오스 라인(180)을 통상의 공정으로 형성한다.

이상, 실시예를 통하여 본 발명을 구체적으로 설명하였지만, 본 발명은 이에 한정되는 것이 아니고, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식으로 그 변형이나 개량이 가능하다.

상술한 바와 같이 본 발명에 따른 플래쉬 메모리 장치는 인접한 셀들의 소오스 영역들을 저저항의 금속 물질로 구성된 소오스 패드 라인으로 연결한다. 소오스 패드 라인은, 종래의 소오스 라인 확산층보다 저항이 낮은 금속으로 구성되기 때문에, 종래의 소오스 라인 확산층보다 많은 셀의 소오스 영역들을 연결할 수 있다. 따라서, 공통 소오스 라인이 배열 간격을 32 비트라인 이상으로 증가시킬 수 있으므로, 전체적으로 셀 어레이 영역의 면적을 감소시킬 수 있다.

또, 본 발명에 따른 소오스 패드 라인은 스택형 게이트들에 의해 자기 정렬된 콘택홀내에 형성되므로 종래와 같이 필드 산화막을 식각해야 하는 공정이 불필요하여 활성 영역에 식각 손상이 발생하는 것을 원천적으로 방지하기 때문에 소자의 특성을 향상시킬 수 있다.

그리고, 비트 라인 콘택은 자기 정렬 콘택이므로 종래에 비해 워드 라인과 비트라인 콘택간의 거리를 최소화할 수 있으므로 셀 어레이 영역의 크기를 축소시킬 수 있다.

게다가, 본 발명의 제조 방법에 따르면, 비트 라인 콘택홀 및 소오스 패드 라인 콘택홀을 형성하기 위한 마스크 패턴을 플러그 이온 주입 마스크로 그대로 사용하므로 제조 공정을 단순화킬 수 있는 장점이 있다.

Claims (29)

1. 반도체 기판상에 형성되고, 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들에 의해 정의되는 복수개의 활성 영역들;

   상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에 형성되는 복수개의 제1게이트들과,

   상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트들로 구성된 복수개의 스택형 게이트들;

   상기 스택형 게이트들 사이의 상기 활성 영역내에 형성된 복수개의 소오스 영역들;

   상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간절연막내에 형성되고, 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 복수개의 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들;

   상기 제1콘택홀들내에 형성되어 상기 노출된 소오스 영역들을 스택형 게이트와 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들; 및

   상기 소오스 패드 라인들과 접속되고 상기 스택형 게이트들과 수직한 소오스 라인을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
2. 제1항에 있어서, 상기 스택형 게이트들 사이의 상기 활성 영역내에 복수개의 드레인 영역들;

   상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간 절연막내에 형성되고, 상기 복수개의 드레인 영역들을 각각 노출시키는 복수개의 제2콘택홀들;

   상기 제2콘택홀들내에 형성되어 상기 드레인 영역과 접속하는 복수개의 플러그들; 및

   상기 소자 분리 영역과 평행하게 배열되어 있는 상기 복수개의 플러그들과 접속되고 각각 상기 활성 영역들과 평행한 복수개의 비트라인들을 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
3. 제1항 또는 제2항에 있어서, 상기 스택형 게이트들의 상면 및 측벽에는 식각 스토퍼가 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 장치.
4. 제3항에 있어서, 상기 식각 스토퍼는 상기 제1층간절연막에 비해 식각 속도가 느린 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
5. 제1항에 있어서, 상기 제1콘택홀들내에 형성된 플러그들은 불순물 확산층보다 저항이 낮은 금속으로 구성된 것을 특징으로 하는 비휘발성 메모리 장치.
6. 제5항에 있어서, 상기 금속은 텅스텐, 알루미늄 또는 구리인 것을 특징으로 하는 비휘발성 메모리 장치.
7. 제2항에 있어서, 상기 패드 라인들과 상기 플러그들은 그 상부의 높이가 실질적으로 균일한 것을 특징으로 하는 비휘발성 메모리 장치.
8. 제2항에 있어서, 상기 패드 라인들과 플러그들이 형성되어 있는 층간 절연막상에 식각 장벽막을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
9. 제2항에 있어서, 상기 제1콘택홀에 의해 노출된 소오스 영역과 상기 제2콘택홀에 의해 노출된 드레인 영역에는 플러그 이온이 주입되어 있는 것을 특징으로 하는 비휘발성 메모리 장치.
10. 반도체 기판상에 형성되고, 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들에 의해 정의되는 복수개의 활성 영역들;

    상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에 형성되는 복수개의 제1게이트들과,

    상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트로 구성된 복수개의 스택형 게이트들;

    상기 스택형 게이트들 사이의 상기 활성 영역내에 형성된 복수개의 소오스 영역들 및 복수개의 드레인 영역들;

    상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간절연막내에 형성되고, 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 복수개의 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들;

    상기 복수개의 스택형 게이트들에 의해 자기 정렬되어 상기 반도체 기판상에 형성된 제1층간절연막내에 형성되고, 상기 복수개의 드레인 영역들을 각각 노출시키는 복수개의 제2콘택홀들;

    상기 제1콘택홀들내에 형성되어 상기 노출된 소오스 영역들을 스택형 게이트와 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들;

    상기 제2콘택홀들내에 형성되고, 상기 노출된 드레인 영역들과 각각 접속하며 상기 복수개의 소오스 패드 라인들과 상부의 높이가 실질적으로 균일한 복수개의 플러그들;

    상기 소오스 패드 라인들과 접속되고 상기 스택형 게이트들과 수직한 소오스 라인; 및

    상기 복수개의 플러그들과 접속되고 상기 활성 영역들과 평행한 복수개의 비트라인들을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
11. 제10항에 있어서, 상기 스택형 게이트들의 상면 및 측벽에는 식각 스토퍼가 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 장치.
12. 제11항에 있어서, 상기 식각 스토퍼는 상기 제1층간절연막에 비해 식각 속도가 느린 물질로 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
13. 제10항에 있어서, 상기 제1콘택홀들내에 형성된 플러그들은 불순물 확산층보다 저항이 낮은 금속으로 구성된 것을 특징으로 하는 비휘발성 메모리 장치.
14. 제13항에 있어서, 상기 금속은 텅스텐, 알루미늄 또는 구리인 것을 특징으로 하는 비휘발성 메모리 장치. 제10항에 있어서, 스택형 게이트들의 상면 및 측면에는 상기 층간 절연막에 대해 식각 선택비가 높은 물질막이 형성되어 있는 것을 특징으로 하는 비휘발성 메모리 장치.
15. 제10항에 있어서, 상기 패드라인들과 상기 플러그들이 형성되어 있는 상기 층간 절연막상에는 식각 장벽막을 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치.
16. 제10항에 있어서, 상기 제1콘택홀에 의해 노출된 소오스 영역과 상기 제2콘택홀에 의해 노출된 드레인 영역에는 플러그 이온이 주입되어 있는 것을 특징으로 하는 비휘발성 메모리 장치.
17. 제10항에 있어서, 상기 소오스 패드 라인들과 플러그들이 형성된 결과물상에 형성된 제2층간절연막내에 형성되고, 상기 소오스 패드 라인들과 상기 플러그들을 각각 노출시키는 복수개의 비아홀들;

    상기 비아홀들내에 형성된 복수개의 층간 플러그들;

    상기 패드 라인들과 접속된 상기 층간 플러그들과 연결되고 상기 스택형 게이트들과 수직한 소오스 라인; 및

    상기 복수개의 플러그들과 접속된 상기 층간 플러그들과 연결되고, 각각 상기 활성 영역들과 평행한 복수개의 비트라인들을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
18. (a)반도체 기판을 제공하는 단계;

    (b)상기 반도체 기판상에 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들을 형성하여 복수개의 활성 영역들을 정의하는 단계;

    (c)상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에 형성되는 복수개의 제1게이트들과,

    상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트로 구성된 복수개의 스택형 게이트들을 형성하는 단계;

    (d)상기 스택형 게이트들 사이의 활성 영역내에 불순물을 주입하여 복수개의 소오스 영역들 및 복수개의 드레인 영역들을 형성하는 단계;

    (e)상기 복수개의 소오스 영역들 및 드레인 영역들이 형성된 결과물상에 제1층간 절연막을 형성하는 단계;

    (f)상기 제1층간 절연막을 패터닝하여 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들을 형성하는 단계; 및

    (g)상기 제1콘택홀들내에 상기 소오스 영역들을 상기 스택형 게이트들과 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들을 형성하는 단계를 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
19. 제18항에 있어서, 상기 (g)단계 이후에

    (h)상기 복수개의 제2도전형의 패드 라인들이 형성된 결과물상에 제2층간 절연막을 형성하는 단계;

    (i)상기 제2층간 절연막을 패터닝하여 상기 복수개의 패드 라인들을 각각 노출시키는 복수개의 비아홀들을 형성하는 단계; 및

    (j)상기 비아홀들을 매립하고, 상기 소오스 패드 라인들을 연결하며, 상기 스택형 게이트들과 수직한 소오스 라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
20. 제18항에 있어서, 상기 (f)단계는, 하나의 마스크를 사용하여 상기 복수개의 제1콘택홀들과 동시에, 상기 복수개의 스택형 게이트들 사이의 상기 드레인 영역들을 노출시키는 복수개의 제2콘택홀들을 형성하는 단계이고,

    상기 (g)단계는, 상기 소오스 패드 라인들과 동시에, 상기 제2콘택홀들내에 플러그들을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
21. 제20항에 있어서, 상기 (g)단계는

    상기 제1콘택홀들과 상기 제2콘택홀들이 형성되어 있는 결과물 전면에 금속층을 형성하는 단계; 및

    상기 제1층간 절연막상에 형성된 상기 금속층만을 제거하여 상기 제1콘택홀들 및 상기 제2콘택홀들내에만 상기 금속층을 남겨 상기 패드 라인들 및 상기 플러그들을 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
22. 제20항에 있어서, 상기 (e) 단계 전에, 상기 스택형 게이트의 상면 및 측면식각 스토퍼막을 형성하는 단계를 더 구비하고,

    상기 (f)단계는, 상기 스택형 게이트와 상기 식각 스토퍼막에 의해 자기 정렬된 상기 제1콘택홀들 및 제2콘택홀들을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
23. 제20항에 있어서, 상기 (f)단계 이후에

    상기 마스크를 이용하여, 상기 제1콘택홀들 및 제2콘택홀들에 의해 노출된 상기 소오스 및 드레인 영역상에 플러그 이온을 주입하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
24. 제20항에 있어서, 상기 (g)단계 이후에

    (h)상기 복수개의 플러그들이 형성된 결과물상에 제2층간 절연막을 형성하는 단계;

    (i)상기 제2층간 절연막을 패터닝하여 상기 복수개의 플러그들을 각각 노출시키는 복수개의 비아홀들을 형성하는 단계; 및

    (j)상기 비아홀을 매립하여 상기 플러그들을 연결하며 각각 상기 활성 영역과 평행한 복수개의 비트 라인들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
25. 제18항에 있어서, 상기 패드 라인들은 불순물 확산층 영역보다 저항이 낮은 금속으로 형성하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
26. (a)반도체 기판을 제공하는 단계;

    (b)상기 반도체 기판상에 일방향으로 평행하게 신장된 복수개의 소자 분리 영역들을 형성하여 복수개의 활성 영역들을 정의하는 단계;

    (c)상기 반도체 기판과 절연되어 상기 활성 영역들 및 상기 소자 분리 영역들의 일부 영역상에 형성되는 복수개의 제1게이트들과,

    상기 제1게이트들과 절연되고, 상기 제1게이트들 및 상기 복수개의 소자 분리 영역들상에 연속적으로 형성되고, 상기 복수개의 활성 영역들과 수직한 제2게이트로 구성된 복수개의 스택형 게이트들을 형성하는 단계;

    (d)상기 스택형 게이트들 사이의 활성 영역내에 불순물을 주입하여 복수개의 소오스 영역들 및 복수개의 드레인 영역들을 형성하는 단계;

    (e)상기 복수개의 소오스 영역들 및 드레인 영역들이 형성된 결과물상에 제1층간 절연막을 형성하는 단계;

    (f)상기 제1층간 절연막을 패터닝하여 상기 스택형 게이트들 사이의 상기 소오스 영역들 및 상기 소자 분리 영역들을 상기 스택형 게이트들과 평행한 방향으로 연속적으로 노출시키는 복수개의 제1콘택홀들 및 상기 복수개의 드레인 영역들을 각각 노출시키는 복수개의 제2콘택홀들을 형성하는 단계;

    (g)상기 제1콘택홀들내에 상기 소오스 영역들을 상기 스택형 게이트들과 평행한 방향으로 연결하는 복수개의 소오스 패드 라인들과

    상기 제2콘택홀들내에 상기 복수개의 드레인 영역들과 접속하는 복수개의 플러그드를 형성하는 단계;

    (h)상기 복수개의 패드 라인들과 플러그들이 형성된 결과물상에 제2층간 절연막을 형성하는 단계;

    (i)상기 제2층간 절연막을 패터닝하여 상기 복수개의 패드 라인들과 상기 플러그들을 노출시키는 비아홀들을 형성하는 단계; 및

    (j)상기 비아홀들을 매립하여 상기 패드 라인들을 연결하며 상기 스택형 게이트들과 수직한 소오스 라인과 상기 플러그들을 연결하며 각각 상기 활성 영역과 평행한 복수개의 비트라인들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
27. 제26항에 있어서, 상기 (e) 단계 전에 상기 스택형 게이트의 상면 및 측벽에 식각 스토퍼막을 형성하는 단계를 더 구비하고,

    상기 (f)단계는 상기 스택형 게이트와 상기 식각 스토막에 의해 자기 정렬된 제1콘택홀들 및 제2콘택홀들을 형성하는 단계인 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
28. 제26항에 있어서, 상기 (f)단계 이후에 상기 제1콘택홀들 및 제2콘택홀들에 의해 노출된 소오스 및 드레인 영역들 내에 플러그 이온을 주입하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
29. 제26항에 있어서, 상기 (j)단계는

    상기 비아홀들이 형성된 결과물상에 도전층을 형성하는 단계;

    상기 도전층이 형성된 결과물을 화학 기계적 폴리싱 또는 에치백방법으로 평탄화하여 상기 제2층간 절연층을 평탄화하고 상기 비아홀들내에 층간 플러그들을 형성하는 단계;

    상기 층간 플러그들이 형성된 결과물상에 도전층을 재침적하는 단계; 및

    상기 도전층을 패터닝하여 상기 패드 라인들과 연결된 층간 플러그들을 연결하며 상기 스택형 게이트들과 수직한 소오스 라인과

    상기 플러그들과 연결된 상기 층간 플러그들을 연결하며 각각 상기 활성 영역과 평행한 복수개의 비트라인들을 형성하는 단계를 더 구비하는 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.