JPH09102554A - 不揮発性半導体メモリの製造方法 - Google Patents
不揮発性半導体メモリの製造方法Info
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- JPH09102554A JPH09102554A JP8015075A JP1507596A JPH09102554A JP H09102554 A JPH09102554 A JP H09102554A JP 8015075 A JP8015075 A JP 8015075A JP 1507596 A JP1507596 A JP 1507596A JP H09102554 A JPH09102554 A JP H09102554A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
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- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
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-
- H—ELECTRICITY
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- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
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Abstract
(57)【要約】
【課題】 カップリング比を高くするため、浮遊ゲート
の素子分離絶縁膜上へのオーバーラップ長さを長くして
いるので、セル面積が大きくなる。また、不純物拡散層
による素子分離の場合、素子分離に絶縁膜を用いた場合
よりカップリング比を高くすることは困難であった。 【解決手段】 半導体基板１上にトンネル絶縁膜２を形
成した後、第１のポリシリコンを堆積させ、所望の形状
にパターニングし、浮遊ゲートとなる第１のポリシリコ
ンパターン３を形成する。次に、全面に絶縁膜７を堆積
させた後、エッチバックにより第１のポリシリコンパタ
ーン３上面より所定の深さだけ深く絶縁膜７を除去す
る。次に、第２のポリシリコンパターンを堆積させ、エ
ッチバックにより、第１のポリシリコンパターン３の側
面に、第１のポリシリコンパターン３と電気的に接続さ
れた第２のポリシリコンパターン８を形成する。
の素子分離絶縁膜上へのオーバーラップ長さを長くして
いるので、セル面積が大きくなる。また、不純物拡散層
による素子分離の場合、素子分離に絶縁膜を用いた場合
よりカップリング比を高くすることは困難であった。 【解決手段】 半導体基板１上にトンネル絶縁膜２を形
成した後、第１のポリシリコンを堆積させ、所望の形状
にパターニングし、浮遊ゲートとなる第１のポリシリコ
ンパターン３を形成する。次に、全面に絶縁膜７を堆積
させた後、エッチバックにより第１のポリシリコンパタ
ーン３上面より所定の深さだけ深く絶縁膜７を除去す
る。次に、第２のポリシリコンパターンを堆積させ、エ
ッチバックにより、第１のポリシリコンパターン３の側
面に、第１のポリシリコンパターン３と電気的に接続さ
れた第２のポリシリコンパターン８を形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、浮遊ゲートを有す
る不揮発性半導体メモリの製造方法に関するものであ
る。
る不揮発性半導体メモリの製造方法に関するものであ
る。
【０００２】
【従来の技術】従来のフラッシュメモリについて、図
８、図９及び図１０を用いて説明する。尚、図８は従来
のフラッシュメモリの製造工程を示す平面図であり、図
９は図８におけるＸ1−Ｘ1、Ｘ2−Ｘ2、Ｘ3−Ｘ3断面を
示す図であり、図１０は図８におけるＹ1−Ｙ1、Ｙ2−
Ｙ2、Ｙ3−Ｙ3断面を示す図である。
８、図９及び図１０を用いて説明する。尚、図８は従来
のフラッシュメモリの製造工程を示す平面図であり、図
９は図８におけるＸ1−Ｘ1、Ｘ2−Ｘ2、Ｘ3−Ｘ3断面を
示す図であり、図１０は図８におけるＹ1−Ｙ1、Ｙ2−
Ｙ2、Ｙ3−Ｙ3断面を示す図である。
【０００３】まず、半導体基板２１にＬＯＣＯＳ酸化膜
３３を形成した（図８（ａ）、図９（ａ）、図１０
（ａ））後、活性領域３４全体を覆うように浮遊ゲート
となるポリシリコンパターンを形成する（図８（ｂ）、
図９（ｂ）、図１０（ｂ））。尚、３４は活性領域であ
る。
３３を形成した（図８（ａ）、図９（ａ）、図１０
（ａ））後、活性領域３４全体を覆うように浮遊ゲート
となるポリシリコンパターンを形成する（図８（ｂ）、
図９（ｂ）、図１０（ｂ））。尚、３４は活性領域であ
る。
【０００４】この際、図１０（ｂ）に示すように、浮遊
ゲート２３を、ＬＯＣＯＳ酸化膜３３上に端部が位置す
るように形成することにより、トンネル酸化膜２２より
１桁以上厚い絶縁膜（ＬＯＣＯＳ膜３３）を用いて素子
分離を行い、この絶縁膜上に、浮遊ゲート２３をオーバ
ーラップさせ、浮遊ゲート２３の表面積を、浮遊ゲート
２３がトンネル酸化膜２２と接する面積よりも大きく
し、浮遊ゲート・半導体基板間の結合容量Ｃ1を増加さ
せることなく、浮遊ゲート・制御ゲート間の結合容量Ｃ
2を浮遊ゲート・半導体基板間の結合容量Ｃ1よりも大き
くしている。
ゲート２３を、ＬＯＣＯＳ酸化膜３３上に端部が位置す
るように形成することにより、トンネル酸化膜２２より
１桁以上厚い絶縁膜（ＬＯＣＯＳ膜３３）を用いて素子
分離を行い、この絶縁膜上に、浮遊ゲート２３をオーバ
ーラップさせ、浮遊ゲート２３の表面積を、浮遊ゲート
２３がトンネル酸化膜２２と接する面積よりも大きく
し、浮遊ゲート・半導体基板間の結合容量Ｃ1を増加さ
せることなく、浮遊ゲート・制御ゲート間の結合容量Ｃ
2を浮遊ゲート・半導体基板間の結合容量Ｃ1よりも大き
くしている。
【０００５】次に、ＯＮＯ（ＳｉＯ2／ＳｉＮ／Ｓｉ
Ｏ2）膜２９及び制御ゲート３０の材料を堆積させ、制
御ゲート（ワードライン）パターンを有するレジストパ
ターンを形成し、このレジストパターンをマスクとし
て、制御ゲートの材料、ＯＮＯ膜２９をエッチングし
て、制御ゲート３０及び浮遊ゲート２３を形成する。そ
の後、制御ゲート３０をマスクにイオン注入することに
より、ソース拡散層２５ａ及びドレイン拡散層２５ｂを
形成する（図８（ｃ）、図９（ｃ）、図１０（ｃ））。
Ｏ2）膜２９及び制御ゲート３０の材料を堆積させ、制
御ゲート（ワードライン）パターンを有するレジストパ
ターンを形成し、このレジストパターンをマスクとし
て、制御ゲートの材料、ＯＮＯ膜２９をエッチングし
て、制御ゲート３０及び浮遊ゲート２３を形成する。そ
の後、制御ゲート３０をマスクにイオン注入することに
より、ソース拡散層２５ａ及びドレイン拡散層２５ｂを
形成する（図８（ｃ）、図９（ｃ）、図１０（ｃ））。
【０００６】このように、図８、図９、図１０に示すよ
うな不揮発性半導体メモリセルアレイにおいて、浮遊ゲ
ート２３と半導体基板２１との電位差ＶFGを低電圧化す
るためには、カップリング比（Ｃ2／Ｃ1）を高くする必
要がある。ここで、浮遊ゲート２３と半導体基板２１と
の間の結合容量をＣ1、浮遊ゲート２３と制御ゲート３
０との間の結合容量とＣ2とした場合、制御ゲート３０
に電圧ＶCGを印加し、半導体基板２１に０Ｖを印加する
と、浮遊ゲート２３と半導体基板２１との電位差Ｖ
FGは、ＶFG＝ＶCG・Ｃ2／（Ｃ1＋Ｃ2）となる。
うな不揮発性半導体メモリセルアレイにおいて、浮遊ゲ
ート２３と半導体基板２１との電位差ＶFGを低電圧化す
るためには、カップリング比（Ｃ2／Ｃ1）を高くする必
要がある。ここで、浮遊ゲート２３と半導体基板２１と
の間の結合容量をＣ1、浮遊ゲート２３と制御ゲート３
０との間の結合容量とＣ2とした場合、制御ゲート３０
に電圧ＶCGを印加し、半導体基板２１に０Ｖを印加する
と、浮遊ゲート２３と半導体基板２１との電位差Ｖ
FGは、ＶFG＝ＶCG・Ｃ2／（Ｃ1＋Ｃ2）となる。
【０００７】
【発明が解決しようとする課題】しかし、図１０（ｃ）
に示すように、カップリング比を高めるために、浮遊ゲ
ート２３のＬＯＣＯＳ膜３３上へのオーバーラップ長さ
を長くしているため、セル面積が大きくなるという問題
がある。
に示すように、カップリング比を高めるために、浮遊ゲ
ート２３のＬＯＣＯＳ膜３３上へのオーバーラップ長さ
を長くしているため、セル面積が大きくなるという問題
がある。
【０００８】また、素子分離に厚い絶縁膜を用いない場
合、従来の方法では、不純物拡散層による素子分離が考
えられるが、浮遊ゲートと素子分離領域とをオーバーラ
ップさせるのでは、浮遊ゲート・制御ゲート間の結合容
量Ｃ2を浮遊ゲート・半導体基板間の結合容量Ｃ1よりも
大きくすることは困難であり、従って、素子分離に厚い
絶縁膜を用いた場合のようにカップリング比を高くする
ことは困難であった。
合、従来の方法では、不純物拡散層による素子分離が考
えられるが、浮遊ゲートと素子分離領域とをオーバーラ
ップさせるのでは、浮遊ゲート・制御ゲート間の結合容
量Ｃ2を浮遊ゲート・半導体基板間の結合容量Ｃ1よりも
大きくすることは困難であり、従って、素子分離に厚い
絶縁膜を用いた場合のようにカップリング比を高くする
ことは困難であった。
【０００９】本発明は、上記問題点に鑑み、セル面積を
増大させることなく、カップリング比を高め、また、不
純物拡散領域を用いた素子分離においても、素子分離用
絶縁膜を用いた場合と同様にカップリング比を大きくす
る手段を提供することを目的とする。
増大させることなく、カップリング比を高め、また、不
純物拡散領域を用いた素子分離においても、素子分離用
絶縁膜を用いた場合と同様にカップリング比を大きくす
る手段を提供することを目的とする。
【００１０】
【課題を解決するための手段】請求項１記載の本発明の
不揮発性半導体メモリの製造方法は、半導体基板上にト
ンネル酸化膜、浮遊ゲート、第１の絶縁膜及び制御ゲー
トが順次形成されているメモリセルがマトリクス状に形
成された不揮発性半導体メモリの製造方法において、上
記半導体基板上に上記トンネル酸化膜を形成した後、第
１のポリシリコンを堆積させ、フォトリソグラフィによ
り、該第１のポリシリコンを所望の形状にパターニング
し、第１のポリシリコンパターンを形成する工程と、全
面に第２の絶縁膜を堆積させ、上記第１のポリシリコン
パターン上面より所定の深さだけ深い上記第２の絶縁膜
を形成する工程と、第２のポリシリコンを堆積させ、エ
ッチバックにより、上記第１のポリシリコンパターン側
面に、該第１のポリシリコンパターンと電気的に接続さ
れた第２のポリシリコンパターンを形成する工程とを有
し、上記第１のポリシリコンパターンと上記第２のポリ
シリコンパターンとから成る浮遊ゲートが形成されるこ
とを特徴とするを特徴とするものである。
不揮発性半導体メモリの製造方法は、半導体基板上にト
ンネル酸化膜、浮遊ゲート、第１の絶縁膜及び制御ゲー
トが順次形成されているメモリセルがマトリクス状に形
成された不揮発性半導体メモリの製造方法において、上
記半導体基板上に上記トンネル酸化膜を形成した後、第
１のポリシリコンを堆積させ、フォトリソグラフィによ
り、該第１のポリシリコンを所望の形状にパターニング
し、第１のポリシリコンパターンを形成する工程と、全
面に第２の絶縁膜を堆積させ、上記第１のポリシリコン
パターン上面より所定の深さだけ深い上記第２の絶縁膜
を形成する工程と、第２のポリシリコンを堆積させ、エ
ッチバックにより、上記第１のポリシリコンパターン側
面に、該第１のポリシリコンパターンと電気的に接続さ
れた第２のポリシリコンパターンを形成する工程とを有
し、上記第１のポリシリコンパターンと上記第２のポリ
シリコンパターンとから成る浮遊ゲートが形成されるこ
とを特徴とするを特徴とするものである。
【００１１】また、請求項２記載の本発明の不揮発性半
導体メモリの製造方法は、半導体基板上にトンネル絶縁
膜、浮遊ゲート、第１の絶縁膜及び制御ゲートが順次形
成されているメモリセルがマトリクス状に形成された不
揮発性半導体メモリの製造方法において、上記半導体基
板上に上記トンネル絶縁膜を形成した後、第１のポリシ
リコンを堆積させ、フォトリソグラフィにより、該第１
のポリシリコンを所望の形状にパターニングし、第１の
ポリシリコンパターンを形成する工程と、全面に第２の
絶縁膜を堆積させた後、上記第１のポリシリコンパター
ンが露出するまで上記第２の絶縁膜を除去し、且つ、表
面を平坦化する工程と、第３のポリシリコンを堆積さ
せ、上記第１のポリシリコンパターンと電気的に接続
し、且つ、上記第１のポリシリコンパターンよりも面積
の大きい第３のポリシコンパターンを形成する工程とを
有し、上記第１のポリシリコンパターンと上記第３のポ
リシリコンパターンとから成る浮遊ゲートが形成される
ことを特徴とするを特徴とするものである。
導体メモリの製造方法は、半導体基板上にトンネル絶縁
膜、浮遊ゲート、第１の絶縁膜及び制御ゲートが順次形
成されているメモリセルがマトリクス状に形成された不
揮発性半導体メモリの製造方法において、上記半導体基
板上に上記トンネル絶縁膜を形成した後、第１のポリシ
リコンを堆積させ、フォトリソグラフィにより、該第１
のポリシリコンを所望の形状にパターニングし、第１の
ポリシリコンパターンを形成する工程と、全面に第２の
絶縁膜を堆積させた後、上記第１のポリシリコンパター
ンが露出するまで上記第２の絶縁膜を除去し、且つ、表
面を平坦化する工程と、第３のポリシリコンを堆積さ
せ、上記第１のポリシリコンパターンと電気的に接続
し、且つ、上記第１のポリシリコンパターンよりも面積
の大きい第３のポリシコンパターンを形成する工程とを
有し、上記第１のポリシリコンパターンと上記第３のポ
リシリコンパターンとから成る浮遊ゲートが形成される
ことを特徴とするを特徴とするものである。
【００１２】また、請求項３記載の本発明の不揮発性半
導体メモリの製造方法は、上記制御ゲートを形成した
後、該制御ゲートをマスクに上記半導体基板と同じ導電
型の不純物をドーピングすることにより、不純物拡散に
よる素子分離領域を形成することを特徴とする、請求項
１又は請求項２記載の不揮発性半導体メモリの製造方法
である。
導体メモリの製造方法は、上記制御ゲートを形成した
後、該制御ゲートをマスクに上記半導体基板と同じ導電
型の不純物をドーピングすることにより、不純物拡散に
よる素子分離領域を形成することを特徴とする、請求項
１又は請求項２記載の不揮発性半導体メモリの製造方法
である。
【００１３】更に、請求項４記載の本発明の不揮発性半
導体メモリの製造方法は、上記第１のポリシリコンパタ
ーンをマスクとして、ソース／ドレイン拡散層を形成す
るための不純物注入を行うことを特徴とするを特徴とす
る、請求項１又は請求項２又は請求項３記載の不揮発性
半導体メモリの製造方法である。
導体メモリの製造方法は、上記第１のポリシリコンパタ
ーンをマスクとして、ソース／ドレイン拡散層を形成す
るための不純物注入を行うことを特徴とするを特徴とす
る、請求項１又は請求項２又は請求項３記載の不揮発性
半導体メモリの製造方法である。
【００１４】上記構成により、浮遊ゲートが第１のポリ
シリコンパターンと第２のポリシリコンパターン又は第
３のポリシリコンパターンとからなり、第２のポリシリ
コンパターン又は第３のポリシリコンパターンと半導体
基板との間には所定の厚さ絶縁膜が存在するので、浮遊
ゲート・半導体基板間の結合容量は第１のポリシリコン
パターンのみで決まるのに対して、浮遊ゲートの表面積
は第１のポリシリコンパターンと第２のポリシリコンパ
ターン又は第３のポリシリコンパターンとで決まるた
め、同一セル面積で比較すると、従来よりカップリング
比を大きくすることができ、浮遊ゲートをチャネル幅方
向において素子分離領域上のオーバーラップ等は必要な
い。そして、第２のポリシリコンパターンは最小線幅で
形成された第１のポリシリコンパターン間のスペースを
利用して、浮遊ゲートのチャネル長方向に形成している
ため、セル面積が増加することはない。
シリコンパターンと第２のポリシリコンパターン又は第
３のポリシリコンパターンとからなり、第２のポリシリ
コンパターン又は第３のポリシリコンパターンと半導体
基板との間には所定の厚さ絶縁膜が存在するので、浮遊
ゲート・半導体基板間の結合容量は第１のポリシリコン
パターンのみで決まるのに対して、浮遊ゲートの表面積
は第１のポリシリコンパターンと第２のポリシリコンパ
ターン又は第３のポリシリコンパターンとで決まるた
め、同一セル面積で比較すると、従来よりカップリング
比を大きくすることができ、浮遊ゲートをチャネル幅方
向において素子分離領域上のオーバーラップ等は必要な
い。そして、第２のポリシリコンパターンは最小線幅で
形成された第１のポリシリコンパターン間のスペースを
利用して、浮遊ゲートのチャネル長方向に形成している
ため、セル面積が増加することはない。
【００１５】
【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。尚、本実施の形態に
おいては、高集積化に適する仮想接地方式のメモリセル
アレイについて説明するが、本発明は、これに限定され
ず、他のメモリセルアレイにおいても、本実施の形態に
おける浮遊ゲートの第２のポリシリコンパターンと半導
体基板との間に容量に寄与しない所定の膜厚の絶縁膜が
存在すればよい。
て本発明について詳細に説明する。尚、本実施の形態に
おいては、高集積化に適する仮想接地方式のメモリセル
アレイについて説明するが、本発明は、これに限定され
ず、他のメモリセルアレイにおいても、本実施の形態に
おける浮遊ゲートの第２のポリシリコンパターンと半導
体基板との間に容量に寄与しない所定の膜厚の絶縁膜が
存在すればよい。
【００１６】図１（ａ）は本発明の第１の実施の形態の
不揮発性半導体メモリアレイの平面図であり、同（ｂ）
は同（ａ）におけるＡ−Ａ断面図であり、同（ｃ）は同
（ａ）のＢ−Ｂ断面図であり、図２は仮想接地方式の不
揮発性半導体メモリ素子セルの回路図であり、図３は本
発明の素子分離をＬＯＣＯＳ膜を用いて行う場合の図１
（ｃ）に対応する断面における不揮発性半導体メモリの
断面図であり、図４は本発明の、第１の実施の形態の不
揮発性半導体メモリの製造工程図であり、図５は本発明
の、第２の実施の形態の不揮発性半導体メモリの製造工
程図であり、図６は本発明の、第３の実施の形態の不揮
発性半導体メモリの製造工程図であり、図７（ａ）は仮
想配線方式のフラッシュメモリの平面図であり、同
（ｂ）は同（ａ）におけるＡ−Ａ断面図であり、同
（ｃ）は同（ａ）のＢ−Ｂ断面図である。
不揮発性半導体メモリアレイの平面図であり、同（ｂ）
は同（ａ）におけるＡ−Ａ断面図であり、同（ｃ）は同
（ａ）のＢ−Ｂ断面図であり、図２は仮想接地方式の不
揮発性半導体メモリ素子セルの回路図であり、図３は本
発明の素子分離をＬＯＣＯＳ膜を用いて行う場合の図１
（ｃ）に対応する断面における不揮発性半導体メモリの
断面図であり、図４は本発明の、第１の実施の形態の不
揮発性半導体メモリの製造工程図であり、図５は本発明
の、第２の実施の形態の不揮発性半導体メモリの製造工
程図であり、図６は本発明の、第３の実施の形態の不揮
発性半導体メモリの製造工程図であり、図７（ａ）は仮
想配線方式のフラッシュメモリの平面図であり、同
（ｂ）は同（ａ）におけるＡ−Ａ断面図であり、同
（ｃ）は同（ａ）のＢ−Ｂ断面図である。
【００１７】また、図１乃至図７において、１は半導体
基板、２はトンネル絶縁膜、３は第１のポリシリコンパ
ターン、４はフォトレジスト、５は高濃度不純物拡散
層、６は低濃度不純物拡散層、７は絶縁膜、８は第２の
ポリシリコンパターン、９はＯＮＯ膜、１０は制御ゲー
ト、１１は素子分離用不純物拡散層、１２はビットライ
ン、１３はＬＯＣＯＳ膜、１４はシリコン窒化膜、１５
は第３のポリシリコンパターンである。
基板、２はトンネル絶縁膜、３は第１のポリシリコンパ
ターン、４はフォトレジスト、５は高濃度不純物拡散
層、６は低濃度不純物拡散層、７は絶縁膜、８は第２の
ポリシリコンパターン、９はＯＮＯ膜、１０は制御ゲー
ト、１１は素子分離用不純物拡散層、１２はビットライ
ン、１３はＬＯＣＯＳ膜、１４はシリコン窒化膜、１５
は第３のポリシリコンパターンである。
【００１８】尚、本実施の形態においては、ソース配線
及びドレイン配線が固定されず、ソース配線（接地配
線）とドレイン配線とが適宜入れ代わる方式（以下、
「仮想接地方式」という。）のメモリセルアレイを用い
ている。例えば、仮想接地方式のメモリセルアレイの一
例として、図７に示すような構造のものが提案されてい
る。
及びドレイン配線が固定されず、ソース配線（接地配
線）とドレイン配線とが適宜入れ代わる方式（以下、
「仮想接地方式」という。）のメモリセルアレイを用い
ている。例えば、仮想接地方式のメモリセルアレイの一
例として、図７に示すような構造のものが提案されてい
る。
【００１９】まず、図７に示す仮想接地方式のフラッシ
ュメモリは、半導体基板１上にトンネル絶縁膜２を介し
て浮遊ゲート３が形成され、浮遊ゲート３上を覆って、
ＯＮＯ膜（ＳｉＯ2／ＳｉＮ／ＳｉＯ2）９、制御ゲート
１０が配置されている。また、図７（ａ）、図７（ｃ）
に示すように、Ｘ方向に隣接する全てのメモリセルにお
いて、制御ゲート１０は、電気的に接続されており、各
メモリセルのソース拡散層又はドレイン拡散層は、隣接
するメモリセルのソース拡散層又はドレイン拡散層と一
の不純物拡散層５で共有されている。
ュメモリは、半導体基板１上にトンネル絶縁膜２を介し
て浮遊ゲート３が形成され、浮遊ゲート３上を覆って、
ＯＮＯ膜（ＳｉＯ2／ＳｉＮ／ＳｉＯ2）９、制御ゲート
１０が配置されている。また、図７（ａ）、図７（ｃ）
に示すように、Ｘ方向に隣接する全てのメモリセルにお
いて、制御ゲート１０は、電気的に接続されており、各
メモリセルのソース拡散層又はドレイン拡散層は、隣接
するメモリセルのソース拡散層又はドレイン拡散層と一
の不純物拡散層５で共有されている。
【００２０】また、図７（ａ）に示すように、ビットラ
イン１２は、Ｘ方向と直交するＹ方向に延び、Ｙ方向に
並ぶメモリセルのソース拡散層及びドレイン拡散層とな
る拡散層５が接続して構成されている。各ビットライン
１２は、選択するメモリセルによって、ソース配線とし
て働いたり、ドレイン配線として働くことになる。
イン１２は、Ｘ方向と直交するＹ方向に延び、Ｙ方向に
並ぶメモリセルのソース拡散層及びドレイン拡散層とな
る拡散層５が接続して構成されている。各ビットライン
１２は、選択するメモリセルによって、ソース配線とし
て働いたり、ドレイン配線として働くことになる。
【００２１】このように、仮想接地配線では、Ｘ方向に
隣接するメモリセルにおいて、ソース拡散層及びドレイ
ン拡散層が１つの不純物拡散層５からなり、Ｘ方向に並
ぶメモリセル毎にソース拡散層及びドレイン拡散層を分
離する必要がなく、且つ、ビットライン１２を、ソース
拡散層及びドレイン拡散層となる不純物拡散層５間を不
純物拡散層によって接続することによって形成すること
により、メモリセルに接続するビットライン用のコンタ
クト領域を形成する必要もなく、高集積化が可能であ
る。
隣接するメモリセルにおいて、ソース拡散層及びドレイ
ン拡散層が１つの不純物拡散層５からなり、Ｘ方向に並
ぶメモリセル毎にソース拡散層及びドレイン拡散層を分
離する必要がなく、且つ、ビットライン１２を、ソース
拡散層及びドレイン拡散層となる不純物拡散層５間を不
純物拡散層によって接続することによって形成すること
により、メモリセルに接続するビットライン用のコンタ
クト領域を形成する必要もなく、高集積化が可能であ
る。
【００２２】また、本発明において、図１（ｂ）及び
（ｃ）に示すように、半導体基板１上にトンネル絶縁膜
２を介して第１のポリシリコンパターン３が形成され、
ポリシリコンパターン３はドレイン拡散層側で高濃度不
純物拡散層５とトンネル絶縁膜２を介して容量結合し、
ソース拡散層側で低濃度拡散層６とトンネル絶縁膜２を
介して容量結合しており、非対称ソース／ドレイン構造
となっている。尚、トンネル絶縁膜２は、シリコン酸化
膜であっても、シリコン酸化膜とシリコン窒化膜との積
層膜であってもよく、特に限定されない。
（ｃ）に示すように、半導体基板１上にトンネル絶縁膜
２を介して第１のポリシリコンパターン３が形成され、
ポリシリコンパターン３はドレイン拡散層側で高濃度不
純物拡散層５とトンネル絶縁膜２を介して容量結合し、
ソース拡散層側で低濃度拡散層６とトンネル絶縁膜２を
介して容量結合しており、非対称ソース／ドレイン構造
となっている。尚、トンネル絶縁膜２は、シリコン酸化
膜であっても、シリコン酸化膜とシリコン窒化膜との積
層膜であってもよく、特に限定されない。
【００２３】また、浮遊ゲートを構成する第１のポリシ
リコンパターン３及び第２のポリシリコンパターン８上
にはＯＮＯ膜９等の絶縁膜を介して制御ゲート１０が形
成される。図１（ａ）に示すように、制御ゲート１０は
メモリセルのチャネル方向をＸ方向とし、Ｘ方向に並ぶ
メモリセルに延在してワードラインとなる。Ｘ方向に隣
接するメモリセル間では、一方のメモリセルのソース拡
散層と他方のメモリセルのドレイン拡散層とは共有さ
れ、ワードラインと垂直方向のＹ方向にビットライン１
２が形成されている。
リコンパターン３及び第２のポリシリコンパターン８上
にはＯＮＯ膜９等の絶縁膜を介して制御ゲート１０が形
成される。図１（ａ）に示すように、制御ゲート１０は
メモリセルのチャネル方向をＸ方向とし、Ｘ方向に並ぶ
メモリセルに延在してワードラインとなる。Ｘ方向に隣
接するメモリセル間では、一方のメモリセルのソース拡
散層と他方のメモリセルのドレイン拡散層とは共有さ
れ、ワードラインと垂直方向のＹ方向にビットライン１
２が形成されている。
【００２４】図１で示されているメモリ素子を有する、
図２に示す回路において、メモリセルＣ１２を選択した
場合の動作条件を表１に示す。
図２に示す回路において、メモリセルＣ１２を選択した
場合の動作条件を表１に示す。
【００２５】
【表１】
【００２６】書き込みはメモリセルＣ１２につながるワ
ードラインＷＬ１に負の高電圧ＶＨ１（例えば−８Ｖ）
を、メモリセルＣ１２のドレインにつながるビットライ
ンＢＬ２に正の所定の電源電圧Ｖｃｃ（例えば４Ｖ）を
印加し、その他のビットラインＢＬ１、ＢＬ３、ＢＬ４
はフローティング状態、その他のワードラインＷＬ２は
０Ｖとする。この際、メモリセルＣ１２では、浮遊ゲー
トとドレインとの間の電界によりトンネル絶縁膜を介し
てトンネル電流が流れ、メモリセルＣ１２への書き込み
が行われるが、ビットラインＢＬ２にソースが接続して
いる非選択メモリセル、例えばメモリセルＣ１１では、
制御ゲートに電圧が印加されるが、ソースと浮遊ゲート
との間にトンネル現象を起こさない、低い不純物濃度の
不純物拡散層６が形成されているため、トンネル電流は
流れず、書き込みは起こらない。
ードラインＷＬ１に負の高電圧ＶＨ１（例えば−８Ｖ）
を、メモリセルＣ１２のドレインにつながるビットライ
ンＢＬ２に正の所定の電源電圧Ｖｃｃ（例えば４Ｖ）を
印加し、その他のビットラインＢＬ１、ＢＬ３、ＢＬ４
はフローティング状態、その他のワードラインＷＬ２は
０Ｖとする。この際、メモリセルＣ１２では、浮遊ゲー
トとドレインとの間の電界によりトンネル絶縁膜を介し
てトンネル電流が流れ、メモリセルＣ１２への書き込み
が行われるが、ビットラインＢＬ２にソースが接続して
いる非選択メモリセル、例えばメモリセルＣ１１では、
制御ゲートに電圧が印加されるが、ソースと浮遊ゲート
との間にトンネル現象を起こさない、低い不純物濃度の
不純物拡散層６が形成されているため、トンネル電流は
流れず、書き込みは起こらない。
【００２７】また、消去は、全ビットラインを０Ｖとし
ておき、所望のワードラインＷＬ１に正の高電圧ＶＨ２
（例えば１２Ｖ）を印加することにより、複数のメモリ
セルを一括して消去する。例えば、ワードラインＷＬ１
へ電圧ＶＨ２を印加した場合はメモリセルＣ１１、Ｃ１
２、Ｃ１３が、ワードラインＷＬ２へ電圧ＶＨ２を印加
した場合はメモリセルＣ２１、Ｃ２２、Ｃ２３が消去さ
れる。
ておき、所望のワードラインＷＬ１に正の高電圧ＶＨ２
（例えば１２Ｖ）を印加することにより、複数のメモリ
セルを一括して消去する。例えば、ワードラインＷＬ１
へ電圧ＶＨ２を印加した場合はメモリセルＣ１１、Ｃ１
２、Ｃ１３が、ワードラインＷＬ２へ電圧ＶＨ２を印加
した場合はメモリセルＣ２１、Ｃ２２、Ｃ２３が消去さ
れる。
【００２８】更に、選択セルＣ１２を読み出す場合、従
来と同様に、ワードラインＷＬ１に所定の電圧Ｖｃｃ
（例えば４Ｖ）を印加し、ビットラインＢＬ２に所定の
電圧ＶＬ（例えば１Ｖ）、ビットラインＢＬ３に０Ｖ印
加して、ビットライン間に流れる電流を検出する。尚、
表１において、ＶＨ１、ＶＨ２＞Ｖｃｃ＞ＶＬの関係を
有する。
来と同様に、ワードラインＷＬ１に所定の電圧Ｖｃｃ
（例えば４Ｖ）を印加し、ビットラインＢＬ２に所定の
電圧ＶＬ（例えば１Ｖ）、ビットラインＢＬ３に０Ｖ印
加して、ビットライン間に流れる電流を検出する。尚、
表１において、ＶＨ１、ＶＨ２＞Ｖｃｃ＞ＶＬの関係を
有する。
【００２９】次に、図４を用いて、本発明の第１の実施
の形態の製造工程を説明する。
の形態の製造工程を説明する。
【００３０】まず、半導体基板１に膜厚が８ｎｍ程度の
トンネル酸化膜２を熱酸化により形成した後、全面に１
００〜２００ｎｍ程度の第１のポリシリコン膜を堆積
し、フォトリソグラフィ技術によって、フォトレジスト
４によるパターン形成し、該パターンを用いて、浮遊ゲ
ートとなる、チャネル幅にのびるストライプ状の第１の
ポリシリコンパターン３を形成する。その後、フォトレ
ジスト４によるパターンと第１のポリシリコンパターン
３をマスクに、ビットラインとなる高濃度不純物拡散層
５を形成するため、加速エネルギーを７０ＫｅＶ、ドー
ズ量を１×１０15／ｃｍ2、半導体基板１に対する法線
からの角度を７度として、ひ素を斜めイオン注入する
（図４（ａ））。
トンネル酸化膜２を熱酸化により形成した後、全面に１
００〜２００ｎｍ程度の第１のポリシリコン膜を堆積
し、フォトリソグラフィ技術によって、フォトレジスト
４によるパターン形成し、該パターンを用いて、浮遊ゲ
ートとなる、チャネル幅にのびるストライプ状の第１の
ポリシリコンパターン３を形成する。その後、フォトレ
ジスト４によるパターンと第１のポリシリコンパターン
３をマスクに、ビットラインとなる高濃度不純物拡散層
５を形成するため、加速エネルギーを７０ＫｅＶ、ドー
ズ量を１×１０15／ｃｍ2、半導体基板１に対する法線
からの角度を７度として、ひ素を斜めイオン注入する
（図４（ａ））。
【００３１】次に、フォトレジスト４を除去した後、第
１のポリシリコンパターン３をマスクに、低濃度不純物
拡散層６を形成するため、エネルギーを５０ＫｅＶ、ド
ーズ量を３×１０13／ｃｍ2で、リンをイオン注入し
た。その後、窒素雰囲気中で９００℃で１０分間の熱処
理を行い、ドレイン拡散層側をＤＤＤ構造とし、ソース
拡散層側をＬＤＤ構造とする（図４（ｂ））。
１のポリシリコンパターン３をマスクに、低濃度不純物
拡散層６を形成するため、エネルギーを５０ＫｅＶ、ド
ーズ量を３×１０13／ｃｍ2で、リンをイオン注入し
た。その後、窒素雰囲気中で９００℃で１０分間の熱処
理を行い、ドレイン拡散層側をＤＤＤ構造とし、ソース
拡散層側をＬＤＤ構造とする（図４（ｂ））。
【００３２】次に、ＣＶＤ法により、第１のポリシリコ
ンパターン３を十分に覆うように絶縁膜７を堆積し、エ
ッチバックを行うことにより、第１のポリシリコンパタ
ーン３間に、後の工程で形成される浮遊ゲートとなる第
２のポリシリコンパターン８と半導体基板１との間の結
合容量に寄与しないようにするため、トンネル絶縁膜２
の５〜１０倍の絶縁膜７を残す。その後、第２のポリシ
リコン膜を全面に堆積し、エッチバックにより、第１の
ポリシリコンパターン３の側面に、第１のポリシリコン
パターン３と電気的に接続された第２のポリシリコンパ
ターン８を形成し、更に、ＯＮＯ膜９（酸化膜／窒化膜
／酸化膜）を堆積する（図４（ｃ））。
ンパターン３を十分に覆うように絶縁膜７を堆積し、エ
ッチバックを行うことにより、第１のポリシリコンパタ
ーン３間に、後の工程で形成される浮遊ゲートとなる第
２のポリシリコンパターン８と半導体基板１との間の結
合容量に寄与しないようにするため、トンネル絶縁膜２
の５〜１０倍の絶縁膜７を残す。その後、第２のポリシ
リコン膜を全面に堆積し、エッチバックにより、第１の
ポリシリコンパターン３の側面に、第１のポリシリコン
パターン３と電気的に接続された第２のポリシリコンパ
ターン８を形成し、更に、ＯＮＯ膜９（酸化膜／窒化膜
／酸化膜）を堆積する（図４（ｃ））。
【００３３】次に、第４のポリシリコン膜又は第４のポ
リシリコン膜とタングステンシリサイド膜との積層膜を
堆積した後、レジストマスクを用いて、第４のポリシリ
コン膜又は第４のポリシリコン膜とタングステンシリサ
イド膜との積層膜及びＯＮＯ膜９及び第１のポリシリコ
ンパターン３及び第２のポリシリコンパターン８をエッ
チングし、ワードライン（制御ゲート１０）及び浮遊ゲ
ートを形成する（図４（ｄ））。その後、このワードラ
インをマスクにボロンをエネルギーを４０ＫｅＶ、ドー
ズ量を１×１０13／ｃｍ2でイオン注入を行うことによ
り、Ｐ型の素子分離用不純物拡散層１１を形成する。
リシリコン膜とタングステンシリサイド膜との積層膜を
堆積した後、レジストマスクを用いて、第４のポリシリ
コン膜又は第４のポリシリコン膜とタングステンシリサ
イド膜との積層膜及びＯＮＯ膜９及び第１のポリシリコ
ンパターン３及び第２のポリシリコンパターン８をエッ
チングし、ワードライン（制御ゲート１０）及び浮遊ゲ
ートを形成する（図４（ｄ））。その後、このワードラ
インをマスクにボロンをエネルギーを４０ＫｅＶ、ドー
ズ量を１×１０13／ｃｍ2でイオン注入を行うことによ
り、Ｐ型の素子分離用不純物拡散層１１を形成する。
【００３４】尚、上記本発明の実施の形態では、素子分
離を接合分離により行っているが、ＬＯＣＯＳ膜等の厚
い絶縁膜で分離する場合にも本発明は適用可能である。
例えば、図３に示すように、半導体基板１にＬＯＣＯＳ
膜１３を形成しておき、トンネル絶縁膜２、第１のポリ
シリコン膜を形成している。
離を接合分離により行っているが、ＬＯＣＯＳ膜等の厚
い絶縁膜で分離する場合にも本発明は適用可能である。
例えば、図３に示すように、半導体基板１にＬＯＣＯＳ
膜１３を形成しておき、トンネル絶縁膜２、第１のポリ
シリコン膜を形成している。
【００３５】また、この場合、第１の浮遊ゲートはスト
ライプ状ではなく、個々の浮遊ゲートとなる分割された
パターンとして形成し、第４のポリシリコン膜は第１の
ポリシリコパターン３及び第２のポリシリコンパターン
８からなる浮遊ゲートを完全に覆うワードラインとなる
ようパターニングしてもよい。
ライプ状ではなく、個々の浮遊ゲートとなる分割された
パターンとして形成し、第４のポリシリコン膜は第１の
ポリシリコパターン３及び第２のポリシリコンパターン
８からなる浮遊ゲートを完全に覆うワードラインとなる
ようパターニングしてもよい。
【００３６】更に、ＬＯＣＯＳ膜１３による分離の場合
は、図３に示すように、浮遊ゲートとＬＯＣＯＳ膜１３
とのオーバーラップの量は、フォトリソグラフィ時の位
置合わせ余裕を考慮するだけでよく、必要最小限にする
ことができる。
は、図３に示すように、浮遊ゲートとＬＯＣＯＳ膜１３
とのオーバーラップの量は、フォトリソグラフィ時の位
置合わせ余裕を考慮するだけでよく、必要最小限にする
ことができる。
【００３７】次に、本発明の第２の実施の形態について
説明する。
説明する。
【００３８】図５（ｄ）で示される、本発明の第２の実
施の形態の製造工程で製造されるメモリ素子を有する、
図２に示す回路構成における書き込み方法は、表２に示
すように、書き込みを行うメモリセル（以下、「選択セ
ル」とする。）と接続するワードラインＷＬ１に高電圧
ＶＨ１（例えば、８Ｖ）を印加し、選択セルに接続する
一方のビットラインＢＬ２に所定の電源電圧Ｖｃｃ（例
えば４Ｖ）を、他方のビットラインＢＬ３に０Ｖをそれ
ぞれ印加して、チャネル領域で発生したホットエレクト
ロンを浮遊ゲートに注入することにより行われる。
施の形態の製造工程で製造されるメモリ素子を有する、
図２に示す回路構成における書き込み方法は、表２に示
すように、書き込みを行うメモリセル（以下、「選択セ
ル」とする。）と接続するワードラインＷＬ１に高電圧
ＶＨ１（例えば、８Ｖ）を印加し、選択セルに接続する
一方のビットラインＢＬ２に所定の電源電圧Ｖｃｃ（例
えば４Ｖ）を、他方のビットラインＢＬ３に０Ｖをそれ
ぞれ印加して、チャネル領域で発生したホットエレクト
ロンを浮遊ゲートに注入することにより行われる。
【００３９】
【表２】
【００４０】このとき、書き込みを行わないメモリセル
（以下、「非選択セル」とする。）が接続する２つのビ
ットラインには、両者が同じ電圧となるように電圧が印
加される。
（以下、「非選択セル」とする。）が接続する２つのビ
ットラインには、両者が同じ電圧となるように電圧が印
加される。
【００４１】また、消去方法は、ワードラインＷＬ１に
負の電圧（−ＶＨ２（例えば−１２Ｖ））を印加し、全
てのビットライン又は一部のビットラインに所定の正の
電圧Ｖｃｃ（例えば４Ｖ）を印加し、Ｆ−Ｎトンネル電
流を流すことで、複数のメモリセル（ブロック内の全て
のメモリセル）を一括に消去できる。
負の電圧（−ＶＨ２（例えば−１２Ｖ））を印加し、全
てのビットライン又は一部のビットラインに所定の正の
電圧Ｖｃｃ（例えば４Ｖ）を印加し、Ｆ−Ｎトンネル電
流を流すことで、複数のメモリセル（ブロック内の全て
のメモリセル）を一括に消去できる。
【００４２】更に、読み出し方法は、選択セルが接続す
るワードラインＷＬ１に電圧Ｖｃｃを印加し、選択セル
に接続する一方のビットラインＢＬ２に所定の電圧ＶＬ
（例えば１Ｖ）を、他方のビットラインＢＬ３に０Ｖを
それぞれ印加して、ビットライン間に流れる電流を検出
する。また、非選択セルが接続する２つのビットライン
ＢＬ１及びＢＬ４には、ビットラインＢＬ２及びＢＬ３
と同じ電圧となるように電圧が印加される。尚、表２に
おいて、ＶＨ１、ＶＨ２＞Ｖｃｃ＞ＶＬの関係を有す
る。
るワードラインＷＬ１に電圧Ｖｃｃを印加し、選択セル
に接続する一方のビットラインＢＬ２に所定の電圧ＶＬ
（例えば１Ｖ）を、他方のビットラインＢＬ３に０Ｖを
それぞれ印加して、ビットライン間に流れる電流を検出
する。また、非選択セルが接続する２つのビットライン
ＢＬ１及びＢＬ４には、ビットラインＢＬ２及びＢＬ３
と同じ電圧となるように電圧が印加される。尚、表２に
おいて、ＶＨ１、ＶＨ２＞Ｖｃｃ＞ＶＬの関係を有す
る。
【００４３】次に、図５を用いて、本発明の第２の実施
の形態の製造工程を説明する。
の形態の製造工程を説明する。
【００４４】まず、半導体基板１に膜厚が８ｎｍ程度の
トンネル絶縁膜２を熱酸化により形成した後、全面に１
００〜２００ｎｍ程度の第１のポリシリコン膜を堆積
し、フォトリソグラフィ技術によって、フォトレジスト
４によるパターン形成し、該パターンを用いて、浮遊ゲ
ートとなる、チャネル幅にのびるストライプ状の第１の
ポリシリコンパターン３を形成する。その後、フォトレ
ジスト４によるパターンと第１のポリシリコンパターン
３をマスクに、ビットラインとなる高濃度不純物拡散層
５を形成するため、加速エネルギーを７０ＫｅＶ、ドー
ズ量を１×１０15／ｃｍ2で、ひ素をイオン注入する
（図５（ａ））。
トンネル絶縁膜２を熱酸化により形成した後、全面に１
００〜２００ｎｍ程度の第１のポリシリコン膜を堆積
し、フォトリソグラフィ技術によって、フォトレジスト
４によるパターン形成し、該パターンを用いて、浮遊ゲ
ートとなる、チャネル幅にのびるストライプ状の第１の
ポリシリコンパターン３を形成する。その後、フォトレ
ジスト４によるパターンと第１のポリシリコンパターン
３をマスクに、ビットラインとなる高濃度不純物拡散層
５を形成するため、加速エネルギーを７０ＫｅＶ、ドー
ズ量を１×１０15／ｃｍ2で、ひ素をイオン注入する
（図５（ａ））。
【００４５】次に、窒素雰囲気中で９００℃で１０分間
の熱処理を行い、拡散層を形成する（図５（ｂ））。
の熱処理を行い、拡散層を形成する（図５（ｂ））。
【００４６】その後、ＣＶＤ法により、第１のポリシリ
コンパターン３を十分に覆うように絶縁膜７を堆積し、
エッチバックを行うことにより、第１のポリシリコンパ
ターン３間に、トンネル酸化膜２の５〜１０倍の絶縁膜
７を残す。
コンパターン３を十分に覆うように絶縁膜７を堆積し、
エッチバックを行うことにより、第１のポリシリコンパ
ターン３間に、トンネル酸化膜２の５〜１０倍の絶縁膜
７を残す。
【００４７】次に、第２のポリシリコン膜を全面に堆積
し、エッチバックにより、第１のポリシリコンパターン
３の側面に、第１のポリシリコンパターン３と電気的に
接続された第２のポリシリコンパターン８を形成する。
更に、ＯＮＯ膜９（酸化膜／窒化膜／酸化膜）を堆積す
る（図５（ｃ））。
し、エッチバックにより、第１のポリシリコンパターン
３の側面に、第１のポリシリコンパターン３と電気的に
接続された第２のポリシリコンパターン８を形成する。
更に、ＯＮＯ膜９（酸化膜／窒化膜／酸化膜）を堆積す
る（図５（ｃ））。
【００４８】次に、第４のポリシリコン膜又は第４のポ
リシリコン膜とタングステンシリサイド膜との積層膜を
堆積した後、レジストマスクを用いて、第４のポリシリ
コン膜又は第４のポリシリコン膜とタングステンシリサ
イド膜との積層膜及びＯＮＯ膜９及び第１のポリシリコ
ンパターン３及び第２のポリシリコンパターン８をエッ
チングし、ワードライン（制御ゲート１０）及び浮遊ゲ
ートを形成する（図５（ｄ））。その後、このワードラ
インをマスクにボロンをエネルギーを４０ＫｅＶ、ドー
ズ量を１×１０13／ｃｍ2でイオン注入を行うことによ
り、Ｐ型の素子分離用不純物拡散層１１を形成する。
尚、本発明の第２の実施の形態は、第１の実施の形態と
同様に、素子分離に、ＬＯＣＯＳ膜を用いることも可能
である。
リシリコン膜とタングステンシリサイド膜との積層膜を
堆積した後、レジストマスクを用いて、第４のポリシリ
コン膜又は第４のポリシリコン膜とタングステンシリサ
イド膜との積層膜及びＯＮＯ膜９及び第１のポリシリコ
ンパターン３及び第２のポリシリコンパターン８をエッ
チングし、ワードライン（制御ゲート１０）及び浮遊ゲ
ートを形成する（図５（ｄ））。その後、このワードラ
インをマスクにボロンをエネルギーを４０ＫｅＶ、ドー
ズ量を１×１０13／ｃｍ2でイオン注入を行うことによ
り、Ｐ型の素子分離用不純物拡散層１１を形成する。
尚、本発明の第２の実施の形態は、第１の実施の形態と
同様に、素子分離に、ＬＯＣＯＳ膜を用いることも可能
である。
【００４９】次に、図６を用いて、本発明の第３の実施
の形態の製造工程を説明する。
の形態の製造工程を説明する。
【００５０】まず、半導体基板１に膜厚が８ｎｍ程度の
トンネル絶縁膜２を熱酸化により形成した後、全面に１
００〜２００ｎｍ程度の第１のポリシリコン膜を堆積
し、更に、第１のポリシリコン膜上にシリコン窒化膜１
４を１０〜２０ｎｍ程度堆積する。
トンネル絶縁膜２を熱酸化により形成した後、全面に１
００〜２００ｎｍ程度の第１のポリシリコン膜を堆積
し、更に、第１のポリシリコン膜上にシリコン窒化膜１
４を１０〜２０ｎｍ程度堆積する。
【００５１】次に、フォトリソグラフィ技術によって、
フォトレジスト４によるパターン形成し、該パターンを
用いて、浮遊ゲートとなる、チャネル領域を覆い、チャ
ネル幅に延びるストライプ状の第１のポリシリコンパタ
ーン３を形成する。その後、第１のポリシリコンパター
ン３及びシリコン窒化膜１４をマスクに、ビットライン
となる高濃度不純物拡散層５を形成するため、加速エネ
ルギーを２０〜６０ＫｅＶ、ドーズ量を１×１０15〜５
×１０15／ｃｍ2で、ひ素をイオン注入する（図６
（ａ））。
フォトレジスト４によるパターン形成し、該パターンを
用いて、浮遊ゲートとなる、チャネル領域を覆い、チャ
ネル幅に延びるストライプ状の第１のポリシリコンパタ
ーン３を形成する。その後、第１のポリシリコンパター
ン３及びシリコン窒化膜１４をマスクに、ビットライン
となる高濃度不純物拡散層５を形成するため、加速エネ
ルギーを２０〜６０ＫｅＶ、ドーズ量を１×１０15〜５
×１０15／ｃｍ2で、ひ素をイオン注入する（図６
（ａ））。
【００５２】次に、ＣＶＤ法により、第１のポリシリコ
ンパターン３を完全に覆うように全面に絶縁膜７、例え
ばシリコン酸化膜を堆積した後、第１のポリシリコンパ
ターンの上面が露出するまでＣＭＰ法によってシリコン
酸化膜を除去して平坦化を行い、第１のポリシリコンパ
ターン３、３間の拡散層５となる領域上が絶縁膜７で埋
められた構造となる（図６（ｂ））。尚、シリコン窒化
膜１４はＣＭＰ法を行うの際のストッパとして働く。
ンパターン３を完全に覆うように全面に絶縁膜７、例え
ばシリコン酸化膜を堆積した後、第１のポリシリコンパ
ターンの上面が露出するまでＣＭＰ法によってシリコン
酸化膜を除去して平坦化を行い、第１のポリシリコンパ
ターン３、３間の拡散層５となる領域上が絶縁膜７で埋
められた構造となる（図６（ｂ））。尚、シリコン窒化
膜１４はＣＭＰ法を行うの際のストッパとして働く。
【００５３】次に、第３のポリシリコン膜を全面に堆積
し、第１のポリシリコンパターン３よりも面積が大き
い、第３のポリシリコンパターン１５を形成し、第１ポ
リシリコンパターン３及び第３ポリシリコンパターン１
５によって、浮遊ゲートが構成される。更に、ＯＮＯ膜
９、制御ゲート１０となる導電層、例えば第４のポリシ
リコン膜又は第４のポリシリコン膜とタングステンシリ
サイド膜とを堆積した後、レジストマスクを用いて、導
電層、ＯＮＯ膜９、第３のポリシリコンパターン１５及
び第１のポリシリコンパターン３をエッチングし、ワー
ドライン及び浮遊ゲートを形成する（図６（ｃ））。
し、第１のポリシリコンパターン３よりも面積が大き
い、第３のポリシリコンパターン１５を形成し、第１ポ
リシリコンパターン３及び第３ポリシリコンパターン１
５によって、浮遊ゲートが構成される。更に、ＯＮＯ膜
９、制御ゲート１０となる導電層、例えば第４のポリシ
リコン膜又は第４のポリシリコン膜とタングステンシリ
サイド膜とを堆積した後、レジストマスクを用いて、導
電層、ＯＮＯ膜９、第３のポリシリコンパターン１５及
び第１のポリシリコンパターン３をエッチングし、ワー
ドライン及び浮遊ゲートを形成する（図６（ｃ））。
【００５４】その後、このワードラインをマスクにボロ
ンをエネルギーを２０〜４０ＫｅＶ、ドーズ量を１×１
０13〜３×１０13／ｃｍ2でイオン注入を行うことによ
り、Ｐ型の素子分離用不純物拡散層１１を形成する。
尚、本発明の第３の実施の形態は、第１の実施の形態と
同様に、素子分離に、ＬＯＣＯＳ膜を用いることも可能
である。
ンをエネルギーを２０〜４０ＫｅＶ、ドーズ量を１×１
０13〜３×１０13／ｃｍ2でイオン注入を行うことによ
り、Ｐ型の素子分離用不純物拡散層１１を形成する。
尚、本発明の第３の実施の形態は、第１の実施の形態と
同様に、素子分離に、ＬＯＣＯＳ膜を用いることも可能
である。
【００５５】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、メモリセルサイズを増大することな
く、カップリング比を高めることができるので、浮遊ゲ
ートに印加する電圧を従来より低くすることができ、低
消費電力化が図れる。
用いることにより、メモリセルサイズを増大することな
く、カップリング比を高めることができるので、浮遊ゲ
ートに印加する電圧を従来より低くすることができ、低
消費電力化が図れる。
【００５６】また、第２のポリシリコンパターンは最小
線幅で形成された第１のポリシリコンパターン間のスペ
ースを利用し、浮遊ゲートのチャネル長方向に形成して
いるため、浮遊ゲートのチャネル幅方向において、素子
分離領域上へのオーバーラップ等は必要がなく、セル面
積の増大はない。
線幅で形成された第１のポリシリコンパターン間のスペ
ースを利用し、浮遊ゲートのチャネル長方向に形成して
いるため、浮遊ゲートのチャネル幅方向において、素子
分離領域上へのオーバーラップ等は必要がなく、セル面
積の増大はない。
【００５７】また、第１のポリシリコンパターン間を埋
める絶縁膜をＣＶＤ法で形成ているので、酸化によって
上記絶縁膜を形成する場合に起こる第１のポリシリコン
パターンの寸法シフトは起こらない。
める絶縁膜をＣＶＤ法で形成ているので、酸化によって
上記絶縁膜を形成する場合に起こる第１のポリシリコン
パターンの寸法シフトは起こらない。
【００５８】また、請求項２記載の本発明を用いること
により、制御ゲート形成前に表面の平坦化工程を行って
いるので、素子表面が更に平坦化される。従ってんワー
ドライン下の段差は、第３のポリシリコンパターンの厚
さ分のみであり、ワードラインはほぼフラットに形成さ
れ、配線抵抗は増大しない。
により、制御ゲート形成前に表面の平坦化工程を行って
いるので、素子表面が更に平坦化される。従ってんワー
ドライン下の段差は、第３のポリシリコンパターンの厚
さ分のみであり、ワードラインはほぼフラットに形成さ
れ、配線抵抗は増大しない。
【００５９】また、請求項３記載の本発明を用いること
により、より微細化が可能となる。つまり、本発明を用
いて拡散層による素子分離を行う場合、浮遊ゲートと素
子分離領域とのオーバーラップさせることなく、浮遊ゲ
ート・制御ゲート間の結合容量を浮遊ゲート・半導体基
板間の結合容量よりも大きくすることができ、ＬＯＣＯ
Ｓ膜を用いた場合と同様にカップリング比を高くするこ
とが可能となった。また、ワードライン下の段差は、従
来のＬＯＣＯＳ膜を形成してカップリング比を高める場
合よりも低減でき、段差によってワードラインのカバレ
ッジが悪くなることはないので、それに起因するワード
ライン抵抗の増大がなくなる。
により、より微細化が可能となる。つまり、本発明を用
いて拡散層による素子分離を行う場合、浮遊ゲートと素
子分離領域とのオーバーラップさせることなく、浮遊ゲ
ート・制御ゲート間の結合容量を浮遊ゲート・半導体基
板間の結合容量よりも大きくすることができ、ＬＯＣＯ
Ｓ膜を用いた場合と同様にカップリング比を高くするこ
とが可能となった。また、ワードライン下の段差は、従
来のＬＯＣＯＳ膜を形成してカップリング比を高める場
合よりも低減でき、段差によってワードラインのカバレ
ッジが悪くなることはないので、それに起因するワード
ライン抵抗の増大がなくなる。
【００６０】更に、請求項４に記載の本発明を用いるこ
とにより、セルアレイ面積を大きくすることなく、自己
整合的にＮ+拡散ビットラインを形成することができ
る。
とにより、セルアレイ面積を大きくすることなく、自己
整合的にＮ+拡散ビットラインを形成することができ
る。
【図１】（ａ）は本発明の第１の実施の形態の不揮発性
半導体メモリアレイの平面図であり、（ｂ）は同（ａ）
におけるＡ−Ａ断面図であり、（ｃ）は同（ａ）のＢ−
Ｂ断面図である。
半導体メモリアレイの平面図であり、（ｂ）は同（ａ）
におけるＡ−Ａ断面図であり、（ｃ）は同（ａ）のＢ−
Ｂ断面図である。
【図２】仮想接地方式の不揮発性半導体メモリセルの回
路図である。
路図である。
【図３】本発明の、素子分離をＬＯＣＯＳ酸化膜を用い
て行う場合の不揮発性半導体メモリの断面図である。
て行う場合の不揮発性半導体メモリの断面図である。
【図４】本発明の、第１の実施の形態の不揮発性半導体
メモリの製造工程図である。
メモリの製造工程図である。
【図５】本発明の、第２の実施の形態の不揮発性半導体
メモリの製造工程図である。
メモリの製造工程図である。
【図６】本発明の、第３の実施の形態の不揮発性半導体
メモリの製造工程図である。
メモリの製造工程図である。
【図７】（ａ）は仮想接地方式を用いたフラッシュメモ
リの平面図であり、（ｂ）は同（ａ）におけるＡ−Ａ断
面図であり、（ｃ）は同（ａ）のＢ−Ｂ断面図である。
リの平面図であり、（ｂ）は同（ａ）におけるＡ−Ａ断
面図であり、（ｃ）は同（ａ）のＢ−Ｂ断面図である。
【図８】従来のフラッシュメモリの製造工程を示す平面
図である。
図である。
【図９】図８におけるＸ1−Ｘ1、Ｘ2−Ｘ2、Ｘ3−Ｘ3断
面を示す図である。
面を示す図である。
【図１０】図８におけるＹ1−Ｙ1、Ｙ2−Ｙ2、Ｙ3−Ｙ3
断面を示す図である。
断面を示す図である。
１ 半導体基板 ２ トンネル絶縁膜 ３ 第１のポリシリコンパターン ４ フォトレジスト ５ 低濃度不純物拡散層 ６ 高濃度不純物拡散層 ７ 絶縁膜 ８ 第２のポリシリコンパターン ９ ＯＮＯ膜 １０ 制御ゲート １１ 素子分離用不純物拡散層 １２ ビットライン １３ ＬＯＣＯＳ膜 １４ シリコン窒化膜 １５ 第３のポリシリコンパターン
フロントページの続き (72)発明者 崎山 恵三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (4)
- 【請求項１】 半導体基板上にトンネル酸化膜、浮遊ゲ
ート、第１の絶縁膜及び制御ゲートが順次形成されてい
るメモリセルがマトリクス状に形成された不揮発性半導
体メモリの製造方法において、 上記半導体基板上に上記トンネル酸化膜を形成した後、
第１のポリシリコンを堆積させ、フォトリソグラフィに
より、該第１のポリシリコンを所望の形状にパターニン
グし、第１のポリシリコンパターンを形成する工程と、 全面に第２の絶縁膜を堆積させ、上記第１のポリシリコ
ンパターン上面より所定の深さだけ深い上記第２の絶縁
膜を形成する工程と、 第２のポリシリコンを堆積させ、エッチバックにより、
上記第１のポリシリコンパターン側面に、該第１のポリ
シリコンパターンと電気的に接続された第２のポリシリ
コンパターンを形成する工程とを有し、 上記第１のポリシリコンパターンと上記第２のポリシリ
コンパターンとから成る浮遊ゲートが形成されることを
特徴とする、不揮発性半導体メモリの製造方法。 - 【請求項２】 半導体基板上にトンネル絶縁膜、浮遊ゲ
ート、第１の絶縁膜及び制御ゲートが順次形成されてい
るメモリセルがマトリクス状に形成された不揮発性半導
体メモリの製造方法において、 上記半導体基板上に上記トンネル絶縁膜を形成した後、
第１のポリシリコンを堆積させ、フォトリソグラフィに
より、該第１のポリシリコンを所望の形状にパターニン
グし、第１のポリシリコンパターンを形成する工程と、 全面に第２の絶縁膜を堆積させた後、上記第１のポリシ
リコンパターンが露出するまで上記第２の絶縁膜を除去
し、且つ、表面を平坦化する工程と、 第３のポリシリコンを堆積させ、上記第１のポリシリコ
ンパターンと電気的に接続し、且つ、上記第１のポリシ
リコンパターンよりも面積の大きい第３のポリシコンパ
ターンを形成する工程とを有し、 上記第１のポリシリコンパターンと上記第３のポリシリ
コンパターンとから成る浮遊ゲートが形成されることを
特徴とする、不揮発性半導体メモリの製造方法。 - 【請求項３】 上記制御ゲートを形成した後、該制御ゲ
ートをマスクに上記半導体基板と同じ導電型の不純物を
ドーピングすることにより、不純物拡散による素子分離
領域を形成することを特徴とする、請求項１又は請求項
２記載の不揮発性半導体メモリの製造方法。 - 【請求項４】 上記第１のポリシリコンパターンをマス
クとして、ソース／ドレイン拡散層を形成するための不
純物注入を行うことを特徴とする、請求項１又は請求項
２又は請求項３記載の不揮発性半導体メモリの製造方
法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP01507596A JP3366173B2 (ja) | 1995-07-31 | 1996-01-31 | 不揮発性半導体メモリの製造方法 |
| KR1019960032514A KR100251981B1 (ko) | 1995-07-31 | 1996-07-30 | 비휘발성 반도체 메모리 및 그의 제조방법 |
| EP96305665A EP0780902B1 (en) | 1995-07-31 | 1996-07-31 | Nonvolatile semiconductor memory and method for fabricating the same |
| US08/690,621 US5962889A (en) | 1995-07-31 | 1996-07-31 | Nonvolatile semiconductor memory with a floating gate that has a bottom surface that is smaller than the upper surface |
| DE69631579T DE69631579T2 (de) | 1995-07-31 | 1996-07-31 | Nichtflüchtige Halbleiteranordnung und Verfahren zur Herstellung |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7-194782 | 1995-07-31 | ||
| JP19478295 | 1995-07-31 | ||
| JP01507596A JP3366173B2 (ja) | 1995-07-31 | 1996-01-31 | 不揮発性半導体メモリの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09102554A true JPH09102554A (ja) | 1997-04-15 |
| JP3366173B2 JP3366173B2 (ja) | 2003-01-14 |
Family
ID=26351156
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP01507596A Expired - Fee Related JP3366173B2 (ja) | 1995-07-31 | 1996-01-31 | 不揮発性半導体メモリの製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5962889A (ja) |
| EP (1) | EP0780902B1 (ja) |
| JP (1) | JP3366173B2 (ja) |
| KR (1) | KR100251981B1 (ja) |
| DE (1) | DE69631579T2 (ja) |
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