JPH09102554A - 不揮発性半導体メモリの製造方法 - Google Patents

不揮発性半導体メモリの製造方法

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JPH09102554A
JPH09102554A JP8015075A JP1507596A JPH09102554A JP H09102554 A JPH09102554 A JP H09102554A JP 8015075 A JP8015075 A JP 8015075A JP 1507596 A JP1507596 A JP 1507596A JP H09102554 A JPH09102554 A JP H09102554A
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祥光 山内
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正徳 吉見
Shinichi Sato
眞一 里
Keizo Sakiyama
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Abstract

(57)【要約】 【課題】 カップリング比を高くするため、浮遊ゲート
の素子分離絶縁膜上へのオーバーラップ長さを長くして
いるので、セル面積が大きくなる。また、不純物拡散層
による素子分離の場合、素子分離に絶縁膜を用いた場合
よりカップリング比を高くすることは困難であった。 【解決手段】 半導体基板1上にトンネル絶縁膜2を形
成した後、第1のポリシリコンを堆積させ、所望の形状
にパターニングし、浮遊ゲートとなる第1のポリシリコ
ンパターン3を形成する。次に、全面に絶縁膜7を堆積
させた後、エッチバックにより第1のポリシリコンパタ
ーン3上面より所定の深さだけ深く絶縁膜7を除去す
る。次に、第2のポリシリコンパターンを堆積させ、エ
ッチバックにより、第1のポリシリコンパターン3の側
面に、第1のポリシリコンパターン3と電気的に接続さ
れた第2のポリシリコンパターン8を形成する。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、浮遊ゲートを有す
る不揮発性半導体メモリの製造方法に関するものであ
る。
【0002】
【従来の技術】従来のフラッシュメモリについて、図
8、図9及び図10を用いて説明する。尚、図8は従来
のフラッシュメモリの製造工程を示す平面図であり、図
9は図8におけるX1−X1、X2−X2、X3−X3断面を
示す図であり、図10は図8におけるY1−Y1、Y2
2、Y3−Y3断面を示す図である。
【0003】まず、半導体基板21にLOCOS酸化膜
33を形成した(図8(a)、図9(a)、図10
(a))後、活性領域34全体を覆うように浮遊ゲート
となるポリシリコンパターンを形成する(図8(b)、
図9(b)、図10(b))。尚、34は活性領域であ
る。
【0004】この際、図10(b)に示すように、浮遊
ゲート23を、LOCOS酸化膜33上に端部が位置す
るように形成することにより、トンネル酸化膜22より
1桁以上厚い絶縁膜(LOCOS膜33)を用いて素子
分離を行い、この絶縁膜上に、浮遊ゲート23をオーバ
ーラップさせ、浮遊ゲート23の表面積を、浮遊ゲート
23がトンネル酸化膜22と接する面積よりも大きく
し、浮遊ゲート・半導体基板間の結合容量C1を増加さ
せることなく、浮遊ゲート・制御ゲート間の結合容量C
2を浮遊ゲート・半導体基板間の結合容量C1よりも大き
くしている。
【0005】次に、ONO(SiO2/SiN/Si
2)膜29及び制御ゲート30の材料を堆積させ、制
御ゲート(ワードライン)パターンを有するレジストパ
ターンを形成し、このレジストパターンをマスクとし
て、制御ゲートの材料、ONO膜29をエッチングし
て、制御ゲート30及び浮遊ゲート23を形成する。そ
の後、制御ゲート30をマスクにイオン注入することに
より、ソース拡散層25a及びドレイン拡散層25bを
形成する(図8(c)、図9(c)、図10(c))。
【0006】このように、図8、図9、図10に示すよ
うな不揮発性半導体メモリセルアレイにおいて、浮遊ゲ
ート23と半導体基板21との電位差VFGを低電圧化す
るためには、カップリング比(C2/C1)を高くする必
要がある。ここで、浮遊ゲート23と半導体基板21と
の間の結合容量をC1、浮遊ゲート23と制御ゲート3
0との間の結合容量とC2とした場合、制御ゲート30
に電圧VCGを印加し、半導体基板21に0Vを印加する
と、浮遊ゲート23と半導体基板21との電位差V
FGは、VFG=VCG・C2/(C1+C2)となる。
【0007】
【発明が解決しようとする課題】しかし、図10(c)
に示すように、カップリング比を高めるために、浮遊ゲ
ート23のLOCOS膜33上へのオーバーラップ長さ
を長くしているため、セル面積が大きくなるという問題
がある。
【0008】また、素子分離に厚い絶縁膜を用いない場
合、従来の方法では、不純物拡散層による素子分離が考
えられるが、浮遊ゲートと素子分離領域とをオーバーラ
ップさせるのでは、浮遊ゲート・制御ゲート間の結合容
量C2を浮遊ゲート・半導体基板間の結合容量C1よりも
大きくすることは困難であり、従って、素子分離に厚い
絶縁膜を用いた場合のようにカップリング比を高くする
ことは困難であった。
【0009】本発明は、上記問題点に鑑み、セル面積を
増大させることなく、カップリング比を高め、また、不
純物拡散領域を用いた素子分離においても、素子分離用
絶縁膜を用いた場合と同様にカップリング比を大きくす
る手段を提供することを目的とする。
【0010】
【課題を解決するための手段】請求項1記載の本発明の
不揮発性半導体メモリの製造方法は、半導体基板上にト
ンネル酸化膜、浮遊ゲート、第1の絶縁膜及び制御ゲー
トが順次形成されているメモリセルがマトリクス状に形
成された不揮発性半導体メモリの製造方法において、上
記半導体基板上に上記トンネル酸化膜を形成した後、第
1のポリシリコンを堆積させ、フォトリソグラフィによ
り、該第1のポリシリコンを所望の形状にパターニング
し、第1のポリシリコンパターンを形成する工程と、全
面に第2の絶縁膜を堆積させ、上記第1のポリシリコン
パターン上面より所定の深さだけ深い上記第2の絶縁膜
を形成する工程と、第2のポリシリコンを堆積させ、エ
ッチバックにより、上記第1のポリシリコンパターン側
面に、該第1のポリシリコンパターンと電気的に接続さ
れた第2のポリシリコンパターンを形成する工程とを有
し、上記第1のポリシリコンパターンと上記第2のポリ
シリコンパターンとから成る浮遊ゲートが形成されるこ
とを特徴とするを特徴とするものである。
【0011】また、請求項2記載の本発明の不揮発性半
導体メモリの製造方法は、半導体基板上にトンネル絶縁
膜、浮遊ゲート、第1の絶縁膜及び制御ゲートが順次形
成されているメモリセルがマトリクス状に形成された不
揮発性半導体メモリの製造方法において、上記半導体基
板上に上記トンネル絶縁膜を形成した後、第1のポリシ
リコンを堆積させ、フォトリソグラフィにより、該第1
のポリシリコンを所望の形状にパターニングし、第1の
ポリシリコンパターンを形成する工程と、全面に第2の
絶縁膜を堆積させた後、上記第1のポリシリコンパター
ンが露出するまで上記第2の絶縁膜を除去し、且つ、表
面を平坦化する工程と、第3のポリシリコンを堆積さ
せ、上記第1のポリシリコンパターンと電気的に接続
し、且つ、上記第1のポリシリコンパターンよりも面積
の大きい第3のポリシコンパターンを形成する工程とを
有し、上記第1のポリシリコンパターンと上記第3のポ
リシリコンパターンとから成る浮遊ゲートが形成される
ことを特徴とするを特徴とするものである。
【0012】また、請求項3記載の本発明の不揮発性半
導体メモリの製造方法は、上記制御ゲートを形成した
後、該制御ゲートをマスクに上記半導体基板と同じ導電
型の不純物をドーピングすることにより、不純物拡散に
よる素子分離領域を形成することを特徴とする、請求項
1又は請求項2記載の不揮発性半導体メモリの製造方法
である。
【0013】更に、請求項4記載の本発明の不揮発性半
導体メモリの製造方法は、上記第1のポリシリコンパタ
ーンをマスクとして、ソース/ドレイン拡散層を形成す
るための不純物注入を行うことを特徴とするを特徴とす
る、請求項1又は請求項2又は請求項3記載の不揮発性
半導体メモリの製造方法である。
【0014】上記構成により、浮遊ゲートが第1のポリ
シリコンパターンと第2のポリシリコンパターン又は第
3のポリシリコンパターンとからなり、第2のポリシリ
コンパターン又は第3のポリシリコンパターンと半導体
基板との間には所定の厚さ絶縁膜が存在するので、浮遊
ゲート・半導体基板間の結合容量は第1のポリシリコン
パターンのみで決まるのに対して、浮遊ゲートの表面積
は第1のポリシリコンパターンと第2のポリシリコンパ
ターン又は第3のポリシリコンパターンとで決まるた
め、同一セル面積で比較すると、従来よりカップリング
比を大きくすることができ、浮遊ゲートをチャネル幅方
向において素子分離領域上のオーバーラップ等は必要な
い。そして、第2のポリシリコンパターンは最小線幅で
形成された第1のポリシリコンパターン間のスペースを
利用して、浮遊ゲートのチャネル長方向に形成している
ため、セル面積が増加することはない。
【0015】
【発明の実施の形態】以下、発明の実施の形態に基づい
て本発明について詳細に説明する。尚、本実施の形態に
おいては、高集積化に適する仮想接地方式のメモリセル
アレイについて説明するが、本発明は、これに限定され
ず、他のメモリセルアレイにおいても、本実施の形態に
おける浮遊ゲートの第2のポリシリコンパターンと半導
体基板との間に容量に寄与しない所定の膜厚の絶縁膜が
存在すればよい。
【0016】図1(a)は本発明の第1の実施の形態の
不揮発性半導体メモリアレイの平面図であり、同(b)
は同(a)におけるA−A断面図であり、同(c)は同
(a)のB−B断面図であり、図2は仮想接地方式の不
揮発性半導体メモリ素子セルの回路図であり、図3は本
発明の素子分離をLOCOS膜を用いて行う場合の図1
(c)に対応する断面における不揮発性半導体メモリの
断面図であり、図4は本発明の、第1の実施の形態の不
揮発性半導体メモリの製造工程図であり、図5は本発明
の、第2の実施の形態の不揮発性半導体メモリの製造工
程図であり、図6は本発明の、第3の実施の形態の不揮
発性半導体メモリの製造工程図であり、図7(a)は仮
想配線方式のフラッシュメモリの平面図であり、同
(b)は同(a)におけるA−A断面図であり、同
(c)は同(a)のB−B断面図である。
【0017】また、図1乃至図7において、1は半導体
基板、2はトンネル絶縁膜、3は第1のポリシリコンパ
ターン、4はフォトレジスト、5は高濃度不純物拡散
層、6は低濃度不純物拡散層、7は絶縁膜、8は第2の
ポリシリコンパターン、9はONO膜、10は制御ゲー
ト、11は素子分離用不純物拡散層、12はビットライ
ン、13はLOCOS膜、14はシリコン窒化膜、15
は第3のポリシリコンパターンである。
【0018】尚、本実施の形態においては、ソース配線
及びドレイン配線が固定されず、ソース配線(接地配
線)とドレイン配線とが適宜入れ代わる方式(以下、
「仮想接地方式」という。)のメモリセルアレイを用い
ている。例えば、仮想接地方式のメモリセルアレイの一
例として、図7に示すような構造のものが提案されてい
る。
【0019】まず、図7に示す仮想接地方式のフラッシ
ュメモリは、半導体基板1上にトンネル絶縁膜2を介し
て浮遊ゲート3が形成され、浮遊ゲート3上を覆って、
ONO膜(SiO2/SiN/SiO2)9、制御ゲート
10が配置されている。また、図7(a)、図7(c)
に示すように、X方向に隣接する全てのメモリセルにお
いて、制御ゲート10は、電気的に接続されており、各
メモリセルのソース拡散層又はドレイン拡散層は、隣接
するメモリセルのソース拡散層又はドレイン拡散層と一
の不純物拡散層5で共有されている。
【0020】また、図7(a)に示すように、ビットラ
イン12は、X方向と直交するY方向に延び、Y方向に
並ぶメモリセルのソース拡散層及びドレイン拡散層とな
る拡散層5が接続して構成されている。各ビットライン
12は、選択するメモリセルによって、ソース配線とし
て働いたり、ドレイン配線として働くことになる。
【0021】このように、仮想接地配線では、X方向に
隣接するメモリセルにおいて、ソース拡散層及びドレイ
ン拡散層が1つの不純物拡散層5からなり、X方向に並
ぶメモリセル毎にソース拡散層及びドレイン拡散層を分
離する必要がなく、且つ、ビットライン12を、ソース
拡散層及びドレイン拡散層となる不純物拡散層5間を不
純物拡散層によって接続することによって形成すること
により、メモリセルに接続するビットライン用のコンタ
クト領域を形成する必要もなく、高集積化が可能であ
る。
【0022】また、本発明において、図1(b)及び
(c)に示すように、半導体基板1上にトンネル絶縁膜
2を介して第1のポリシリコンパターン3が形成され、
ポリシリコンパターン3はドレイン拡散層側で高濃度不
純物拡散層5とトンネル絶縁膜2を介して容量結合し、
ソース拡散層側で低濃度拡散層6とトンネル絶縁膜2を
介して容量結合しており、非対称ソース/ドレイン構造
となっている。尚、トンネル絶縁膜2は、シリコン酸化
膜であっても、シリコン酸化膜とシリコン窒化膜との積
層膜であってもよく、特に限定されない。
【0023】また、浮遊ゲートを構成する第1のポリシ
リコンパターン3及び第2のポリシリコンパターン8上
にはONO膜9等の絶縁膜を介して制御ゲート10が形
成される。図1(a)に示すように、制御ゲート10は
メモリセルのチャネル方向をX方向とし、X方向に並ぶ
メモリセルに延在してワードラインとなる。X方向に隣
接するメモリセル間では、一方のメモリセルのソース拡
散層と他方のメモリセルのドレイン拡散層とは共有さ
れ、ワードラインと垂直方向のY方向にビットライン1
2が形成されている。
【0024】図1で示されているメモリ素子を有する、
図2に示す回路において、メモリセルC12を選択した
場合の動作条件を表1に示す。
【0025】
【表1】
【0026】書き込みはメモリセルC12につながるワ
ードラインWL1に負の高電圧VH1(例えば−8V)
を、メモリセルC12のドレインにつながるビットライ
ンBL2に正の所定の電源電圧Vcc(例えば4V)を
印加し、その他のビットラインBL1、BL3、BL4
はフローティング状態、その他のワードラインWL2は
0Vとする。この際、メモリセルC12では、浮遊ゲー
トとドレインとの間の電界によりトンネル絶縁膜を介し
てトンネル電流が流れ、メモリセルC12への書き込み
が行われるが、ビットラインBL2にソースが接続して
いる非選択メモリセル、例えばメモリセルC11では、
制御ゲートに電圧が印加されるが、ソースと浮遊ゲート
との間にトンネル現象を起こさない、低い不純物濃度の
不純物拡散層6が形成されているため、トンネル電流は
流れず、書き込みは起こらない。
【0027】また、消去は、全ビットラインを0Vとし
ておき、所望のワードラインWL1に正の高電圧VH2
(例えば12V)を印加することにより、複数のメモリ
セルを一括して消去する。例えば、ワードラインWL1
へ電圧VH2を印加した場合はメモリセルC11、C1
2、C13が、ワードラインWL2へ電圧VH2を印加
した場合はメモリセルC21、C22、C23が消去さ
れる。
【0028】更に、選択セルC12を読み出す場合、従
来と同様に、ワードラインWL1に所定の電圧Vcc
(例えば4V)を印加し、ビットラインBL2に所定の
電圧VL(例えば1V)、ビットラインBL3に0V印
加して、ビットライン間に流れる電流を検出する。尚、
表1において、VH1、VH2>Vcc>VLの関係を
有する。
【0029】次に、図4を用いて、本発明の第1の実施
の形態の製造工程を説明する。
【0030】まず、半導体基板1に膜厚が8nm程度の
トンネル酸化膜2を熱酸化により形成した後、全面に1
00〜200nm程度の第1のポリシリコン膜を堆積
し、フォトリソグラフィ技術によって、フォトレジスト
4によるパターン形成し、該パターンを用いて、浮遊ゲ
ートとなる、チャネル幅にのびるストライプ状の第1の
ポリシリコンパターン3を形成する。その後、フォトレ
ジスト4によるパターンと第1のポリシリコンパターン
3をマスクに、ビットラインとなる高濃度不純物拡散層
5を形成するため、加速エネルギーを70KeV、ドー
ズ量を1×1015/cm2、半導体基板1に対する法線
からの角度を7度として、ひ素を斜めイオン注入する
(図4(a))。
【0031】次に、フォトレジスト4を除去した後、第
1のポリシリコンパターン3をマスクに、低濃度不純物
拡散層6を形成するため、エネルギーを50KeV、ド
ーズ量を3×1013/cm2で、リンをイオン注入し
た。その後、窒素雰囲気中で900℃で10分間の熱処
理を行い、ドレイン拡散層側をDDD構造とし、ソース
拡散層側をLDD構造とする(図4(b))。
【0032】次に、CVD法により、第1のポリシリコ
ンパターン3を十分に覆うように絶縁膜7を堆積し、エ
ッチバックを行うことにより、第1のポリシリコンパタ
ーン3間に、後の工程で形成される浮遊ゲートとなる第
2のポリシリコンパターン8と半導体基板1との間の結
合容量に寄与しないようにするため、トンネル絶縁膜2
の5〜10倍の絶縁膜7を残す。その後、第2のポリシ
リコン膜を全面に堆積し、エッチバックにより、第1の
ポリシリコンパターン3の側面に、第1のポリシリコン
パターン3と電気的に接続された第2のポリシリコンパ
ターン8を形成し、更に、ONO膜9(酸化膜/窒化膜
/酸化膜)を堆積する(図4(c))。
【0033】次に、第4のポリシリコン膜又は第4のポ
リシリコン膜とタングステンシリサイド膜との積層膜を
堆積した後、レジストマスクを用いて、第4のポリシリ
コン膜又は第4のポリシリコン膜とタングステンシリサ
イド膜との積層膜及びONO膜9及び第1のポリシリコ
ンパターン3及び第2のポリシリコンパターン8をエッ
チングし、ワードライン(制御ゲート10)及び浮遊ゲ
ートを形成する(図4(d))。その後、このワードラ
インをマスクにボロンをエネルギーを40KeV、ドー
ズ量を1×1013/cm2でイオン注入を行うことによ
り、P型の素子分離用不純物拡散層11を形成する。
【0034】尚、上記本発明の実施の形態では、素子分
離を接合分離により行っているが、LOCOS膜等の厚
い絶縁膜で分離する場合にも本発明は適用可能である。
例えば、図3に示すように、半導体基板1にLOCOS
膜13を形成しておき、トンネル絶縁膜2、第1のポリ
シリコン膜を形成している。
【0035】また、この場合、第1の浮遊ゲートはスト
ライプ状ではなく、個々の浮遊ゲートとなる分割された
パターンとして形成し、第4のポリシリコン膜は第1の
ポリシリコパターン3及び第2のポリシリコンパターン
8からなる浮遊ゲートを完全に覆うワードラインとなる
ようパターニングしてもよい。
【0036】更に、LOCOS膜13による分離の場合
は、図3に示すように、浮遊ゲートとLOCOS膜13
とのオーバーラップの量は、フォトリソグラフィ時の位
置合わせ余裕を考慮するだけでよく、必要最小限にする
ことができる。
【0037】次に、本発明の第2の実施の形態について
説明する。
【0038】図5(d)で示される、本発明の第2の実
施の形態の製造工程で製造されるメモリ素子を有する、
図2に示す回路構成における書き込み方法は、表2に示
すように、書き込みを行うメモリセル(以下、「選択セ
ル」とする。)と接続するワードラインWL1に高電圧
VH1(例えば、8V)を印加し、選択セルに接続する
一方のビットラインBL2に所定の電源電圧Vcc(例
えば4V)を、他方のビットラインBL3に0Vをそれ
ぞれ印加して、チャネル領域で発生したホットエレクト
ロンを浮遊ゲートに注入することにより行われる。
【0039】
【表2】
【0040】このとき、書き込みを行わないメモリセル
(以下、「非選択セル」とする。)が接続する2つのビ
ットラインには、両者が同じ電圧となるように電圧が印
加される。
【0041】また、消去方法は、ワードラインWL1に
負の電圧(−VH2(例えば−12V))を印加し、全
てのビットライン又は一部のビットラインに所定の正の
電圧Vcc(例えば4V)を印加し、F−Nトンネル電
流を流すことで、複数のメモリセル(ブロック内の全て
のメモリセル)を一括に消去できる。
【0042】更に、読み出し方法は、選択セルが接続す
るワードラインWL1に電圧Vccを印加し、選択セル
に接続する一方のビットラインBL2に所定の電圧VL
(例えば1V)を、他方のビットラインBL3に0Vを
それぞれ印加して、ビットライン間に流れる電流を検出
する。また、非選択セルが接続する2つのビットライン
BL1及びBL4には、ビットラインBL2及びBL3
と同じ電圧となるように電圧が印加される。尚、表2に
おいて、VH1、VH2>Vcc>VLの関係を有す
る。
【0043】次に、図5を用いて、本発明の第2の実施
の形態の製造工程を説明する。
【0044】まず、半導体基板1に膜厚が8nm程度の
トンネル絶縁膜2を熱酸化により形成した後、全面に1
00〜200nm程度の第1のポリシリコン膜を堆積
し、フォトリソグラフィ技術によって、フォトレジスト
4によるパターン形成し、該パターンを用いて、浮遊ゲ
ートとなる、チャネル幅にのびるストライプ状の第1の
ポリシリコンパターン3を形成する。その後、フォトレ
ジスト4によるパターンと第1のポリシリコンパターン
3をマスクに、ビットラインとなる高濃度不純物拡散層
5を形成するため、加速エネルギーを70KeV、ドー
ズ量を1×1015/cm2で、ひ素をイオン注入する
(図5(a))。
【0045】次に、窒素雰囲気中で900℃で10分間
の熱処理を行い、拡散層を形成する(図5(b))。
【0046】その後、CVD法により、第1のポリシリ
コンパターン3を十分に覆うように絶縁膜7を堆積し、
エッチバックを行うことにより、第1のポリシリコンパ
ターン3間に、トンネル酸化膜2の5〜10倍の絶縁膜
7を残す。
【0047】次に、第2のポリシリコン膜を全面に堆積
し、エッチバックにより、第1のポリシリコンパターン
3の側面に、第1のポリシリコンパターン3と電気的に
接続された第2のポリシリコンパターン8を形成する。
更に、ONO膜9(酸化膜/窒化膜/酸化膜)を堆積す
る(図5(c))。
【0048】次に、第4のポリシリコン膜又は第4のポ
リシリコン膜とタングステンシリサイド膜との積層膜を
堆積した後、レジストマスクを用いて、第4のポリシリ
コン膜又は第4のポリシリコン膜とタングステンシリサ
イド膜との積層膜及びONO膜9及び第1のポリシリコ
ンパターン3及び第2のポリシリコンパターン8をエッ
チングし、ワードライン(制御ゲート10)及び浮遊ゲ
ートを形成する(図5(d))。その後、このワードラ
インをマスクにボロンをエネルギーを40KeV、ドー
ズ量を1×1013/cm2でイオン注入を行うことによ
り、P型の素子分離用不純物拡散層11を形成する。
尚、本発明の第2の実施の形態は、第1の実施の形態と
同様に、素子分離に、LOCOS膜を用いることも可能
である。
【0049】次に、図6を用いて、本発明の第3の実施
の形態の製造工程を説明する。
【0050】まず、半導体基板1に膜厚が8nm程度の
トンネル絶縁膜2を熱酸化により形成した後、全面に1
00〜200nm程度の第1のポリシリコン膜を堆積
し、更に、第1のポリシリコン膜上にシリコン窒化膜1
4を10〜20nm程度堆積する。
【0051】次に、フォトリソグラフィ技術によって、
フォトレジスト4によるパターン形成し、該パターンを
用いて、浮遊ゲートとなる、チャネル領域を覆い、チャ
ネル幅に延びるストライプ状の第1のポリシリコンパタ
ーン3を形成する。その後、第1のポリシリコンパター
ン3及びシリコン窒化膜14をマスクに、ビットライン
となる高濃度不純物拡散層5を形成するため、加速エネ
ルギーを20〜60KeV、ドーズ量を1×1015〜5
×1015/cm2で、ひ素をイオン注入する(図6
(a))。
【0052】次に、CVD法により、第1のポリシリコ
ンパターン3を完全に覆うように全面に絶縁膜7、例え
ばシリコン酸化膜を堆積した後、第1のポリシリコンパ
ターンの上面が露出するまでCMP法によってシリコン
酸化膜を除去して平坦化を行い、第1のポリシリコンパ
ターン3、3間の拡散層5となる領域上が絶縁膜7で埋
められた構造となる(図6(b))。尚、シリコン窒化
膜14はCMP法を行うの際のストッパとして働く。
【0053】次に、第3のポリシリコン膜を全面に堆積
し、第1のポリシリコンパターン3よりも面積が大き
い、第3のポリシリコンパターン15を形成し、第1ポ
リシリコンパターン3及び第3ポリシリコンパターン1
5によって、浮遊ゲートが構成される。更に、ONO膜
9、制御ゲート10となる導電層、例えば第4のポリシ
リコン膜又は第4のポリシリコン膜とタングステンシリ
サイド膜とを堆積した後、レジストマスクを用いて、導
電層、ONO膜9、第3のポリシリコンパターン15及
び第1のポリシリコンパターン3をエッチングし、ワー
ドライン及び浮遊ゲートを形成する(図6(c))。
【0054】その後、このワードラインをマスクにボロ
ンをエネルギーを20〜40KeV、ドーズ量を1×1
13〜3×1013/cm2でイオン注入を行うことによ
り、P型の素子分離用不純物拡散層11を形成する。
尚、本発明の第3の実施の形態は、第1の実施の形態と
同様に、素子分離に、LOCOS膜を用いることも可能
である。
【0055】
【発明の効果】以上、詳細に説明したように、本発明を
用いることにより、メモリセルサイズを増大することな
く、カップリング比を高めることができるので、浮遊ゲ
ートに印加する電圧を従来より低くすることができ、低
消費電力化が図れる。
【0056】また、第2のポリシリコンパターンは最小
線幅で形成された第1のポリシリコンパターン間のスペ
ースを利用し、浮遊ゲートのチャネル長方向に形成して
いるため、浮遊ゲートのチャネル幅方向において、素子
分離領域上へのオーバーラップ等は必要がなく、セル面
積の増大はない。
【0057】また、第1のポリシリコンパターン間を埋
める絶縁膜をCVD法で形成ているので、酸化によって
上記絶縁膜を形成する場合に起こる第1のポリシリコン
パターンの寸法シフトは起こらない。
【0058】また、請求項2記載の本発明を用いること
により、制御ゲート形成前に表面の平坦化工程を行って
いるので、素子表面が更に平坦化される。従ってんワー
ドライン下の段差は、第3のポリシリコンパターンの厚
さ分のみであり、ワードラインはほぼフラットに形成さ
れ、配線抵抗は増大しない。
【0059】また、請求項3記載の本発明を用いること
により、より微細化が可能となる。つまり、本発明を用
いて拡散層による素子分離を行う場合、浮遊ゲートと素
子分離領域とのオーバーラップさせることなく、浮遊ゲ
ート・制御ゲート間の結合容量を浮遊ゲート・半導体基
板間の結合容量よりも大きくすることができ、LOCO
S膜を用いた場合と同様にカップリング比を高くするこ
とが可能となった。また、ワードライン下の段差は、従
来のLOCOS膜を形成してカップリング比を高める場
合よりも低減でき、段差によってワードラインのカバレ
ッジが悪くなることはないので、それに起因するワード
ライン抵抗の増大がなくなる。
【0060】更に、請求項4に記載の本発明を用いるこ
とにより、セルアレイ面積を大きくすることなく、自己
整合的にN+拡散ビットラインを形成することができ
る。
【図面の簡単な説明】
【図1】(a)は本発明の第1の実施の形態の不揮発性
半導体メモリアレイの平面図であり、(b)は同(a)
におけるA−A断面図であり、(c)は同(a)のB−
B断面図である。
【図2】仮想接地方式の不揮発性半導体メモリセルの回
路図である。
【図3】本発明の、素子分離をLOCOS酸化膜を用い
て行う場合の不揮発性半導体メモリの断面図である。
【図4】本発明の、第1の実施の形態の不揮発性半導体
メモリの製造工程図である。
【図5】本発明の、第2の実施の形態の不揮発性半導体
メモリの製造工程図である。
【図6】本発明の、第3の実施の形態の不揮発性半導体
メモリの製造工程図である。
【図7】(a)は仮想接地方式を用いたフラッシュメモ
リの平面図であり、(b)は同(a)におけるA−A断
面図であり、(c)は同(a)のB−B断面図である。
【図8】従来のフラッシュメモリの製造工程を示す平面
図である。
【図9】図8におけるX1−X1、X2−X2、X3−X3
面を示す図である。
【図10】図8におけるY1−Y1、Y2−Y2、Y3−Y3
断面を示す図である。
【符号の説明】
1 半導体基板 2 トンネル絶縁膜 3 第1のポリシリコンパターン 4 フォトレジスト 5 低濃度不純物拡散層 6 高濃度不純物拡散層 7 絶縁膜 8 第2のポリシリコンパターン 9 ONO膜 10 制御ゲート 11 素子分離用不純物拡散層 12 ビットライン 13 LOCOS膜 14 シリコン窒化膜 15 第3のポリシリコンパターン
フロントページの続き (72)発明者 崎山 恵三 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 半導体基板上にトンネル酸化膜、浮遊ゲ
    ート、第1の絶縁膜及び制御ゲートが順次形成されてい
    るメモリセルがマトリクス状に形成された不揮発性半導
    体メモリの製造方法において、 上記半導体基板上に上記トンネル酸化膜を形成した後、
    第1のポリシリコンを堆積させ、フォトリソグラフィに
    より、該第1のポリシリコンを所望の形状にパターニン
    グし、第1のポリシリコンパターンを形成する工程と、 全面に第2の絶縁膜を堆積させ、上記第1のポリシリコ
    ンパターン上面より所定の深さだけ深い上記第2の絶縁
    膜を形成する工程と、 第2のポリシリコンを堆積させ、エッチバックにより、
    上記第1のポリシリコンパターン側面に、該第1のポリ
    シリコンパターンと電気的に接続された第2のポリシリ
    コンパターンを形成する工程とを有し、 上記第1のポリシリコンパターンと上記第2のポリシリ
    コンパターンとから成る浮遊ゲートが形成されることを
    特徴とする、不揮発性半導体メモリの製造方法。
  2. 【請求項2】 半導体基板上にトンネル絶縁膜、浮遊ゲ
    ート、第1の絶縁膜及び制御ゲートが順次形成されてい
    るメモリセルがマトリクス状に形成された不揮発性半導
    体メモリの製造方法において、 上記半導体基板上に上記トンネル絶縁膜を形成した後、
    第1のポリシリコンを堆積させ、フォトリソグラフィに
    より、該第1のポリシリコンを所望の形状にパターニン
    グし、第1のポリシリコンパターンを形成する工程と、 全面に第2の絶縁膜を堆積させた後、上記第1のポリシ
    リコンパターンが露出するまで上記第2の絶縁膜を除去
    し、且つ、表面を平坦化する工程と、 第3のポリシリコンを堆積させ、上記第1のポリシリコ
    ンパターンと電気的に接続し、且つ、上記第1のポリシ
    リコンパターンよりも面積の大きい第3のポリシコンパ
    ターンを形成する工程とを有し、 上記第1のポリシリコンパターンと上記第3のポリシリ
    コンパターンとから成る浮遊ゲートが形成されることを
    特徴とする、不揮発性半導体メモリの製造方法。
  3. 【請求項3】 上記制御ゲートを形成した後、該制御ゲ
    ートをマスクに上記半導体基板と同じ導電型の不純物を
    ドーピングすることにより、不純物拡散による素子分離
    領域を形成することを特徴とする、請求項1又は請求項
    2記載の不揮発性半導体メモリの製造方法。
  4. 【請求項4】 上記第1のポリシリコンパターンをマス
    クとして、ソース/ドレイン拡散層を形成するための不
    純物注入を行うことを特徴とする、請求項1又は請求項
    2又は請求項3記載の不揮発性半導体メモリの製造方
    法。
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