JPH022685A - 半導体記憶装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 情報の書き込み速度を向上することを可能にするように
する読み出し専用半導体記憶装置（ＥＰＲＯＭ）の製造
方法の改良に関し、 ゲート間絶縁膜を薄く形成し、コントロールゲートとフ
ローティングゲートとの間に発生する静電容量を大きく
し、コントロールゲートとフローティングゲートとの間
のカップリングの強さを強くし、情報書き込み速度の速
い利益を有し、電圧印加をもってなす書き込みが可能で
あり紫外線照射をもって消去が可能である読み出し専用
半導体記憶装置の製造方法を提供することに目的とし、 −ｉ電型のシリコン層上にメモリセル形成領域を区画す
る厚い絶縁膜を形成しく但し、接地線をなすソースが形
成される領域は除く。）、前記のメモリセル形成領域に
ゲート絶縁膜を形成し、この絶縁膜上に不純物を含まな
い多結晶シリコン層を形成した後、この不純物を含まな
い多結晶シリコン層をパターニングして、前記のメモリ
セル領域の中央部に線状に残留して、綿状の不純物を含
まない多結晶シリコン層を形成し、不純物を高濃度に含
む多結晶シリコン層を形成した後、この不純物を高濃度
に含む多結晶シリコン層にコントロールエツチングを施
して、この不純物を高濃度に含む多結晶シリコン層を、
前記の不純物を含まない線状の多結晶シリコン層の縁部
のみに残留している、不純物を高濃度に含む多結晶シリ
コンの層に転換し、この不純物を高濃度に含む多結晶シ
リコンの層と前記の不純物を含まない多結晶シリコン層
とを酸化して、前記の不純物を高濃度に含む多結晶シリ
コンの層に含まれていた不純物を前記の不純物を含まな
い多結晶シリコン層中に固相拡散して、不純物を含む多
結晶シリコンの層よりなるフローティングゲートと厚さ
＠薄いゲート間絶縁膜とを形成し、前記のフローティン
グゲートをマスクとして、反対導電型不純物を前記のメ
モリセル形成領域にイオン注入して、接地線をなすソー
スとドレインとを形成し、不純物を含む多結晶シリコン
層を形成した後、この不純物を含む多結晶シリコンの層
をパターニングして、前記のフローティングゲート上に
延在するワード線をなすコントロールゲートを形成し、
層間絶縁膜を形成し、前記のドレインに対向して、この
眉間絶縁膜とゲート絶縁膜とにドレイン電極用開口を形
成し、金属層を形成した後、前記のワード線と直交する
方向に、前記のドレインと接続するビット線を形成する
工程をもって構成される。

〔産業上の利用分野〕

本発明は、電圧印加をもってなす書き込みが可能であり
紫外線照射をもって消去が可能である読み出し専用半導
体記憶装置（ＥＦＲＯＭ）の製造方法の改良に関する。

特に、情報の書き込み速度を向上することを可能にする
ようにする読み出し専用半導体記憶装置（ＥＦＲＯＭ）
の製造方法の改良に関する。

〔従来の技術〕

電圧印加をもってなす書き込みが可能であり紫外線照射
をもって消去が可能である読み出し専用半導体記憶装置
（ＥＰＲＯＭ）の、従来技術に係る１例を第１０図に示
す。図において、ｌは一２４電型例えばｐ型の半導体層
であり、２は選択酸化法を使用して形成された厚い二酸
化シリコン層であり素子分＃ｆｊａ能を有し、各メモリ
セルを区画する。

３はメモリセルを構成する電界効果トランジスタのゲー
ト絶縁膜であり、４はフローティングゲートであり、本
図においては、紙面に平行に左右方向に並置される各メ
モリセル上の中央領域上のみに延在する線状をなし、５
はフローティングゲート４をワード線をなすコントロー
ルゲート６から絶縁するゲート間絶縁膜であり、コント
ロールゲート６は、フローティングゲート４上に、ゲー
ト間絶縁膜５を介して、本図においては紙面に平行に、
左右方向に連続して延在し、７は眉間絶縁膜であり、８
は上記のメモリセルを構成する電界効果トランジスタの
ドレイン（図示されていないが、本図においては、紙面
を挟んで上または下に形成される反対導電型例えばｎ型
の領域である。）と接続され、ワード線６とは直交する
方向に設けられるピント線である。なお、接地線は、図
示されていないが、本図においては、紙面を挟んで上ま
たは下に形成される反対導電型例えばｎ型の領域よりな
るソースを連結して、図において、紙面に平行に形成さ
れる。９は表面安定化膜である。

上記層構成のＥＦＲＯＭにオン・オフ情報の書き込みを
なすには、ワード線をなすコントロールゲート６と各メ
モリセルのドレイン（図示せず）と接続されるビット線
８との間に高電圧を印加する。この高電圧印加をもって
、ドレイン（図示せず）の近傍に高電界を発生させ、ソ
ース（図示されないが、紙面に平行なワード線をなすコ
ントロールゲート６を挟んで、紙面の上または下に、ド
レイン（図示せず）と逆の側に設けられる）から供給さ
れる電子を極めて高速にし、この高速の電子をシリコン
の結晶格子と衝突させてなだれ現象を発生させ、高速の
電子とホールとの組を多数発生させ、この高速の電子の
一部がゲート絶縁膜３のエネルギー障壁を超えてフロー
ティングゲート４に注入されて、フローティングゲート
４中にＭ積され、コントロールゲート６の発生する電界
効果を減殺して、メモリセルをなす電界効果トランジス
タのしきい値を変化することになる。

そこで、ワード線（コントロールゲート）６とビット線
（ドレイン）８との間に電圧を印加して読み出しをなす
場合、しきい値が変化していないメモリセル（電界効果
トランジスタ）のソース・ドレイン間には電流が流れる
が、しきい値が変化しているメモリセル（Ｔｌ電界効果
トランジスタのソース・ドレイン間には電流が流れず、
識別が可能である。

次に、−度情報が書き込まれたＥＰＲＯＭの情報を書き
換えるには、ＥＰＲＯＭの全面に紫外線を照射して、フ
ローティングゲート４に蓄積していた電子を励起して、
ゲート絶縁膜３を貫通して半導体層ｌに流出させれば、
ＥＦＲＯＭのすべてのメモリセルから情報が消去される
。

ところで、ＥＦＲＯＭは、すべてのセルのそれぞれに、
逐次オンまたはオフの情報の書き込みを行い、さらに、
誤書き込みの不存在を確認するため、すべてのセルのそ
れぞれに書き込まれたオン・オフ情報の確認検査をする
必要がある。そのため、オン・オフ情報書き込み作業に
は、かなりの時間を要することが現実である。

このＥＦＲＯＭの書き込み特性は、コントロールゲート
とフローティングゲートとの間に発生する静電容量とフ
ローティングゲートとチャンネルを構成する半導体層と
の間に発生する静電容量とのカップリングの強さによっ
て規定されることが知られている。また、このカップリ
ングの強さを向上するために、コントロールゲートとフ
ローティングゲートとの間に発生する静電容量を太きく
することが有効であることも知られている。静電容量が
、対向する電極の面積に比例し、電極間の間隔（誘電体
の厚さ）に逆比例することは周知であり、ＥＦＲＯＭの
ゲート絶縁膜とゲート間絶縁膜とはできるだけ薄いこと
が望ましいことも周知である。

〔発明が解決しようとする課題〕

従来、ＥＦＲＯＭのゲート絶縁膜とゲート間絶縁膜とは
、それぞれ、チャンネルを構成する半導体層またはフロ
ーティングゲートをなす半導体層を酸化して形成してい
た。ところが、酸化される半導体層が不純物を含有して
いると、酸化レートが大きくなり、薄い酸化物層を形成
することが困難であり、特に、ゲート間絶縁膜を薄く形
成することが困難であり、コントロールゲートとフロー
ティングゲートとの間に発生する静電容量が小さくなり
、上記のカップリングの強さが弱くなり、情報書き込み
速度が遅くなるという欠点がある。

本発明の目的は、この欠点を解消することにあり、ゲー
ト間絶縁膜を薄く形成し、コントロールゲートとフロー
ティングゲートとの間に発生する静電容量を大きくし、
上記のカップリングの強さを強くし、情報書き込み速度
の速い利益を有し、電圧印加をもってなす書き込みが可
能であり紫外線照射をもって消去が可能である読み出し
専用半導体記憶装置の製造方法を提供することにある。

〔課題を解決するための手段〕

上記の目的は、−導電型のシリコン１（１）上にメモリ
セル形成領域（１１）を区画する厚い絶縁膜（２）を形
成しく但し、接地線をなすソースが形成される領域は除
く、）、前記メモリセル形成領Ｍ　（Ｉｆ）にゲート絶
縁膜（３）を形成し、該絶縁膜（２）（３）上に不純物
を含まない多結晶シリコン層（４Ｉ）を形成した後、該
不純物を含まない多結晶シリコン層（４１）をパターニ
ングして、前記メモリセル開城（ＩＩ）の中央部に線状
に残留して、線状の不純物を含まない多結晶シリコン層
（４２）を形成し、不純物を高濃度に含む多結晶シリコ
ン層（５１）を形成した後、該不純物を高濃度に含む多
結晶シリコン７１　（５１）にコントロールエツチング
を施して、該不純物を高濃度に含む多結晶シリコン層（
５１）を、前記不純物を含まない線状の多結晶シリコン
Ｎ（４２）の縁部のみに残留している、不純物を高濃度
に含む多結晶シリコンのＪｌ　（５２）に転換し、該不
純物を高濃度に含む多結晶シリコンのＪＩＳ　（５２）
と前記不純物を含まない多結晶シリコン層（４２）とを
酸化して、前記不純物を高濃度に含む多結晶シリコンの
１　（５２）に含まれていた不純物を前記不純物を含ま
ない多結晶シリコン７１　（４２）中に固相拡散して、
不純物を含む多結晶シリコンの層よりなるフローティン
グゲート（４）と厚さの薄いゲート間絶縁膜（５）とを
形成し、前記２０−ティングゲート（４）をマスクとし
て、反対導電型不純物を前記メモリセル形成領域（１１
）にイオン注入して、接地線をなすソース（１２）とド
レイン（１３）とを形成し、不純物を含む多結晶シリコ
ン層を形成した後、該不純物を含む多結晶シリコン層を
パターニングして、前記フローティングゲート（４）上
に延在するワード線をなすコントロールゲート（６）を
形成し、層間絶縁１１！（７）を形成し、前記ドレイン
（１３）に対向して、核層間絶縁膜（７）とゲート絶縁
膜（３）とにドレイン電極用開口（７１）を形成し、金
属層を形成した後、前記ワード線（６）と直交する方向
に、前記ドレイン（１３）と接続する　ビット線（８）
を形成することによって達成される。

〔作用〕

本発明は不純物を含むシリコンの酸化レートと不純物を
含まないシリコンの酸化レートとが大幅に異なり、不純
物を含まないシリコンの酸化レートとが極めて遅いこと
を活用したものであり、フローティングゲートの形状を
有するが不純物を含まないシリコン層であるフローティ
ングゲートの原形（４２）を形成し、その縁部のみに高
濃度不純物ＩＩ（５２）を形成し、上記の不純物を含ま
ないシリコン層をもって構成されたフローティングゲー
トの原形（４２）を酸化して、上記の不純物を含まない
シリコン層をもって構成されたフローティングゲートの
原形（４２）の縁部のみに形成されている高濃度不純物
層（５２）の含有する不純物を、フローティングゲート
の原形（４２）に固相拡散すると同時に、厚さの薄いゲ
ート間絶縁！　（５）を形成して、不純物を含むシリコ
ンよりなるフローティングゲート（４）と厚さの薄いゲ
ート間絶縁膜（５）とを同時に形成すること＼したもの
である。

（実施例） 以下、図面を参照して、本発明の一実施例に係る半導体
記憶装置の製造方法についてさらに説明する。

第２図参照 選択酸化法を使用して、−導電型例えばｐ型のシリコン
層１上に各メモリセルを区画する厚い二酸化シリコン膜
２を形成して、素子分離をなす。

このとき、後の工程においてソースが相互に接続されて
形成される接地線の接続領域に対応する領域のみは、素
子分離傾城であっても、薄く形成してお（必要がある。

後の工程において、この薄い絶縁膜を貫通してイオン注
入してソースとこれを相互に接続して形成する接地線を
形成することを可能にするためである。

つりいて、上記の一導電型例えばｐ型のシリコンＮ１の
表層を酸化して、厚さが約２００人の二酸化シリコン膜
よりなるゲート絶縁膜３を形成する。

第３図参照 ＣＶＤ法を使用して、不純物を含有しないアンドープの
多結晶シリコンＪｉ４１を、厚さ約２，０００人に形成
する。

第４図・第５図参照 このアンドープの多結晶シリコン層４１を、メモリセル
領域１１の中央部に線状に残留してアンドープの多結晶
シリコン層４２とし、その他の領域から除去して、アン
ドープの多結晶シリコン層よりなるフローティングゲー
ト４の原形４２を形成する。

なお、第５図は、第４図のＡ−Ａ断面図である。

第１ａ図参照 再びＣＶＤ法を使用して、多結晶シリコン層５１を厚さ
約２，０００〜４　、０００人に形成し、イオン注入法
または拡散法を使用して、不純物を導入する。

この不純物の導電型はｎ型でもｐ型でもよいが、不純物
濃度はかなり高いことが望ましく、約１０”ｃ＋＊−’
以上カ望マシイ。

第１ｂ図参照 コントロールエツチングをなして、高濃度に不純物を含
有する多結晶シリコン層５１を、メモリセル領域１１の
中央部に線状に残留したアンドープの多結晶シリコン層
よりなるフローティングゲート４の原形４２の縁部のみ
に残留して、高濃度に不純物を含有する多結晶シリコン
層５２を形成する。

第１ｃ図参照 アンドープの多結晶シリコン層よりなるフローティング
ゲートの原形４２とその縁部に残留した高不純物濃度多
結晶シリコン層５２との表面を、厚さ約２００人に酸化
して、ゲート間絶縁膜５を形成すると同時に、高不純物
濃度多結晶シリコン層５２に含まれる不純物を、アンド
ープの多結晶シリコン層よりなるフローティングゲート
の原形４２中に面相拡散して、ドープされたシリコン層
よりなるフローティングゲート４を形成する。

このゲート間絶縁膜５を形成する酸化工程の進行中は、
フローティングゲートの原形４２は未だアンドープの状
態にあるので、ゲート間絶縁膜５の厚さは極めて薄く約
２００人になしうる。そのため、フローティングゲート
４とゲート間絶縁膜５と次工程において形成されるコン
トロールゲートとをもって構成されるキャパシタの静電
容量は極めて大きくなる。

第６図参照 本図から第９図までは、第５図と同一の方向（他の図と
直交する方向）から見た断面図である。

フローティングゲート４をマスクとして、反対導電型例
えばｎ型の不純物をメモリセル領域１１にイオン注入し
て、ソース１２とドレイン１３とを形成する。先の工程
の説明において述べたように、ソース１２は相互に接続
されて接地線を構成するが、この接地線の形成される領
域は素子分Ｍ領域（厚い絶Ｓ＆膜２の領域）においても
絶縁膜の厚さが薄くされているので、線状にイオン注入
がなされ、ソース１２が相互に接続されて接地線が形成
される。

第７図参照 ＣＶＤ法を使用して、不純物を含む多結晶シリコン層を
形成した後、メモリセル領域１１のお＼むね中心を貫通
して形成されているフローティングゲート４上に、紙面
に直交する方向に延在する線状にパターニングして、ワ
ード線をなすコントロールゲート６を形成する。

酸化法またはＣＶＤ法を使用して眉間絶縁膜７を形成す
る。

第８図参照 層間絶縁ｙ４７とゲート絶縁膜３に、ドレイン１３と連
通ずるコンタクト窓７１を形成する。

第９図参照 アルミニウム層を形成した後、ドレイン１３と接続し、
ワード線６と直交する方向に延在するようにパターニン
グしてビット線８を形成する。

最後に表面安定化膜９を形成する。

以上の工程をもって製造される半導体記憶装置において
は、チャンネル層１とフローティングゲート４とを絶縁
するゲート絶縁ｌｌ！Ｊ３の厚さとフローティングゲー
ト４とコントロールゲート（ワード線）６とを絶縁する
ゲート間絶縁膜５の厚さとが薄く形成されているので、
特に、後者のゲート間絶縁ＩＰｉ１５の厚さが薄く形成
されているので、フローティングゲート４とコントロー
ルゲート（ワード線）６とゲート間絶縁膜５とをもって
構成されるキャパシタの静電容量が大きくなり、コント
ロールゲート６とフローティングゲート４との間に発生
する静電容量とフローティングゲート４とチャンネルを
構成する半導体層１との間に発生する静電容量とのカッ
プリングの強さが大きくなり、情報の書き込み速度が速
くなる。

〔発明の効果〕

以上説明せるとおり、本発明に係る半導体記憶装置の製
造方法においては、不純物を含むシリコンの酸化レート
と不純物を含まないシリコンの酸化レートとが大幅に異
なり、不純物を含まないシリコンの酸化レートとが橿め
て遅いことを活用したものであり、フローティングゲー
トの形状を有するが不純物を含まないシリコン層である
フローティングゲートの原形を形成し、その縁部のみに
高濃度不純物層を形成し、前記の不純物を含まないシリ
コン層をもって構成されたフローティングゲートの原形
を酸化して、前記の不純物を含まないシリコン層をもっ
て構成されたフローティングゲートの原形の縁部のみに
形成されている高濃度不純物層の含有する不純物を、フ
ローティングゲートの原形に固相拡散させると同時に、
厚さの薄いゲート間絶縁膜を形成して、不純物を含むシ
リコンよりなるフローティングゲートと厚さの薄いゲー
ト間絶縁膜とを同時に形成すること−されているので、
ゲート間絶縁膜を薄く形成し、コントロールゲートとフ
ローティングゲートとの間に発生する静電容量を大きく
し、コントロールゲートとフローティングゲートとの間
のカップリングの強さを強くし、情報書き込み速度の速
い利益を有し、電圧印加をもってなす書き込みが可能で
あり紫外線照射をもって消去が可能である読み出し専用
半導体記憶装置の製造方法を提供することができる。

【図面の簡単な説明】

第１ａ図、第１ｂ図、第１Ｃ図は、本発明の要旨に係る
工程を説明する図である。 第２図、第３図、第４図、第５図、第６図、第７図、第
８図は、本発明の一実施例に係る半導体記憶装置の製造
方法の工程図である。 第９図は、本発明の一実施例に係る半導体記憶装置の製
造方法を実施して製造した半導体記憶装置の断面図であ
る。 第１Ｏ図は、従来技術に係る半導体記憶装置の断面図で
ある。 １・・・−導電型（ｐ型）の半導体（シリコン）層、 メモリセル形成領域、 素子分離用の厚い絶縁膜、 ゲート絶縁膜、 フローティングゲート、 ゲート間絶縁膜、 ゲート（ワード線）、 眉間絶縁膜、 ビット線、 表面安定化膜、 ソース（接地線）、 ドレイン、 アンドープのシリコン層、 フローティングゲートの原形、 ドープされたシリコン層、 フローティングゲートの原形の縁部に形成されたドープ
されたシリコン層。

Claims (1)

1. 【特許請求の範囲】 　一導電型のシリコン層（１）上にメモリセル形成領域
   （１１）を区画する厚い絶縁膜（２）を形成し、 前記メモリセル形成領域（１１）にゲート絶縁膜（３）
   を形成し、 該絶縁膜（２）（３）上に不純物を含まない多結晶シリ
   コン層（４１）を形成した後、該不純物を含まない多結
   晶シリコン層（４１）をパターニングして、前記メモリ
   セル領域（１１）の中央部に線状に残留して、線状の不
   純物を含まない多結晶シリコン層（４２）を形成し、 不純物を高濃度に含む多結晶シリコン層（５１）を形成
   した後、該不純物を高濃度に含む多結晶シリコン層（５
   １）にコントロールエッチングを施して、該不純物を高
   濃度に含む多結晶シリコン層（５１）を、前記不純物を
   含まない線状の多結晶シリコン層（４２）の縁部のみに
   残留している、不純物を高濃度に含む多結晶シリコンの
   層（５２）に転換し、 該不純物を高濃度に含む多結晶シリコン層（５２）と前
   記不純物を含まない多結晶シリコン層（４２）とを酸化
   して、前記不純物を高濃度に含む多結晶シリコン層（５
   ２）に含まれていた不純物を前記不純物を含まない多結
   晶シリコン層（４２）中に固相拡散して、不純物を含む
   多結晶シリコン層よりなるフローティングゲート（４）
   と厚さの薄いゲート間絶縁膜（５）とを形成し、 前記フローティングゲート（４）をマスクとして、反対
   導電型不純物を前記メモリセル形成領域（１１）にイオ
   ン注入して、接地線をなすソース（１２）とドレイン（
   １３）とを形成し、 不純物を含む多結晶シリコン層を形成した後、該不純物
   を含む多結晶シリコン層をパターニングして、前記フロ
   ーティングゲート（４）上に延在するワード線をなすコ
   ントロールゲート（６）を形成し、 層間絶縁膜（７）を形成し、 前記ドレイン（１３）に対向して、該層間絶縁膜（７）
   とゲート絶縁膜（３）とにドレイン電極用開口（７１）
   を形成し、 金属層を形成した後、前記ワード線（６）と直交する方
   向に、前記ドレイン（１３）と接続するビット線（８）
   を形成する 工程を有する半導体記憶装置の製造方法。