KR20000057745A - 스플릿 게이트 메모리 셀 - Google Patents
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Abstract
두 개의 폴리 실리콘 층들로 제조된 스플릿 게이트 메모리 셀로서, 이 스플릿 게이트 메모리 셀은 소스 및 드레인 전극과 저장 노드를 포함하는 실리콘 기판, 이 기판 위에 있는 터널 산화물, 각각 분리되어 있고 같은 폴리 실리콘 층으로 제조된 제 1 제어 게이트 전극 및 플로팅 게이트 전극, 및 제 1 제어 게이트와 플로팅 게이트 사이 및 위에 형성된 제 2 폴리 물질의 제 2 제어 게이트 전극을 포함하고, 유전체 층에 의해 제 1 제어 게이트 및 플로팅 게이트와 제 2 제어 게이트 사이가 절연된다.
Description
본 출원은 1999년 1월 12일에 출원된 미국 가출원 제 06/115,602호를 기초로 우선권을 주장한다.
본 발명은 메모리 셀에 관한 것이고, 특히, 저전압 동작에 유용한 스플릿 게이트 메모리 셀에 관한 것이다.
장치 공학 스케일(scale)이 감소됨에 따라, 장치들 내에서의 도핑 집중이 증가하고 있다. 그 결과로 발생하는 산화물/접합 브레이크다운 전압의 감소는 비-휘발성(NV) 메모리 셀들의 동작을 위해 요구되는 고전압을 사용하기 어렵게 한다. 또한, 스플릿-게이트 메모리 셀 자신의 선택 게이트에서, 산화물 브레이크 다운을 방지하기 위해 상대적으로 두꺼운 게이트 산화물들을 필요로 한다. 이것은 선택 게이트 장치의 Vt's를 스케일하기 어렵게 하여, 불충분한 저전압 동작을 야기한다.
주식회사 삼성에서 과학자들은 전술한 문제를 해결하기 위한 노력의 일환으로 스택드 게이트 셀들(stacked gate cells)[전문 용어로는 부스티드 워드 라인 셀(Boosted wordline cell)]에서 사용하기 위한 내장형 충전 펌프(built-in charge pump)에 대한 아이디어를 제안해 왔다. 삼성에 의해 제안된 셀들은 트리플 폴리 구조(triple poly structure)의 사용을 필요로 한다. 본 발명은 두 개의 폴리 구조를 가진 새로운 셀을 사용하여 전술한 문제를 해결하고자 한다.
본 발명은 새로운 스플릿 게이트 메모리 셀 및 그것의 동작 방법을 포함한다.
새로운 스플릿 게이트 셀은 실리콘 기판을 포함하고, 그 표면의 부분 위에 터널 산화물 층(tunnel oxide layer)을 구성하며, 각각 분리되고 터널 산화물 위에 같은 물질로 양호하게 형성된 제 1 제어 게이트 및 플로팅 게이트 전극을 포함한다. 유전체 층은 제 1 제어 게이트 및 플로팅 게이트 전극 위에 놓이고, 그들 사이의 영역에서 전극의 표면을 포함한다. 제 1 제어 게이트로부터 물리적으로 분리된 제 2 제어 게이트는 유전체 층 위에 제공되고, 제 1 제어 게이트와 플로팅 게이트 사이의 공간에 제공된다. 고도로 도핑된 영역은 제 1 제어 게이트와 플로팅 게이트의 분리부 아래 영역의 실리콘 기판에 제공된다. 또한, 소스 및 드레인 영역들은 기판에서 임의의 헤일로-임플렌트(halo implants)를 그곳에 인접한 곳에 제공받는다.
새로운 메모리 셀은 실리콘 기판의 표면에 터널 산화물 층을 제공하고; 그 터널 산화물 위에 전도층을 형성하며; 각각 분리되어 있으나 같은 증착 또는 성장 층으로부터 만들어진 제어 게이트 및 플로팅 게이트 전극을 제공하기 위해 그 전도층에 공간을 형성하며; 전술한 전극들 사이의 공간 아래의 기판에 고도로 도핑된 영역을 형성하며; 전술한 전극들의 표면 위에 유전체 층을 형성하고; 그 유전체 층 위에 제 2 제어 게이트를 형성하여 제조된다.
동작에서, 새로운 장치는 종래의 스플릿 게이트 메모리 셀보다 저전압에서 동작할 수 있다. 이 장치는 먼저 제 2 제어 게이트에 전압을 인가하고, 노드 제 2 제어 게이트를 전기적으로 표류시키며, 제 1 제어 게이트에 전압을 인가하여 프로그램된다. 제어 게이트들 사이의 결합으로 인해, 제 2 제어 게이트의 전압은 제 1 제어 게이트에 전압을 인가하는 것에 의해 자동적으로 증가한다. 그러면, 드레인은 플로팅 게이트에 핫 캐리어 주입을 시작하기 위해 펄스화 되거나, 작은 충전 펌프가 더 높은 전압들을 발생하기 위해 제공될 수 있다. 소거 모드에서, 소거는 제 1 제어 게이트를 개방하고, 포지티브 드레인 전압으로 제 2 제어 게이트를 네거티브 전압으로 유지하여 이루어질 수 있다. 대안적으로, 제어 게이트들 사이의 커플링(coupling)으로부터 저전압 충전 펌프를 사용하여 소거할 수 있지만 네거티브 전압을 사용한다. 또한, 소거는 채널 소거 프로세서로도 수행될 수 있다. 판독 동작 동안, 워드 라인 전압을 두 개의 제어 게이트들에 인가한다.
도 1은 종래의 스플릿 게이트 셀(split gate cell) 단면도.
도 2는 본 발명의 셀 실시예 단면도.
도 3a 내지 도 5b는 새로운 셀을 제조하기 위한 단계를 도시하는 단면도.
도 6 내지 도 8은 제어 게이트(1)의 플로팅 게이트 폴리(floating gate poly)와 플로팅 게이트 폴리 저장 노드 사이의 작은 공간의 제조에 관한 단면도.
*도면의 주요부분에 대한 부호의 설명*
12 : 터널 산화물 16 : FG 및 CG-1 폴리-1 층
20 : 인터폴리 유전체 층 24 : 하드 마스크
정의 : 도면들을 포함하여, 본 명세서에서 사용되는 FG는 플로팅 게이트 폴리 실리콘 또는 다른 전도체로 만들어진 저장 노드이고; CG-1은 역시 폴리 실리콘이나 다른 적절한 전도체로 만들어진 제어 게이트이며; CG-2는 실리사이드 일 수도 있는 폴리 실리콘 또는 다른 전도체로 만들어진 제어 게이트이다. FG 및 CG-1 층들은 그들이 같은 증착층 및 성장층(폴리-1)으로 형성되기 때문에, 때로는 폴리-1로 인용된다. CG-2 게이트는 폴리-2로 지정된 증착층으로 형성되기 때문에, 때로는 폴리-2로 인용된다. 폴리 실리콘은 두 개의 폴리-1 및 폴리-2 모드에 대해 어떤 다른 전도체들 보다 양호하다.
도 3내지 도 5에 도시된 바와 같이, 새로운 장치(10)를 구성하기 위한 프로세서는 종래의 IC 절연 및 액티브 영역 정의 단계가 종료된 후, 실리콘 기판(14) 위에 터널 산화물(12)의 성장 과정을 포함한다. 전형적으로, 터널 산화물의 두께는 50-150A 이고, 가급적이면 약 80-100A이면 양호하다. 그후, 인-시튜 도핑된 폴리 실리콘 층(in-situ doped polysilicon layer), 폴리-1(또는 다른 전도체)(16)이 증착된다. 그러면, 도 3a와 같이, 폴리-1은 두꺼운 게이트 포토레지스트(photoresit)(PR-1)에 의해 패턴화 되고, 도 3b에 도시된 바와 같이 장치는 개별적이고 분리된 FG 및 CG-1 구조들을 형성하기 위해 에칭된다. 이 장치의 동작에 항상 필요한 것은 아니지만, 산화물이나 다른 유전체 스페이서(dielectric spacers)들을 사용하여, FG와 CG-1 폴리-1 사이에 매우 작은 공간(~0.1 μm)을 쉽게 정의할 수 있다.
CG-1과 FG 사이의 분리 영역에 있는 실리콘 웨이퍼 기판(14)의 선택적 N+이온 임플렌트(18)가(도 3 참고) 양호하게 수행된다. 주입을 위해 사용되는 저항(PR-1)은 제거되고, 터널 산화물 에칭되며, 인터 폴리 유전체 층(20)(interpoly dielectric layer)은 후속적으로 증착된 폴리-2 층(22)으로부터 폴리-1(CG-1 및 FG) 구조들을 절연하기 위해 웨이퍼 상에 증착된다. 인터 폴리 유전체 층(20)은 필요한 결합을 성취하기 위한 실리콘 2산화물, ONO(산화물/질화물/산화물)합성물 또는 알려진 높은 K 유전체로 만들어질 수 있다. 전형적으로, 인터 폴리 층(20)은 50-300A 두께이고, 실리콘 산화물 층에 대해서는 일반적으로 약 180A 두께이다. 인터 폴리 층(20)의 두께는 그 층에 사용되는 물질에 의존한다는 것을 주의 해야한다. 선택적으로, 포토레지스트를 사용하여, 유전체는 고전압 유전체보다 게이트 유전체가 얇은 것이 필요한(두꺼운 게이트 동작과 유사한 삽입된 응용들을 위해) 선택된 영역들로부터 제거될 수 있다. 도 4a 및 도 4b에 도시된 바와 같이, 배치 가능한 하드 마스크(24)(disposable hard mask)는 폴리-2 층(22) 위에 증착된다. 그러면, 게이트 포토레지스트(PR-2)는 스플릿 게이트 셀의 폭을 정의하기 위해 하드 마스크(24) 위에 증착되고, 폴리-2 층(22) 뒤에 정지하면서 장치가 에칭된다. 코어 CMOS 영역은 포토레지스트(도시하지 않음)로 보호되고, 메모리 셀 영역은 게이트 스택 에치에 대해 개방된다. 먼저, 인터폴리 유전체 층(20), 다음에 FG 및 CG-1 폴리-1 층들(16)이 터널 산화물(12)에 정지하면서 에칭된다(도 5a).
그러면, 소스/드레인 헤일로 이온 임플렌트(26)가 주입되고, 과중한 도우즈 소스/드레인 비소 이온 임플렌트(28)(heavy dose source/drain arsenic ion implant)가 주입되어 도 5b에 도시된 구조를 형성한다. 큰 기울기 각도로 양호하게 주입된 붕소, 붕소 불화물 또는 다른 P-형 불순물은 드레인 헤일로 임플렌트(26)로 사용될 수 있다. 필요하다면, 또 다른 마스크를 사용하여, 예를 들어, 단지 드레인 끝의 헤일로 임플렌트와 비대칭인 장치를 쉽게 만들 수 있다. 일반적으로, 그러한 비대칭 장치는 더 높은 판독 전류를 나타내고, 도면에 도시된 대칭 장치와 비교하여 더 빠른 속도를 가진다. 다음으로, 종래의 코어 CMOS 프로세싱이 완료되고, 하드-마스크(24)가 도 2에 도시된 새로운 장치에 도달하기 위한 코어 CMOS 프로세스의 부분으로서 제거된다. 접점들을 드레인, 소스, CG-1 및 CG-2에 개방하면, 장치는 저전압 동작을 위한 NVRAM으로 사용될 수 있다. 또한, 이 프로세스 시퀀스는 고전압 장치들에서 사용하기 위해 증착된 HTO 및 성장 산화물의 합성물로 형성된 두꺼운 산화물들을 사용할 수 있게 한다.
FG와 CG-1 사이의 작은 공간을 만들기 위한 양호한 프로세스는 도 6 내지 도 8에 도시된다. 이 프로세스는 터널 산화물(12)의 성장 과정, 폴리-1 층(16)의 증착 과정, 얇고 도핑되지 않은 실리콘 산화물 불순물 마스크 층(30)을 층착하는 과정 다음으로 배치 가능한 도핑된 산화물 층(32) 예를 들어, 붕소-인 실리케이트 글레스(BPTEOS)(boron-phosphorous silicate glass)를 증착하는 과정을 포함한다. 패턴된 포토레지스트 층(34)이 제공되고, 이 장치는 폴리-1에 정지하면서 도핑된 산화물 층(32) 및 도핑되지 않은 산화물 마스크 층(30)의 노출된 부분을 제거하여 에칭된다. 이 결과는 고 6에 도시된 구조를 형성한다. 그후, 포토레지스트(34)가 제거되고, 이 표면이 청소되며, 배치 가능한 산화물 불순물 마스크(36)가 성장/증착된다. BPTEOS 스페이서 산화물(38)이 증착되고, 타임드 스페이서 에치(timed spacer etch)가 도 7의 구조에 도달하기 위해 형성된다. 마지막으로, 폴리-1 층(16)은 분리된 CG-1 및 FG 영역들을 형성하기 위해 에칭된다. 앞서 지시되고 도 8에 도시된 바와 같이, N-형 불순물(예를 들어, AS)은 CG-1과 FG 영역들 사이의 공간에 주입된다. 그후, 배치 가능한 산화물은 암모늄 수산화물/수소 과산화물 용액(ammonium hydroxide/hydrogen peroxide bath)에서 에칭된다. 그러면, 장치 형성은 본질적으로 도 4a, 4b, 5a 및 5b를 참고하여 위에 설명한 바와 같이 진행한다.
도 1에 도시된 바와 같이, 종래의 스플릿 게이트 장치에서, 제어 게이트, CG-1 및 CG-2들은 같은 폴리 실리콘으로 만들어지며, 물리적으로 접촉되어 있다. 또한, FG 및 CG 게이트들 아래의 터널링 산화물들의 두께들도 일반적으로 다르며, 제조를 더욱 복잡하게 한다. 선행 기술 장치의 동작에서, 단시간에(~약 10μs 대)프로그램을 성취하기 위해 제어 게이트에 큰 전압(~7.5V)을 인가하는 것이 필요하다. 그러나, 이것은 하부의 선택-게이트 산화물을 스케일 하도록 허락하지 않는다. 본 발명에서, CG-1 상의 전압은 ~5V로 제한될 수 있으므로, 터널 산화물을 선택-게이트 산화물의 게이트로 사용할 수 있다. CG-2와 CG-1 사이의 결합 비율은 높을 수 있고(예를 들어, ~0.6), 이것은 CG-2와 FG 사이의 결합과 대략 유사하다.
본 장치의 프로그래밍: 새로운 장치를 프로그램하기 위해, 전압은 먼저 CG-2에 인가된다(예를 들어, ~5.0V). 그후, 노드 CG-2는 전기적으로 표류하고, CG-1의 전압은 예를 들어, ~5V까지 상승한다. CG-1과 CG-2 사이의 결합은 약 0.6이어서 CG-2의 전압은 ~8V까지 증가한다. 다음으로, 드레인은 핫 캐리어 발생을 시작하고 FG에 주입을 시작하기 위해 펄스된다. 그리하여, CG-2의 내장형 전압 부스트(built-in voltage boost)는 전압이 저전압에 제한되어 있어도 장치 프로그래밍을 성취할 수 있게 한다.
본 발명의 구조를 사용하는 다른 장점은 주입 영역의 수직 전계가 선택-게이트 전압으로부터 독립할 수 있다는 것이다. 그리하여, 만약 선택한다면, 수직 영역을 증가하기 위해 CG-2에 큰 전압을 인가할 수 있고, 동시에 프로그래밍 전류를 제한하기 위해 CG-1에 작은 전압을 인가 할 수 있어서, 주입 효율을 향상할 수 있으며, 이것은 소스 측면 주입 셀들에서 이루어진다. 이러한 프로그래밍 스킴(programming scheme)은 저전력 응용들에서의 전력을 유지할 수 있다.
소거: 종래의 스플릿 게이트 장치에서, 소거하는 동안 큰 네거티브 전압이 CG-2에 인가되고, 드레인은 큰 포지티브 전압을 유지한다. 또한, 그러한 스킴은 본 발명의 구조에서 가능하다. CG-1은 개방하고 CG-2는 네거티브 전압으로 하여, 포지티브 드레인 전압이 종래의 스플릿 게이트 셀의 소거를 복제할 수 있다. 그러나, 현재의 셀은 네거티브 전압으로 프로그래밍하는 방법과 유사하게 소거하기 위해, 저전압 충전 펌프나 내장형 충전 펌프를 선택하여 사용할 수 있도록 한다.
또한, 도 1에 도시된 것과 같은 종래의 스플릿-게이트 셀들에서, 채널 소거는 기판과 FG 사이의 큰 결합 비율로 인해 성취하기 어렵다. 이러한 결합으로 인해, 플로팅 게이트에서 기판까지 터널링을 시작하기 위해 매우 큰 전압 예를 들어, >15V를 필요로 한다. 이러한 전압은 선택 게이트 산화물을 가로질러 나타나고, 유전체 브레이크다운을 방지하기 위해서, 본 발명의 장치에서 요구된 것 보다 더 두꺼운 산화물들이 요구될 것이다. 그러나, 그러한 두꺼운 산화물들은 장치 성능을 저하한다. 대조적으로, 본 발명에서는 채널 소거를 쉽게 사용할 수 있다. 여기서, 만약 15 볼트가 기판에 인가된다면, CG-2를 0V로, CG-1을 7.5V로 유지할 수 있어서, 모든 경우에 선택 게이트 영역의 산화물들을 가로지르는 영역은 <7.5V가 된다.
판독: 장치들의 판독은 판독하는 동안, CG-1 및 CG-2들이 워드 라인 전압까지 상승한다는 것을 제외하고 일반적인 방식을 따른다. 그리하여, 워드 라인의 효과적인 정전 용량은 종래의 스플릿 게이트 장치(얇은 게이트 산화물을 가진)에 대해 가지는 어떤 값과 유사하다. 얇은 선택-게이트 산화물(종래의 스플릿 게이트 셀과 비교해서)로, 높은 온-커런트(on-current)와 그로 인한 빠른 판독 속도가 기대된다.
본 프로그래밍 스킴은 저전력 응용들에서의 전력을 유지할 수 있고, 높은 온-커런트와 그로 인한 빠른 판독 속도가 기대된다.
Claims (23)
- p-형 실리콘 기판을 포함하고 상기 기판의 표면에 터널 산화물과, 각각 분리되어 상기 기판에 주입된 n+형 소스 및 n+형 드레인을 포함하며,상기 소스 및 드레인 사이의 상기 기판과 상기 터널 산화물 위에 있는 플로팅 게이트 폴리 실리콘 저장 노드와 상기 터널 산화물 위의 상기 플로팅 게이트 저장 노드와 분리된 제 1 폴리 실리콘 제어 게이트, 및상기 폴리 실리콘 제어 게이트와 상기 플로팅 게이트 사이 및 위에 있고 유전체 층에 의해 이들로부터 분리된 제 2 폴리 실리콘 제어 게이트를 포함하는 반도체 장치.
- 제 1 항에 있어서,상기 플로팅 게이트와 상기 제 1 제어 게이트 사이의 분리부 아래의 영역의 기판에 n+형 임플렌트를 더 포함하는 반도체 장치.
- 실리콘 기판,상기 기판 위에 터널 산화물 층,상기 터널 산화물 위에 각각 일정 공간만큼 분리된 제 1 제어 게이트 및 플로팅 게이트,상기 제 1 제어 게이트 및 상기 플로팅 게이트의 표면 위의 유전체 층,상기 유전체 층 위에 있고 상기 공간에서 확장하는 제 2 제어 게이트, 및상기 제 1 제어 게이트 및 플로팅 게이트에 근접한 상기 기판에 있는 분리된 소스 및 드레인 영역을 포함하는 스플릿 게이트 메모리 셀.
- 제 3 항에 있어서,상기 공간 아래의 상기 기판에, 상기 기판과 반대되는 전도성 형식의 고도로 도핑된 영역을 더 포함하는 스플릿 게이트 메모리 셀.
- 제 3 항에 있어서,상기 공간은 0.1미크론 정도인 스플릿 게이트 메모리 셀.
- 제 3 항에 있어서,제 1 제어 게이트 및 플로팅 게이트들은 같은 전도층으로 형성되는 스플릿 게이트 메모리 셀.
- 제 6 항에 있어서,상기 제 1 제어 게이트 및 플로팅 게이트는 폴리 실리콘을 포함하는 스플릿 게이트 메모리 셀.
- 제 7 항에 있어서,상기 제 2 제어 게이트는 폴리 실리콘 및 실리사이드 폴리 실리콘으로 이루어진 그룹의 멤버를 포함하는 스플릿 게이트 메모리 셀.
- 제 8 항에 있어서,상기 유전체 층은 실리콘 2산화물, 산화물/질화물/산화물 합성물 및 높은 k 유전체 물질로 구성된 그룹의 멤버 중 적어도 하나를 포함하는 스플릿 게이트 메모리 셀.
- 실리콘 2산화물 터널 층을 위에 포함하는 실리콘 기판,폴리 실리콘으로 구성된, 제 1 제어 게이트 전극 및 상기 터널 층 위의 상기 제 1 제어 게이트 전극으로부터 분리된 플로팅 게이트 전극,상기 제 1 제어 게이트 및 플로팅 게이트 전극들의 표면 위의 유전체 층, 및상기 제 1 제어 게이트 및 플로팅 게이트 전극들 위의 상기 유전체 층 위와 상기 전극들 사이의 상기 공간에 있는 폴리 실리콘으로 구성된 제 2 제어 게이트 전극을 포함하는 스플릿 게이트 메모리 셀.
- 제 10 항에 있어서,상기 공간 아래의 상기 기판의 n+도핑된 영역을 더 포함하는 스플릿 게이트 메모리 셀.
- 제 1 및 제 2 제어 게이트와 플로팅 게이트를 구성하고, 상기 게이트들은 유전체 층에 의해 각각 절연되고, 상기 제 1 제어 게이트 및 상기 플로팅 게이트는 같은 평면 위에 있고 그들 사이에 공간을 가지며 터널 산화물 층 위에 있는 스플릿 게이트 메모리 셀.
- 제 12 항에 있어서,상기 기판은 상기 공간 아래에 고도로 도핑된 영역을 포함하는 스플릿 게이트 메모리 셀.
- 제 3항에 있어서,상기 제 2 제어 게이트를 가로질러 제 1 극성의 전압을 인가하는 단계,상기 플로팅 게이트를 전기적으로 표류시키는 단계,상기 제어 게이트들 사이의 결합으로 인해, 제 2 제어 게이트 상의 전압이 증가하도록 하기 위해 제 1 제어 게이트에 제 1 극성의 전압을 인가하는 단계 및핫 캐리어 발생 및 상기 플로팅 게이트에 주입을 시작하는 단계를 포함하는 스플릿 게이트 메모리 셀을 프로그래밍하는 방법.
- 제 14 항에 있어서,상기 제 1 및 제 2 제어 게이트들에 인가된 전압들의 크기들이 유사한 스플릿 게이트 메모리 셀을 프로그래밍하는 방법.
- 제 14 항에 있어서,상기 제 2 제어 게이트에 인가된 전압은 상기 제 1 제어 게이트에 인가된 전압보다 더 큰 스플릿 게이트 메모리 셀을 프로그래밍하는 방법.
- 제 3 항에 청구된 형태의 스플릿 게이트 메모리 셀에 저장된 데이터를 소거하는 방법으로서,상기 제 1 제어 게이트가 개방되는 동안, 제 1 극성의 드레인 전압 및 반대 극성의 전압을 제 2 제어 게이트에 인가하는 단계를 포함하는 데이터 소거 방법.
- 제 3 항에 청구된 형태의 스플릿 게이트 메모리 셀에 저장된 데이터를 소거하는 방법으로서,프로그래밍을 하기 위한 제 14 항의 단계들을 포함하지만, 프로그래밍을 위해 사용된 극성과 반대되는 극성의 상기 제어 게이트에 전압들을 인가하는 단계를 포함하는 데이터 소거 방법.
- 제 3 항에 청구된 형태의 스플릿 게이트 메모리 셀에 저장된 데이터를 판독하는 방법으로서,상기 제 1 및 제 2 제어 게이트들의 전압을 워드 라인 전압까지 이르게 하는 단계를 포함하는 데이터 판독 방법.
- 제 4 항에 있어서,상기 소스 및 드레인 영역들은 n+형 영역들이고, 상기 영역들 중 적어도 한 영역에 근접한 기판에 적어도 하나의 p+형 헤일로-임플렌트 영역을 더 포함하는 장치.
- 제 20 항에 있어서,상기 소스 및 드레인 영역들에 근접한 헤일로 임플렌트를 더 포함하는 장치.
- 제 20 항에 있어서,헤일로 임플렌트는 상기 드레인 영역에는 있지만, 상기 장치의 상기 소스 영역에는 없는 장치.
- 제 3 항에 청구된 형태의 스플릿 게이트 메모리 셀에 저장된 데이터를 소거하는 채널 소거 방법으로서,상기 기판에 제 1 전압을 인가하는 단계,상기 선택 게이트 영역의 상기 산화물들 양단의 전계가 7.5mv/cm 이하가 되도록, 상기 제 1 제어 게이트에 대한 전압을 상기 기판에 인가되는 전압의 약 절반으로 유지하고, 상기 제 2 제어 게이트의 전압을 0V나 약 0V로 유지하는 단계를 포함하는 채널 소거 방법.
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