KR20020019140A - 저전압 구동 플래쉬 메모리 및 그 제조 방법 - Google Patents
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Abstract
플래쉬 메모리와 로직 회로를 하나의 칩에 동시에 결합할 수 있도록 구동 전압이 로직 회로와 같이 저전압인 플래쉬 메모리를 제공하기 위하여, 반도체 기판과 플로팅 게이트 사이에 형성된 게이트 산화막의 코너에 일정 경사각으로 불순물을 이온 주입하여 이온 트랩 영역을 형성하는 것으로, 반도체 기판에서 플로팅 게이트로의 전자 유입을 F-N 터널링이 아닌 트랩을 통해 터널링되도록 함으로써 플래쉬 메모리의 구동 전압을 저전압으로 할 수 있으며, 그에 따라 플래쉬 메모리와 로직 회로를 하나의 칩에 동시에 결합할 수 있다.
Description
본 발명은 플래쉬 메모리 및 그 제조 방법에 관한 것으로, 더욱 상세하게는 로직(logic) 회로와 동등한 저전압에서 구동되는 플래쉬 메모리 및 그 제조 방법에 관한 것이다.
일반적으로 플래쉬 메모리는 EPROM(erasable programmable read only memory), EEPROM(electrically erasable programmable read only memory)의 장점을 동시에 구현하고자 하는 데서 출발한 것으로, 전기적으로 데이터의 프로그래밍과 소거가 가능하면서도 간단한 제조 공정 및 소형화된 칩 사이즈 등의 면에서 낮은 제조단가를 지향한다.
또한, 플래쉬 메모리는 전원이 끊겨도 데이터가 소멸되지 않는 비휘발성 반도체 메모리지만 정보의 프로그래밍과 소거가 시스템 내에서 전기적으로 용이하게 이루어진다는 점에서 RAM(random access memory)의 성격을 가지므로, 메모리 카드나 휴대용 사무 자동화 기기의 하드 디스크를 대체하는 기억 장치 등에 이용되고 있다.
이러한 플래쉬 메모리에서 데이터의 프로그래밍은 핫 일렉트론(hot electron)의 주입에 의해 이루어진다. 즉, 소스와 드레인 간에 걸리는 포텐셜(potential) 차이에 의해 채널 내에서 핫 일렉트론이 발생되면 그 중 게이트를 이루는 다결정 실리콘과 산화막 사이의 포텐셜 장벽 이상의 에너지를 얻은 일부 일렉트론이 컨트롤(control) 게이트에 걸리는 높은 전기장에 의해 플로팅(floating) 게이트로 이동하여 저장된다.
따라서, 일반적인 모스 소자에서는 핫 일렉트론이 소자의 열화 원인이 되기 때문에 가능한 억제시키는 방향으로 소자 설계가 이루어지나, 플래쉬 메모리에서는 이러한 핫 일렉트론을 생성시키는 방향으로 소자 설계가 이루어진다.
그러면, 도 1을 참조하여 종래 일반적인 플래쉬 메모리를 개략적으로 설명한다.
도 1에서 알 수 있는 바와 같이 플래쉬 메모리는, 반도체 기판(1)의 소자 영역 상부의 일부 영역에 게이트 산화막(2)이 형성되어 있으며, 게이트 산화막(2)의 상부에는 폴리 실리콘으로 이루어진 플로팅 게이트(3)가 형성되어 외부와 연결되어 있지 않고 전자의 스토리지 노드(storage node) 역할을 한다. 그리고, 플로팅 게이트(3)의 상부에는 산화막과 질화막, 산화막이 적층된 구조의 유전막(4)이 형성되어 있으며, 유전막(4)의 상부에는 폴리 실리콘으로 이루어진 컨트롤 게이트(5)가 형성되어 일반 모스 트랜지스터에서의 게이트 역할을 한다. 그리고, 게이트 산화막(2), 플로팅 게이트(3), 유전막(4) 및 컨트롤 게이트(5)를 포함하는 게이트의 측벽에는 절연막으로 형성된 스페이서(spacer)(7)가 형성되어 있으며, 스페이서(7) 하부의 반도체 기판에는 반도체 기판(1)과는 반대 도전형의 불순물이 저농도로 매입된 LDD(lightly doped drain)(6)가 형성되어 있고, LDD(6)와 접하는 드러난 반도체 기판(1)에는 LDD(6)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인 영역(8)이 형성되어 있다.
이러한 구조의 종래 플래쉬 메모리에서는 도 2에서와 같이 소자 동작에 따라 반도체 기판에서 플로팅 게이트로 F-N 터너링(fowler-nordheim tunneling)에 의해 전자가 유입되며, 이때의 전류 밀도 JFN은 다음의 수학식 1과 같이 주어진다.
수학식 1에서 αFN과 βFN은 각각 실효 질량(effective mass)과 장벽 높이 (barrier height)의 함수인 상수이고, EOX는 산화막 양단의 전기장이다.
그리고, 종래 플래쉬 메모리의 경우에는 소자의 구동 전압은 산화막의 두께에 의존하며, 대체로 5V 내지 8V 정도의 프로그래밍 전압을 갖는다. 그러나, 로직 회로는 3.3V 정도의 전압에서 구동되므로, 플래쉬 메모리와 로직 회로의 구동 전압 차이로 인하여 플래쉬 메모리와 로직 회로를 하나의 칩에 동시에 결합하지 못하는 문제점이 있다.
본 발명은 이와 같은 문제점을 해결하기 위한 것으로, 그 목적은 플래쉬 메모리와 로직 회로를 하나의 칩에 동시에 결합할 수 있도록 구동 전압이 로직 회로와 같이 저전압인 플래쉬 메모리 및 그 제조 방법을 제공하는 데 있다.
도 1은 종래 일반적인 플래쉬 메모리를 개략적으로 도시한 단면도이고,
도 2는 종래 일반적인 플래쉬 메모리에서 실리콘/산화막/플로팅 게이트의 밴드갭을 개략적으로 도시한 모형도이고,
도 3은 본 발명의 일 실시예에 따른 저전압 구동 플래쉬 메모리를 개략적으로 도시한 단면도이고,
도 4는 본 발명의 일 실시예에 따른 저전압 구동 플래쉬 메모리에서 실리콘/산화막/플로팅 게이트의 밴드갭을 개략적으로 도시한 모형도이고,
도 5a 내지 도 5e는 본 발명의 일 실시예에 따른 저전압 구동 플래쉬 메모리를 제조하는 방법을 개략적으로 도시한 공정도이다.
상기와 같은 목적을 달성하기 위하여, 본 발명은 반도체 기판의 소자 영역 상부의 일부 영역에 형성되며, 코너 부분에 이온 트랩 영역이 형성된 게이트 산화막과, 상기 게이트 산화막 상부에 형성된 플로팅 게이트와, 상기 플로팅 게이트 상부에 형성된 유전막과, 상기 유전막 상부에 형성된 컨트롤 게이트와, 상기 게이트 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트의 측벽에 형성된 스페이서와, 상기 스페이서 하부의 반도체 기판에 불순물이 저농도로 매입된 LDD와, 상기 LDD에 접하는 상기 반도체 기판의 소자 영역에 불순물이 고농도로 매입된 소스/드레인 영역을 포함하는 것을 특징으로 한다.
또한, 본 발명은 소자 영역이 정의된 반도체 기판을 열산화하여 게이트 산화막을 성장시키고, 상기 반도체 기판 상부 전면에 폴리 실리콘을 증착한 후, 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 반도체 기판 상부 전면에 유전막과 폴리 실리콘을 순차 적층한 후, 폴리 실리콘 상부에 플로팅 게이트와 위치 맞춤된 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴을 마스크로 상기 드러난 폴리 실리콘을 식각하여 컨트롤 게이트를 형성하며, 드러난 상기 유전막과 게이트 산화막을 식각한 후 상기 게이트 패턴을 제거하는 단계와, 상기 게이트 산화막의 코너에 일정 경사각으로 불순물을 이온 주입하는 단계와, 상기 컨트롤 게이트를 마스크로 드러난 상기 반도체 기판에 불순물을 저농도로 이온 주입하여 LDD를 형성하는 단계와, 상기 반도체 기판 상부 전면에 절연막을 증착하고 등방성 식각하여 상기 게이트 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트의 측벽에 스페이서를 형성하는 단계와, 상기 스페이서와 컨트롤 게이트를 마스크로 드러난 상기 반도체 기판에 불순물을 고농도로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일 실시예를 설명한다.
도 3은 본 발명의 일 실시예에 따른 플래쉬 메모리를 개략적으로 도시한 단면도이다.
도 3에서 알 수 있는 바와 같이 본 발명의 일 실시예에 따른 플래쉬 메모리는, 반도체 기판(11)의 소자 영역 상부의 일부 영역에 게이트 산화막(12)이 형성되어 있으며, 게이트 산화막(12)의 코너 부분에는 이온 트랩 영역(16)이 형성되어 있다. 이때, 이온 트랩 영역(16)은 인(phosphorus) 등의 불순물로 형성하는 것이 바람직하다. 그리고, 게이트 산화막(12)의 상부에는 폴리 실리콘으로 이루어진 플로팅 게이트(13)가 형성되어 외부와 연결되어 있지 않고 전자의 스토리지 노드 역할을 하며, 플로팅 게이트(13)의 상부에는 산화막과 질화막, 산화막이 적층된 구조의 유전막(14)이 형성되어 있다. 또한, 유전막(14)의 상부에는 폴리 실리콘으로 이루어진 컨트롤 게이트(15)가 형성되어 일반 모스 트랜지스터에서의 게이트 역할을 한다. 그리고, 코너에 이온 트랩 영역(16)이 형성된 게이트 산화막(12), 플로팅 게이트(13), 유전막(14) 및 컨트롤 게이트(15)를 포함하는 게이트의 측벽에는 절연막으로 형성된 스페이서(18)가 형성되어 있으며, 스페이서(18) 하부의 반도체 기판(11)에는 반도체 기판(11)과는 반대 도전형의 불순물이 저농도로 매입된 LDD(17)가 형성되어 있고, LDD(17)와 접하는 반도체 기판(11)의 소자 영역에는 LDD(17)와 동일 도전형의 불순물이 고농도로 매입된 소스/드레인 영역(19)이 형성되어 있다.
이와 같은 구조를 가지는 본 발명의 일 실시예에 따른 플래쉬 메모리는 도 4에서와 같이 반도체 기판에서 플로팅 게이트로의 전하 이동이 전자 트랩(trap)을 거쳐 일어나므로 종래 F-N 터널링에 비해 훨씬 낮은 구동 전압에서 프로그래밍이 가능하게 된다.
즉, 플로팅 게이트 하부에 형성된 게이트 산화막의 코너에 형성된 이온 트랩 영역에 의해 산화막의 전위 장벽(potential barrier)이 굴곡되고 전자의 유입은 트랩을 거쳐서 이루어지므로 종래 F-N 터널링에 비해 매우 높은 전류 밀도를 가지며, 그에 따라 전자의 터널링 확률이 높아져 프로그래밍 전압을 주변의 로직 회로의 구동 전압과 같이 저전압으로 낮출 수 있게 된다.
그러면, 이러한 구조의 본 발명의 일 실시예에 따른 플래쉬 메모리를 제조하는 방법을 도 5a 내지 도 5e를 참조하여 설명한다.
먼저 도 5a에 도시한 바와 같이, 반도체 기판(11)을 열산화하여 소자 영역에 게이트 산화막(12)을 성장시키고, 게이트 산화막(12) 상부에 폴리 실리콘(13a)을 증착한 후, 폴리 실리콘(13a) 상부에 게이트 패턴(M1)을 형성한다. 이때, 게이트 패턴(M1)은 일 예로, 폴리 실리콘(13a) 상부에 감광막을 도포하고, 도포된 감광막을 게이트 패턴이 형성된 마스크로 노광한 후, 현상하여 감광막 패턴으로 형성한다.
그 다음 도 5b에 도시한 바와 같이, 게이트 패턴(M1)을 마스크로 드러난 폴리 실리콘(13a)을 식각 즉, 패터닝(patterning)하여 플로팅 게이트(13)를 형성하고, 플로팅 게이트(13) 상부의 게이트 패턴(M1)을 제거한다. 그리고, 플로팅 게이트(13)를 포함한 반도체 기판(11) 상부 전면에 유전막(14)을 증착하고, 유전막(14) 상부에 폴리 실리콘(15a)을 증착한다. 이때, 유전막(14)은 산화막과 질화막, 산화막의 적층 구조로 증착하는 것이 바람직하다. 이후, 폴리 실리콘(15a) 상부에 플로팅 게이트(13)에 위치 조정된 게이트 패턴(M2)을 형성한다. 이때, 게이트 패턴(M2)은 일 예로, 폴리 실리콘(15a) 상부에 감광막을 도포하고, 도포된 감광막을 게이트 패턴이 형성된 마스크로 노광한 후, 현상하여 감광막 패턴으로 형성한다.
그 다음 도 5c에 도시한 바와 같이, 게이트 패턴(M2)을 마스크로 드러난 폴리 실리콘(15a)을 식각 즉, 패터닝하여 컨트롤 게이트(15)를 형성하고, 다시 드러난 유전막(14)을 식각하여 제거하며, 다시 드러난 게이트 산화막(12)을 식각하여 제거함으로써 플래쉬 메모리의 게이트를 형성한 후, 컨트롤 게이트(15) 상부의 게이트 패턴(M2)을 제거한다. 즉, 도 5c의 a-a' 선인 워드 라인(word line)을 따라 자른 단면도인 도 5d에서 알 수 있는 바와 같이, 소자 분리 영역을 정의하는 필드 산화막(F)이 형성된 반도체 기판(11)의 소자 영역에 게이트 산화막(12), 플로팅 게이트(13), 유전막(14) 및 컨트롤 게이트(15)의 적층 구조로 형성된 플래쉬 메모리의 게이트를 완성한다.
그 다음 도 5e에 도시한 바와 같이, 소정의 경사각(θ), 바람직하게는 20도 내지 30도의 경사로 게이트 산화막(12)의 코너에 이온 주입 공정에 의해 이온을 주입하여 이온 트랩 영역(16)을 형성한다. 이때, 이온 주입에 의해 불순물이 게이트 산화막(12)의 코너 부분에만 분포되도록 하기 위하여 낮은 에너지를 이용하여 불순물을 이온 주입하는 것이 바람직하며, 이온 주입되는 불순물로 인 등을 사용하는 것이 바람직하다.
그 다음 도 3에 도시한 바와 같이, 코너에 이온 트랩 영역(16)이 형성된 게이트 산화막(12), 플로팅 게이트(13), 유전막(14) 및 컨트롤 게이트(15)를 포함하는 게이트를 마스크로 드러난 반도체 기판(11)에 반도체 기판(11)과 반대 도전형의 불순물을 저농도로 이온 주입하여 LDD(17)를 형성한 후, 반도체 기판(11) 상부 전면에 절연막을 증착하고 등방성 식각하여 게이트 측벽에 스페이서(18)를 형성한다.그리고, 게이트 및 스페이서를 마스크로 드러난 반도체 기판(11)에 LDD(17)와 동일 도전형의 불순물을 고농도로 이온 주입하여 소스/드레인 영역(19)을 형성함으로써 저전압에서 구동되는 플래쉬 메모리를 완성한다.
이와 같이 본 발명은 반도체 기판과 플로팅 게이트 사이에 형성된 게이트 산화막의 코너에 이온 트랩 영역을 형성하여 플로팅 게이트로의 전자 유입을 F-N 터널링이 아닌 트랩을 통해 터널링되도록 함으로써 플래쉬 메모리의 구동 전압을 저전압으로 할 수 있으며, 그에 따라 플래쉬 메모리와 로직 회로를 하나의 칩에 동시에 결합할 수 있는 이점이 있다.
Claims (7)
- 반도체 기판의 소자 영역 상부의 일부 영역에 형성되며, 코너 부분에 이온 트랩 영역이 형성된 게이트 산화막과;상기 게이트 산화막 상부에 형성된 플로팅 게이트와;상기 플로팅 게이트 상부에 형성된 유전막과;상기 유전막 상부에 형성된 컨트롤 게이트와;상기 게이트 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트의 측벽에 형성된 스페이서와;상기 스페이서 하부의 반도체 기판에 불순물이 저농도로 매입된 LDD와;상기 LDD에 접하는 상기 반도체 기판의 소자 영역에 불순물이 고농도로 매입된 소스/드레인 영역을 포함하는 것을 특징으로 하는 저전압 구동 플래쉬 메모리.
- 제 1 항에 있어서, 상기 이온 트랩 영역은 상기 게이트 산화막의 코너에 이온 주입된 불순물로 형성된 것을 특징으로 하는 저전압 구동 플래쉬 메모리.
- 제 1 항에 있어서, 상기 유전막은 산화막과 질화막, 산화막의 적층 구조로 형성된 것을 특징으로 하는 저전압 구동 플래쉬 메모리.
- 소자 영역이 정의된 반도체 기판을 열산화하여 게이트 산화막을 성장시키고,상기 반도체 기판 상부 전면에 폴리 실리콘을 증착한 후, 패터닝하여 플로팅 게이트를 형성하는 단계와;상기 반도체 기판 상부 전면에 유전막과 폴리 실리콘을 순차 적층한 후, 폴리 실리콘 상부에 플로팅 게이트와 위치 맞춤된 게이트 패턴을 형성하는 단계와;상기 게이트 패턴을 마스크로 상기 드러난 폴리 실리콘을 식각하여 컨트롤 게이트를 형성하며, 드러난 상기 유전막과 게이트 산화막을 식각한 후 상기 게이트 패턴을 제거하는 단계와;상기 게이트 산화막의 코너에 일정 경사각으로 불순물을 이온 주입하는 단계와;상기 컨트롤 게이트를 마스크로 드러난 상기 반도체 기판에 불순물을 저농도로 이온 주입하여 LDD를 형성하는 단계와;상기 반도체 기판 상부 전면에 절연막을 증착하고 등방성 식각하여 상기 게이트 산화막, 플로팅 게이트, 유전막 및 컨트롤 게이트의 측벽에 스페이서를 형성하는 단계와;상기 스페이서와 컨트롤 게이트를 마스크로 드러난 상기 반도체 기판에 불순물을 고농도로 이온 주입하여 소스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 저전압 구동 플래쉬 메모리 제조 방법.
- 제 4 항에 있어서, 상기 반도체 기판 상부 전면에 유전막과 폴리 실리콘을 순차 적층한 후, 폴리 실리콘 상부에 플로팅 게이트와 위치 맞춤된 게이트 패턴을형성하는 단계에서,상기 유전막의 증착은 산화막과 질화막, 산화막을 순차 적층하는 것을 특징으로 하는 저전압 구동 플래쉬 메모리 제조 방법.
- 제 4 항 또는 제 5 항에 있어서, 상기 게이트 산화막의 코너에 일정 경사각으로 불순물을 이온 주입하는 단계에서,상기 불순물의 이온 주입 각도는 20도 내지 30도로 하는 것을 특징으로 하는 저전압 구동 플래쉬 메모리 제조 방법.
- 제 6 항에 있어서, 상기 불순물의 이온 주입은 이온 주입되는 불순물이 상기 게이트 산화막의 코너에만 분포하도록 낮은 에너지로 실시하는 것을 특징으로 하는 저전압 구동 플래쉬 메모리 제조 방법.
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