KR19980071225A - 반도체 장치 및 그 제조 방법 - Google Patents

반도체 장치 및 그 제조 방법 Download PDF

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Abstract

소자 면적의 축소를 행하는 경우에도 형성이 용이하고, 또한 그 저항을 저감할 수 있는 공통 신호선(소스선)을 포함하는 반도체 장치를 제공한다.
적층 게이트 상부의 게이트 부재(3)는, 소자 영역(1)과 교차하도록, 선택 게이트 SGB, SGS와 그 사이의 복수의 메모리 셀의 제어 게이트 CG1∼CG16을 구성한다. 소자 영역(1)의 상층에 병행하도록 금속 배선(8)이 설치되고, 비트선 BL, 비트선 BL 복수 라인마다 소스선 SL을 구성한다. 소스선은, 비트선 콘택 CB와 동일하게 소스선 콘택 CS에 저저항의 금속으로 이루어지는 도전 부재(6)를 통해 유도된다.

Description

반도체 장치 및 그 제조 방법
본 발명은 반도체 장치에 관한 것으로, 특히 불휘발성 반도체 기억 장치의 콘택 기술 및 배선 기술의 개량에 관한 것이다.
반도체 장치, 특히 반도체 메모리의 대용량화, 고속화를 행하기 위해서는 소자의 미세화가 중요하고, 특히 DRAM이나 EEPROM으로 대표되는 대용량 반도체 메모리에서는 그 요청이 현저하다.
EEPROM은, 전기적으로 데이터의 재기록이 가능한 불휘발성 반도체 메모리이고, 전하 축적층과 제어 게이트의 적층 구조를 갖는 MOS 트랜지스터 구조의 메모리 셀을 이용한 것이 알려져 있다.
도 45, 도 46은, EEPROM 중 하나인 일반적인 MOS형 FET 구성의 EEPROM의 메모리 셀의 구조를 도시한다. 도 45는 평면도이고, 도 46은 도 45의 F46-F46 단면도이다. P형 실리콘 기판 혹은 P 웰(16)에 소자 분리 절연막(17)이 형성되고, 그 밑에는 채널 스토퍼로서 P+형 층이 형성되어 있다. 이와 같이, 선택 산화로써 소자 분리(LOCOS 소자 분리)된 기판 상의 채널 영역 전면에 터널 전류가 흐를 수 있는 얇은 제1 게이트 절연막(18)이 형성된다. 이 절연막(18) 상에 전하 축적층(19)이 형성되고, 이 위에 다시 제2 게이트 절연막(20)을 통해 제어 게이트(21)가 형성되어 있다. 전하 축적층(19)과 제어 게이트(21)는, 채널 길이 방향에서 동일한 마스크를 이용하여 연속적으로 에칭됨에 따라 그 엣지가 구비된다. 그리고, 이들 적층 게이트(19, 21)를 마스크로서 불순물을 이온 주입하여 소스, 드레인으로 되는 N+형 층(22)이 형성되어 있다.
또한, 도 47은 트렌치 소자 분리를 이용한 경우의 단면도를 나타낸다. 이 단면은, 상기 F46-F46 단면과 비교 대상이 되는 부분에 해당한다. P 형 실리콘 기판 혹은 P 웰(16)에 소자 분리용 트렌치 홈(17)이 형성되고, 트렌치 홈 내부에 소자 분리용 절연 재료, 예를 들면 SiO2부재(17)가 매립되어 있다. 트렌치 홈 하부에는 채널 스토퍼로서 P+형 층이 형성되어 있다. 이와 같이, 트렌치에 의해 소자 분리된 기판 상의 채널 영역 전면에, 터널 전류가 흐를 수 있는 얇은 제어 게이트 절연막(18)이 형성된다. 이 절연막(18) 상에 전하 축적층(19)이 형성되고, 이 위에 다시 제2 게이트 절연막(20)을 통해 제어 게이트(21)가 형성되어 있다. 트렌치 소자 분리를 이용함에 따라 제어 게이트에 평행한 방향의 미세화를 기대할 수 있다.
이상과 같은 메모리 셀을 이용한 불휘발성 반도체 메모리 장치에는 메모리 셀을 직렬 혹은 병렬로 배치함으로써, 몇개의 메모리 셀 어레이 구성이 제안되고 있다.
도 48은, NOR형 셀의 구성을 도시한 평면도이다. NOR 형 셀은, 2개의 메모리 셀의 드레인을 공통으로 한 병렬 접속을 행하고, 병렬 접속점에 열선(비트선)이 콘택되도록 셀을 배치한 구성이다. NOR형 셀 구성으로는, 소자 분리된 반도체 기판 상에 비트선 콘택부를 설치하여 2개의 셀 트랜지스터로 공용하고, 셀 트랜지스터의 다른 한쪽 소스측은 소자 분리를 하지 않고 공통 배선(확산 소스 영역)으로 하고 있다. 비트선 콘택(드레인 콘택) 영역 및 확산 소스 영역은, 셀 트랜지스터가 설치되는 반도체 기판 혹은 P형 웰은 역극성의 N형으로 되어 있고, 필요에 따라 그 불순물 농도가 원하는 값이 되도록 불순물 주입이 행해지고 있다.
NOR형 셀에서, 전하 축적층으로의 전자 주입에 의한 기록은 예를 들면, 제어 게이트(워드선)에 10V, 드레인(비트선)에 5V를 인가하고, 드레인 근방에서의 가로 방향 고전계에 의해 채널 열전자를 발생시키고, 이 열전자의 주입에 의해 달성된다. 한편, 전하 축적층으로부터의 전자 방출에 의한 소거는, 예를 들면 제어 게이트(워드선)에 0V, 소스 영역(소스선∼소스 확산 영역)에 12V를 인가하여, 소스 영역과 오버랩하는 전하 축적층과 소스 영역 사이에서의 F-N(Fowler-Nordheim) 터널링에 의해 달성된다.
이와 같은 NOR형 셀 구성의 메모리 셀 어레이에서, 고속화 혹은 대용량화를 행하기 위해, 치수의 축소에 따른 미세화가 강하게 요구되고 있다. 제어 게이트방향에서의 미세화에는, 먼저 도시된 트렌치 소자 분리가 유효하다. 한편, 제어 게이트 방향에 수직인 방향, 즉 비트선 방향의 미세화에는 제어 게이트 길이 및 제어 게이트 간격의 축소가 매우 중요해진다.
공통 소스선을 제어 게이트와 평행하게 또한 제어 게이트 사이에 형성하는 것은, 메모리 셀의 미세화를 행하는 데에 매우 문제가 된다. 예를 들면, 최소 치수를 0.25㎛라고 생각한 경우, 소자 분리 영역의 길이 방향 폭은, 2개의 셀 트랜지스터의 제어 게이트 길이 만큼과 비트선 콘택 폭 및 제어 게이트와 콘택 사이의 여유를 더한 만큼이 되고, 예를 들면 제어 게이트 길이 0.25㎛, 콘택 사이즈 0.3㎛, 콘택과 제어 게이트 사이의 여유를 0.15㎛라고 상정하면 1.1㎛로 된다. 한편, 소자 분리 영역의 짧은 길이 방향 폭은 소자 분리 영역폭이고, 예를 들면 0.25㎛로 된다. 이와 같은 미세한 패턴을 리소그래피 기술을 이용하여 전사하고, 필드 절연 두께막 혹은 트렌치 홈을 형성하는 것은 매우 곤란하고, 근접 효과나 레지스트의 경화 등의 영향에 의해 패턴의 변형이 생겨 버린다. 특히, 게이트 길이 방향의 치수의 왜곡은, 소스 영역과 제어 게이트 사이의 치수 편차를 생기게 하기 때문에, 소거 흩어짐 등의 원인이 되는, 임계치 전압의 변동을 야기할 가능성이 있어 중대한 문제가 된다.
이와 같은 문제를 해결하기 위해 Self-Aligned-Source(SAS) 법이 이용된다. 도 49에 SAS를 이용한 경우의 메모리 셀 어레이의 일례를 도시한다. 소자 분리 영역은, 비트선 방향으로 평행한 라인형으로 설치한다. 그 후, 게이트 산화막, 전하 축적층(F.G ; 플로팅 게이트), 게이트 절연막(ONO ; 산화막/질화막/산화막의 3층 구조), 제어 게이트(폴리실리콘(POLY) 및 WSi의 적층 구조)를 형성한다. 이 때, 제어 게이트 상에는 SiO2이외의 마스크 재료, 예를 들면 SiN을 설치한다. 제어 게이트까지 형성한 후에, 전면을 레지스트로 덮고, 공통 소스선을 형성하는 영역을 리소그래피에 의해 개구한다(도 49의 (a)).
그리고, SiN이나 Si와 선택비가 높은 SiO2의 RIE 조건을 이용하여 드라이에칭하고, 개구부 내의 소자 분리막을 제거한다. 고선택비 조건으로 함으로써, 제어 게이트나 반도체 기판이 깎이지 않고 소자 분리막을 제거할 수 있기 때문에, 확산 소스 영역이 제어 게이트에 대해 정렬 편차를 생기게 하지 않고 형성할 수 있다. 에칭 후, 재차 리소그래피 기술에 의해 확산 소스 영역이 개구한 레지스트 패턴을 형성하고, N 형 불순물, 예를 들면 인이나 비소 등을 이온 주입하여 공통의 확산 소스 영역을 형성한다(도 49의 (b)). SAS 법을 이용함으로써 비트선 방향의 미세화가 가능해진다. 도 48의 F49-F49는 상기한 바와 같은 SAS를 이용한 구조로 되어 있다.
그러나, SAS 법으로는 일단 소자 분리를 행한 후에 부분적으로 소자 분리막을 제거하고나서 불순물 이온 주입을 행하여 확산 소스 영역을 형성하기 때문에, 트렌치 소자 분리법을 이용한 경우에는, 소스선의 형성이 곤란해진다. 상기 NOR형 셀로는, 일반적으로 채널 열전자 주입을 이용한 기록 방식을 이용하므로, 트렌치 소자 분리된 비트선 콘택 사이의 펀치스루 내압은, 기록시에 메모리 셀의 드레인부에 인가되는 전압(6V 정도)보다도 높게 할 필요가 있다. 그 때문에, 트렌치 홈의 깊이에 대해, 종래의 선택 산화, 소위 LOCOS 소자 분리로 형성되는 필드 산화막 두께와 동일한 정도(300㎚∼400㎚)로 해야한다. 트렌치 홈 내의 SiO2를 제거한 후의 트렌치 홈에는, 트렌치 홈 깊이 만큼의 단차가 있기 때문에, 이온 주입해도 소스선이 형성되지 않는 문제가 생긴다.
또한, 0.25㎛ 룰을 이용한 경우, 제어 게이트 길이가 0.25㎛정도로 되기 때문에, 제어 게이트와 자기 정합적으로 소스 영역에 1×1015㎝-2이상의 고불순물량을 이온 주입하면, 주입 후의 열 처리에 의해 불순물이 제어 게이트밑으로 확산해 버린다. 이 결과, 실행 채널 길이가 짧아지고, 펀치스루를 일으키는 문제가 생긴다. 따라서, 소스선에의 고농도 불순물 이온 주입은 매우 곤란할 것으로 예상된다. 이것은, 소스선의 형성이 곤란함과 동시에, 소스선 저항의 증대를 초래한다고 생각할 수 있고, 셀 전류의 저하나 임계치 전압의 변동등의 문제가 발생한다.
도 50은, 복수의 메모리 셀을 이들의 소스, 드레인 확산층을 공용하여 직렬 접속한 NAND형 셀의 구성을 나타낸 평면도이다. NAND형 셀의 배치 구성은, 상기 NOR형 셀 구성보다도 셀 점유 면적을 작게 할 수 있다 (예를 들면, 특원소62-23944호). 메모리 셀 트랜지스터 MC1∼8이 직렬 접속된 하나의 NAND 셀군은, 비트선 방향을 따라 라인형으로 소자 분리되어 있다. 사선은 제어 게이트(워드선) 하의 전하 축적층(플로팅 게이트 FG)을 나타내고 있다. 하나의 NAND 셀군의 일단측의 드레인 D는, 선택 게이트 트랜지스터 SG1을 통해 도시하지 않은 비트선에 접속되고(비트선 콘택 BC), 타단측의 소스는, 별도의 선택 게이트 트랜지스터 SG2를 통해 확산 소스선S에 접속되어 있다. 비트선 콘택 BC는, 각 NAND 셀군마다 하나 설치되고, 확산 소스선은 소자 분리되지 않고 각 NAND 셀군이 전부 공통된 소스선으로 연결된다.
NADN형 셀 구성의 메모리 셀로는, 소거 및 기록 모두 전하 축적층과 기판사이의 전하의 교환을 이용한다. 도 51, 도 52는 NAND 셀 구성의 메모리 셀 어레이의 동작 전위 관계를 나타내고 있다. 아래에 설명한다.
소거는, 제어 게이트에 저전위(예를 들면 0V)를 공급하고, 소스, 드레인, 기판에 고전위(예를 들면 20V)를 공급하고, 터널 현상을 이용하여 전하 축적층으로부터의 전자 방출을 행하고, 임계치 전압이 마이너스가 되는 것으로, 예를 들면 0상태로 한다.
한편, 게이트 기록시에는 제어 게이트에 고전위(예를 들면 20V)를 공급하고, 소스, 드레인, 기판에 저전위(예를 들면 0V)를 공급하여 전하 축적층으로 전자 주입을 행하고, 임계치 전압이 플러스로 되는 것으로, 예를 들면 1 상태로 한다.
NAND형 셀 구성으로는, 기록은 선택한 제어 게이트로 이어지는 모든 트랜지스터에서 동시에 행해진다. 따라서, 임계치 전압을 플러스로 하는 1 기록 셀과 임계치 전압을 마이너스 상태로 하는 0 기록 셀이 동일 제어 게이트로 연속해 있게 된다. 이와 같은 기록에 선택성을 갖게 하기 위해 아래에 나타낸 기록 방식을 이용한다.
도 51에서는, 1 기록하는 선택 셀의 비트선에 0V를 인가하고, 0 기록하는 선택 셀의 비트선에는 중간 전위(예를 들면 8V)를 인가한다. 선택 셀에 중간 전위를 전송하기 위해, 비선택의 제어 게이트에는 중간 전압보다도 높은 전압(예를 들면 10V)을 인가한다. 소스선측의 선택 트랜지스터의 게이트에는 0V를 인가하여 기록시에 비트선과 소스선 사이에 흐르는 관통 전류를 없애 중간 전압을 만드는 주변 승압 회로의 승압 능력을 높인다. 한편, 비트선측의 선택 트랜지스터의 게이트에는 비선택 제어 게이트와 동일한 10V를 인가하여 중간 전위를 전송한다.
도 52에서는 0을 기록하는 비트선의 비트선측 선택 트랜지스터의 게이트에 저전압(예를 들면 3V), 비트선에도 저전압(예를 들면 3V)을 인가하여 선택 트랜지스터를 차단하는 방법을 취한다. 소스측의 선택 트랜지스터는, 도 51과 마찬가지로 차단하여 비트선 전체를 플로팅 상태로 한다. 이 상태에서는 선택된 제어 게이트에 고전압(예를 들면 20V)이 인가됐을 때, 제어 게이트의 전위에 의해 0 기록하는 비선택 셀의 채널 전위도 또 용량 커플링하여 상승하고, 0 기록하는 비선택 셀의 게이트에 인가되는 전계가 내려가고, 1 기록을 억제한다. 0을 기록하는 비선택셀의 채널 전위를 효율적으로 상승시키기 위해 비선택 제어 게이트에도 중간 전위(예를 들면 8V)를 인가한다.
데이터의 판독은 1, 0 상태의 임계치 전압의 플러스·마이너스를 이용하여 행한다. 즉, 소스 및 선택된 제어 게이트에 저전위(예를 들면 0V)를 공급하고, 선택된 비트선에 판독용 전위(예를 들면 1V)를 공급하고, 셀 트랜지스터에 흐르는 전류의 유무로 0, 1의 판별을 행한다. 이 때, 선택 비트선으로 이어지는 비선택셀이 전부 온상태가 되도록 1 상태의 셀 트랜지스터 임계치 전압보다도 높은 전압(예를 들면 5V)을 비선택의 제어 게이트 전부에 인가한다. 이상과 같이, EEPROM에서는, 전하 축적층과 기판 사이에서 산화막의 터널 전류를 이용하여 데이터 소거, 기록을 행하고, 마찬가지로 전하 축적층 직하의 산화막/기판 계면에 채널을 형성하여 판독을 행하고 있다.
이와 같은 NAND형 셀 어레이 구성으로는, NOR형 셀 어레이 구성과 비교하면, 비트선 콘택은 여러개의 메모리 셀(예를 들면 16개)에 대해 하나 설치하면 된다. 따라서, 콘택 영역의 면적이 감소하고, 셀 면적을 현저하게 작게 하는 것이 가능해진다. 바꾸어 말하면, 원래 비트선 방향의 미세화에 우수하다고 할 수 있다. 그리고, 또한 트렌치 소자 분리를 이용하면 셀 면적의 매우 작은 메모리 셀을 형성하는 것이 가능해진다. 1994년의 IEDM에서 아리도메(有留) 등이 보고한 트렌치 소자 분리 NAND 셀로는 최소 치수 0.25㎛ 룰에서 셀 면적을 0.31㎛2로까지 축소 가능하다.
그런데, NAND형 셀 어레이 구성에서 예를 들면 0.25㎛ 룰을 이용한 경우, 확산 소스선에 고농도 불순물 주입을 행하면, 확산 소스선에 인접하는 선택 트랜지스터의 펀치스루 내압이 현저하게 저하하여 기록시에 차단할 수 없게 되는 문제가 생긴다. 그 때문에, 고농도 불순물 주입을 제한할 필요가 있고, NOR형 셀과 마찬가지로 소스선 저항의 증대를 막아야한다.
NAND형 셀 어레이에서는 확산 소스선의 저항이 높아지면, 확산 소스선에서의 전위 강하를 무시할 수 없게 되고, 이것이 판독시에 임계치 전압 분포의 확대를 발생시킨다. 확산 소스선은, 수개의 NAND 열마다 금속 바이패스로 치환되어 배선된다. 이것은 확산 소스선의 저항을 저감하기 위해서지만, 금속 비트선이 각 NAND 열 상에 존재하기 때문에 각 NAND 열마다 콘택을 설치하여 확산 소스선과 분로할 수는 없다. 이 때문에 분로 영역으로부터 가장 떨어져 설치되어 있는 NAND열은, 소스선의 저항의 영향을 더 받게 된다.
즉, 기록시에 상기 NAND 열 내의 선택 메모리 셀이 기록되는 메모리 셀 중, 가장 빠르게 기록되는 셀인 경우에, 상기 셀이 기록되어 1 상태가 될 때, 다른 셀은 아직 0 상태인 것을 생각할 수 있다. 이 때, 검증 판독에 의해 상기 NAND 열이외의 NAND 열의 셀 전류는 상기 NAND 열의 셀 전류보다도 훨씬 크기 때문에, 상기 NAND 열의 소스 전위는 소스 저항과 셀 전류에 의해 전위 강하가 발생한다. 이것은 상기 NAND 열 내의 선택 셀 임계치 전압을, 외관상 높게 보이게 한다. 이 결과, 원래 기록 종료가 되도록 임계치 전압보다도 낮은 상태에서 기록 종료가 된다. 이에 따라, 기록 후의 임계치 전압 분포의 확대가 발생한다.
이와 같은 문제는, 하나의 메모리 셀의 기록 후의 임계치 전압을 2개 이상으로 하여 하나의 메모리 셀에 2치 이상의 정보를 갖게 하는 다중값 방식을 이용한경우, 하나의 임계치 전압의 분포 넓이가 크면, 기록 전압이나 판독 전압이 매우 높아지고, 기록 속도의 대폭적인 저하나 셀에의 디스터브(disturb)의 문제가 현저해진다는 문제도 생긴다.
또, 상기 확산 소스선은 일반화하여 셀 어레이의 공통 신호선이라고 바꿔 말할 수 있다. 따라서, 이상의 문제는 불휘발성 반도체 메모리 장치에 한한 문제가 아니고, 셀 어레이의 공통 신호선을 포함하는 반도체 메모리 장치 혹은 반도체 장치전반에 관한 것이다. 또한, 그 어레이 구성은 NOR형 셀 구성이나 NAND형 셀 구성에 한한 것이 아니다. 또한, 여기서는 0.25㎛ 룰의 경우에 대해 진술하고 있지만, 이것에 한하는 것이 아니다.
이와 같이 종래에는, 메모리 장치의 미세화를 행하여 소자 면적의 축소를 도모하는 경우에, 공통 신호선, 예를 들면 소스선의 형성이 곤란하고, 또한 소스선의 저항이 높아지는 문제가 있었다.
본 발명의 과제는, 상기된 바와 같은 사정을 고려하여 소자 면적의 축소를 행하는 경우에도, 형성이 용이하고, 또한 그 저항을 저감할 수 있는 공통 신호선을 포함하는 반도체 장치 및 그 제조 방법을 제공하는 것에 있다.
본 발명의 반도체 장치는, 반도체 기판과, 상기 반도체 기판 상에 설치된 복수의 소자 분리 영역과, 상기 소자 분리 영역에 의해 스트라이프 형상으로 분리된 복수의 제1 반도체 영역과, 메모리 셀 어레이로 구성하기 위해 상기 제1 반도체 영역에 교차하도록, 또한 소정의 간격을 유지하여 설치된 복수의 게이트 부재와, 상기 게이트 부재 상호간의 상기 제1 반도체 영역 표면에 설치된, 상기 반도체 기판과는 반대의 도전형을 갖는 제2 반도체 영역과, 상기 메모리 셀 어레이를 덮는 층간 절연막과, 제1의 인접하는 상기 게이트 부재 상호간의 상기 제2 반도체 영역 각각에 전기적으로 접속되고, 또한 제2의 인접하는 상기 게이트 부재 상호간의 상기 제2 반도체 영역 각각에 전기적으로 접속되는 제1 도전 부재와, 상기 제1 의 인접하는 상기 게이트 부재 상호간의 상기 제1 도전 부재 각각에 대해 전기적으로 접속하도록 설치되고, 또한 상기 제2의 인접하는 상기 게이트 부재 상호간의 상기 제1 도전 부재 각각에 공통적이고 전기적으로 접속하도록 상기 게이트 부재 상호사이를 따라 설치되는 제2 도전 부재와, 각각 소정의 상기 제2 도전 부재의 대응 부분과 전기적으로 접속하기 위해 상호 이격하면서 상기 게이트 부재와 교차하도록 설치된 전위 공급용의 배선을 구비한 것을 특징으로 한다.
또한, 본 발명의 반도체 장치는 반도체 기판과, 상기 반도체 기판 상에 설치된 복수의 소자 분리 영역과, 상기 소자 분리 영역에 의해 분리된 복수의 제1 반도체 영역과, 메모리 셀 어레이로서 구성하기 위해 상기 제1 반도체 영역에 교차하도록, 또한 소정의 간격을 유지하여 설치된 복수의 게이트 부재와, 상기 게이트 부재 상호간의 상기 제1 반도체 영역 표면에 설치된, 상기 반도체 기판과는 반대의 도전형을 갖는 제2 반도체 영역과, 상기 메모리 셀 어레이를 덮는 층간 절연막과, 상기 층간 절연막 상에서 상기 제1 반도체 영역을 따라 설치되는, 복수의 비트선 및 상기 비트선 복수 라인마다 배치되는 복수의 소스선과, 제1의 인접하는 상기 게이트 부재 상호간의 상기 제2 반도체 영역과 상기 비트선을 결합하기 위해 상기 제2 반도체 영역 각각에 대응하여 개개에 설치되고, 또한 제2의 인접하는 상기 게이트 부재 상호간의 상기 제2 반도체 영역과 상기 소스선을 결합하기 위해 상기 제2 반도체 영역에 공통적으로 대응하도록 설치되는 도전 부재를 구비하는 것을 특징으로 한다.
본 발명에 따르면, 도전 부재(제2 도전 부재)에 의해 전위 공급용의 공통 신호선으로서의 예를 들면 소스선과 연결되는 제2 반도체 영역은 전기적으로 동일 전위로 된다. 따라서 도전 부재(제2 도전부재)로서 저저항의 부재를 선택하면, 제2 반도체 영역에 전위를 공급하는 신호선의 저저항화를 용이하게 달성할 수 있다.
또한, 본 발명의 반도체 장치의 제조 방법은 반도체 기판 상에 복수의 소자 분리 영역을 형성하는 공정과, 메모리 셀 어레이로서 구성하기 위해 상기 소자 분리 영역에 의해 분리된 제1 반도체 영역에 교차하도록, 또한 상호 소정의 간격을 유지하도록 복수의 게이트 부재를 형성하는 공정과, 적어도 상기 게이트 부재를 마스크로 하여 상기 제1 반도체 영역 표면에 상기 반도체 기판과는 반대의 도전형을 갖는 제2 반도체 영역을 형성하는 공정과, 상기 메모리 셀 어레이를 덮는 층간 절연막을 형성하는 공정과, 제1의 인접하는 상기 게이트 부재 상호간의 상기 제2 반도체 영역에 대응하고, 또한 제2의 인접하는 상기 게이트 부재 상호간의 상기 제2 반도체 영역에 대응하여 상기 층간 절연막에 개구부를 형성하여 적어도 이 개구부에 도전 부재를 형성하는 공정과, 각각 상기 제1의 인접하는 상기 게이트 부재 상호간의 상기 도전 부재의 대응 부분과 결합하는 비트선 및 상기 제2의 인접하는 상기 게이트 부재 상호간의 상기 도전 부재의 대응 부분과 결합하는 소스선을 상기 게이트 부재와 교차시키도록 형성하는 공정을 구비하고, 상기 도전 부재는 상기 제2의 인접하는 상기 게이트 부재 상호간의 상기 제2 반도체 영역이 공통 접속되도록, 상기 제2의 인접하는 상기 게이트 부재 상호 사이를 따라 연속하여 형성되는 것을 특징으로 한다.
본 발명에 따르면, 도전 부재의 가공 공정에서 치수 제어 마진을 넓게 함과 동시에, 미세화에 매우 유리해진다. 또한, 비트선과 소스선의 콘택은 동시에 행해져 공정의 간략화에 기여한다. 또한, 동일 콘택 내에 별도의 낮은 저항율의 도전체를 매립함으로써, 공정수가 증가하지 않고도 콘택 저항의 저저항화 및 신호선의 저저항화를 도모할 수 있다.
도 1은 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 도시한 평면도.
도 2는 도 1의 구성의 제조 공정을 도시한 제1 평면도.
도 3은 도 1의 구성의 제조 공정을 도시한 제2 평면도.
도 4는 도 1의 구성의 제조 공정을 도시한 제3 평면도.
도 5의 (a)∼(e)는 도 1의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도.
도 6의 (a),(b),(c)는 도 1의 구성의 제조 공정에 대한 각 부를 도시한 제1 단면도이고, 도 6의 (d)는 도 5의 제조 공정에 대한 주요부의 제1 단면도.
도 7의 (a),(b),(c)는 도 1의 구성의 제조 공정에 대한 각 부를 도시한 제2 단면도이고, 도 7의 (d)는 도 5의 제조 공정에 대한 주요부의 제2 단면도.
도 8의 (a),(b),(c)는 도 1의 구성의 제조 공정에 대한 각 부를 도시한 제3 단면도이고, 도 8의 (d)는 도 5의 제조 공정에 대한 주요부의 제3 단면도.
도 9의 (a),(b),(c)는, 도 1 구성의 제조 공정에 관한 각 부를 도시한 제4 단면도이고, 도 9의 (d)는 도 5의 제조 공정에 대한 주요부의 제4 단면도.
도 10의 (a),(b),(c)는 도 1 구성의 제조 공정에 관한 각 부를 도시한 제5 단면도이고, 도 10의 (d)는 도 5의 제조 공정에 대한 주요부의 제5 단면도.
도 11은 미세화를 위한 부분적 응용예로서, 비트선 콘택을 도시한 평면도.
도 12는 본 발명의 제2 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 도시한 평면도.
도 13은 도 12의 구성의 제조 공정을 도시한 제1 평면도.
도 14는 도 12의 구성의 제조 공정을 도시한 제2 평면도.
도 15는 도 12의 구성의 제조 공정을 도시한 제3 평면도.
도 16의 (a)∼(e)는 도 12의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도.
도 17의 (a),(b),(c)는 도 12의 구성의 제조 공정에 대한 각 부를 도시한 제1 단면도이고, 도 17의 (d)는 도 16의 제조 공정에 대한 주요부의 제1 단면도.
도 18의 (a),(b),(c)는 도 12의 구성의 제조 공정에 대한 각 부를 도시한 제2 단면도이고, 도 18의 (d)는 도 16의 제조 공정에 대한 주요부의 제2 단면도.
도 19의 (a),(b),(c)는 도 12의 구성의 제조 공정에 관한 각부를 도시한 제3 단면도이고, 도 19의 (d)는 도 16의 제조 공정에 대한 주요부의 제3 단면도.
도 20의 (a),(b),(c)는, 도 12의 구성의 제조 공정에 대한 각 부를 도시한 제4 단면도이고, 도 20의 (d)는 도 16의 제조 공정에 대한 주요부의 제4 단면도.
도 21의 (a),(b),(c)는 도 12의 구성의 제조 공정에 대한 각 부를 도시한 제5 단면도이고, 도 21의 (d)는 도 16의 제조 공정에 대한 주요부의 제5 단면도.
도 22는 본 발명의 제3 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 도시한 평면도.
도 23은 도 22의 구성의 제조 공정을 도시한 제1 평면도.
도 24는 도 22의 구성의 제조 공정을 도시한 제2 평면도.
도 25의 (a)∼(d)는 도 22의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도.
도 26의 (a),(b),(c)는 도 22의 구성의 제조 공정에 대한 각 부를 도시한 제1 단면도이고, 도 26의 (d)는 도 25의 제조 공정에 대한 주요부의 제1 단면도.
도 27의 (a),(b),(c)는 도 22의 구성의 제조 공정에 대한 각 부를 도시한 제2 단면도이고, 도 27의 (d)는 도 25의 제조 공정에 대한 주요부의 제2 단면도.
도 28의 (a),(b),(c)는 도 22의 구성의 제조 공정에 대한 각 부를 도시한 제2 단면도이고, 도 28의 (d)는 도 25의 제조 공정에 대한 주요부의 제2 단면도.
도 29의 (a),(b),(c)는 도 22의 구성의 제조 공정에 대한 각 부를 도시한 제3 단면도이고, 도 29의 (d)는 도 25의 제조 공정에 대한 주요부의 제4 단면도.
도 30은 본 발명의 제4 실시 형태에 따른 NAND 형 EEPROM의 메모리 셀 어레이 주요부의 구성을 도시한 평면도.
도 31은 도 30의 구성의 제조 공정을 도시한 제1 평면도.
도 32는 도 30의 구성의 제조 공정을 도시한 제2 평면도.
도 33은 도 30의 구성의 제조 공정을 도시한 제3 평면도.
도 34의 (a)∼(d)는 도 30의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도.
도 35의 (a),(b),(c)는 도 30의 구성의 제조 공정에 대한 각 부를 도시한 제1 단면도이고, 도 35의 (d)는 도 34의 제조 공정에 대한 주요부의 제1 단면도.
도 36의 (a),(b),(c)는 도 30의 구성의 제조 공정에 대한 각 부를 도시한 제2 단면도이고, 도 36의 (d)는 도 34의 제조 공정에 대한 주요부의 제2 단면도.
도 37의 (a),(b),(c)는 도 30의 구성의 제조 공정에 대한 각 부를 도시한 제3 단면도이고, 도 37의 (d)는 도 34의 제조 공정에 대한 주요부의 제3 단면도.
도 38의 (a),(b),(c)는 도 30의 구성의 제조 공정에 대한 각 부를 도시한 제4 단면도이고, 도 38의 (d)는 도 34의 제조 공정에 대한 주요부의 제4 단면도.
도 39의 (a),(b),(c)는 도 30의 구성의 제조 공정에 대한 각 부를 도시한 제5 단면도이고, 도 39의 (d)는 도 34의 제조 공정에 대한 주요부의 제5 단면도.
도 40은 본 발명의 제5 실시 형태에 따른 NOR 형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 도시한 평면도.
도 41은 도 40의 구성의 제조 공정을 도시한 제1 평면도.
도 42는 도 40의 구성의 제조 공정을 도시한 제2 평면도.
도 43은 도 40의 구성의 제조 공정을 도시한 제3 평면도.
도 44의 (a)∼(e)는 도 40의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도.
도 45는 EEPROM 중 하나인 일반적인 MOS형 FET 구성의 EEPROM의 메모리 셀의 구조를 도시한 평면도.
도 46은 도 45의 F46-F46 단면도.
도 47은 트렌치 소자 분리를 이용한 경우의 상기 도 46의 단면도와 비교 대상으로 되는 부분의 단면도.
도 48은 NOR 형 셀의 구성을 도시한 평면도.
도 49의 (a),(b)는 각각 메모리 셀 어레이의 제조 공정을 도시한 단면도이고, SAS(Self-Aligned-Source)법을 이용한 경우에 대해 설명하기 위한 단면도.
도 50은 NAND형 셀의 구성을 도시한 평면도.
도 51은 NAND 셀 구성의 메모리 셀 어레이의 동작 전위 관계를 도시한 제1 예로서의 도면.
도 52는 NAND 셀 구성의 메모리 셀 어레이의 동작 전위 관계를 도시한 제2예로서의 도면.
도면의 주요 부분에 대한 부호의 설명
1 : 반도체 기판 영역 상의 소자 영역 (반도체 기판 영역)
2 : 소자 분리 영역
3 : 게이트 부재(제어 게이트)
4 : 도전 부재(예를 들면 다결정 실리콘)
5 : 도전 부재(예를 들면 W등의 금속)
6, 7 : 도전 부재(예를 들면 W, Al 등의 금속)
8 : 금속 배선(비트선, 소스선 및 주변 배선재(예를 들면Al))
9 : 제1 게이트 절연막(터널 산화막)
10 : 전하 축적층(플로팅 게이트)
11 : 제2 게이트 절연막(ONO 막)
12 : 주변 트랜지스터의 게이트 전극
13 : 소스·드레인 확산층
14 : 개구부
15 : 도전 부재
25 : 절연막
26 : 층간 절연막
도 1은, 본 발명의 제1 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 나타낸 평면도이다. 또한, 도 2∼도 4는 도 1의 구성의 제조 공정을 순서대로 도시하는 평면도, 도 5의 (a)∼(e)는 도 1의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시하는 평면도이다. 도 6∼도 10의 (a), (b), (c)는 도 1의 구성의 제조 공정을 순서대로 도시하는 각 부의 단면도이고, 도 1∼도 4 각각에 도시하는 단면선(대응하는 도면 번호와 첨자 a∼c로 나타냄)에 대응한다. 또한, 도 6∼도 10의 (d)는, 도 5의 (a)∼(e)의 제조 공정에 대응하는 주요부의 단면도이다.
도 10을 참조하면서 도 1의 구성을 설명한다. 반도체 기판 영역 상의 소자 영역(제1 반도체 영역: 1)은, 소자 분리 영역(2)에 의해 소자 분리되고, 스트라이프 형상으로 배치된다. 소자 분리 영역(2)은, 부분적으로 트렌치(홈)가 형성되고, 트렌치 내에 절연 부재(예를 들면 산화막)가 매립되어 있다. 소자 분리 영역(2)은, 이 밖에 부분적으로 반도체 기판을 산화한 필드 절연 부재(예를 들면 산화막)만이라도 좋다. 소스·드레인 영역은, 반도체 기판 영역과는 반대의 도전형을 갖는 불순물 확산층(제2 반도체 영역)에서 열확산 혹은 이온 주입에 의해 불순물이 도입되어 형성된다.
메모리 셀(Cell)의 적층 게이트는, 메모리 셀을 매트릭스형으로 구성하기 때문에 스트라이프 형상의 소자 영역(1)에 교차하고, 또한 소정의 간격을 유지하여 설치된다. 이 적층 게이트는, 채널 영역 상에서 얇은 제1 게이트 절연막(9)(터널 산화막: 9)이 형성되고, 이 절연막(9) 상에 전하 축적층(플로팅 게이트: 10)이 형성되고, 이 위에 또한 제2 게이트 절연막(11)을 통해 게이트 전극(제어 게이트: 3)이 형성되어 있다.
상기 제1 게이트 절연막(9)(터널 산화막: 9)은 게이트 전극과 반도체 기판 사이에 인가되는 전압에 의해 전하 축적층과 반도체 기판사이에서 전하 교환이 가능한 두께의 절연막이고, 예를 들면 막 두께 10㎚ 이하의 산화막 혹은 질화막 또는 산화 질화막등으로 구성된다. 전하 축적층은, 예를 들면 불순물 도핑에 의해 전기 전도율이 높은 다결정 실리콘재 혹은 비정질 실리콘재등이다. 또한, 제2 게이트 절연막(11)은, 전하 축적층(10)과 제어 게이트(3) 사이를 전기적으로 분리하기 위한, 예를 들면 산화막 혹은 질화막 혹은 산화질화막 혹은 산화막과 질화막의 적층막이다. 이와 같은 적층 게이트는 절연막(예를 들면 질화막등: 25)에 덮어지고, 층간 절연막(26)이 형성되어 있다.
적층 게이트 상부의 게이트 전극(3)은, 스트라이프 형상의 소자 영역(1)과 교차하도록 배치된다. 즉, 게이트 전극(3)은 2개의 선택 트랜지스터의 선택 게이트 SGB, SGS와 그 사이의 복수의 메모리 셀의 제어 게이트 CG1∼CG16을 구성한다 (하나의 유닛 어레이). 하나의 유닛 어레이는, 선택 게이트 SGB 측에서 다른 유닛 어레이와 하나의 비트선 콘택 CB를 공유하고, 직렬로 접속된다. 유닛 어레이는, 선택 게이트 SGS 측에서 다른 유닛 어레이의 소스와 공유한다. 소자 영역(1)의 상층에 병행하도록 금속 배선(8)이 설치된다. 금속 배선(8)은, 주변 배선재로서 기능한다. 도 1에서는, 비트선 BL, 비트선 BL 복수 라인마다 소스선 SL로서 설치된다.
본 발명에서, 소스선 SL은 비트선 BL∼드레인 콘택(비트선 콘택CB)와 동일하게 소스선 콘택부에 금속 부재를 통해 유도된다. 소스선 콘택 CS, CSd를 구성하기 때문에, 제1, 제3 도전 부재(4, 7), 제2 도전 부재(6)가 이용되고 있다. 제1, 제3 도전 부재는 확산 소스 영역과 제2 도전 부재 사이, 및 제2 도전 부재와 소스선 사이를 접속하는 매립용 부재이다. 도전 부재(4, 7)는 예를 들면 불순물 도핑에 의해 전기 도전율이 높은 다결정 실리콘재 또는 비정질 실리콘재이다. 도전 부재(6)는, 소스선으로서의 금속 배선을 콘택부에 저저항으로 접속하기 위해 형성되어 있다. 도전 부재(6)는, 예를 들면 도전부재(4)보다도 낮은 저항율을 갖는 W등의 고융점 금속재 혹은 Al 등의 저저항 금속이다.
도 1의 구성의 제조 방법을 설명한다. 우선, 도 2 및 도 6을 참조한다. 메모리 셀은, 터널 산화막(9) 상에 다결정 실리콘 혹은 비정질 실리콘재에 불순물을 도핑하여 형성된 전하 축적층(10), 전하 축적층(10) 상에 제2 게이트 절연막(11)이 되는 절연막(예를 들면 ONO막), 그 절연막(11) 상에 제어 게이트가 되는 게이트 전극(3)(다결정 실리콘 혹은 비정질 실리콘재)을 적층형으로 퇴적하고, 스택 게이트 가공을 행하여 형성된다. 또, 게이트 전극(3)(제어 게이트)은 저항 저감을 위해 WSi나 MoSi 등을 적층한 폴리사이드를 이용해도 좋다.
선택 게이트 SG(SGB, SGS)는, 터널 산화막(9) 혹은 터널 산화막(9)보다도 두꺼운 절연막 상에, 예를 들면 메모리 셀과 마찬가지로 전하 축적층(10), 절연막(11), 선택 게이트가 되는 게이트 전극(3)을 적층형으로 퇴적하여 형성한다. 단 이 경우, 제어 게이트 방향으로 나열되는 각 전하 축적층(10)이 전기적으로 접속될 필요가 있다. 구체적으로는, 전하 축적층(10)에 직접 콘택을 취하기 위해 부분적으로 게이트 전극(3)을 제거해도 좋다. 혹은 전하 축적층(10)과 선택 게이트를 분로해도 좋다. 또한, 절연막(11)을 부분적 혹은 전면 제거해도 좋다.
주변 트랜지스터는, 도 5의 (a)에 도시된 바와 같이 게이트 절연막 상에 게이트 전극(12)을 형성하여 이루어진다. 게이트 전극(12)은 메모리 셀의 전하 축적층(10)의 부재를 이용해도 좋다. 혹은 전하 축적층(10)의 부재를 제거하여 게이트 전극(3)을 직접 배치해도 좋다. 혹은 선택 게이트와 마찬가지로 전하 축적층(10)과 게이트 전극(3)을 적층형으로 배치한 후에 분로해도 좋다. 또한, 도 10의 (d)에 도시된 바와 같이 주변 트랜지스터의 게이트 전극(12)은 적층 게이트와 마찬가지로, 층간 절연막(26)과는 다른 절연막으로 피복되어도 좋다.
메모리 셀, 선택 게이트 트랜지스터, 주변 트랜지스터는 소자 분리 영역(2)에 의해 소자 분리된 소자 영역(1) 내에 형성된다. 소자 분리 영역(2)은, 부분적으로 트렌치(홈)를 형성하고, 트렌치 내에 절연 부재(예를 들면 산화막)를 매립하고 있다. 소자 분리 영역(2)은 이 외에 부분적으로 반도체 기판을 산화한 필드 절연 부재(예를 들면 산화막)라도 좋다.
게이트 가공 후, 각 트랜지스터 소자의 소스, 드레인부에 N형 불순물 혹은 P 형 불순물을 도핑하여 N 채널 MOS 혹은 P 채널 MOS 트랜지스터의 확산층(13)을 형성한다(도 5의 (a), 도 6의 (d)). 메모리 셀의 확산층(13)도 동일하게 형성한다.
이 실시 형태에서는 비트선 콘택 및 소스선 콘택을 선택 게이트에 대해 자기 정합적으로 설치하는 자기 정합 콘택(self-align contact)을 채용하고 있다. 즉, 선택 게이트 SG (SGB, SGS) 상에, 예를 들면 질화 실리콘막을 퇴적하여 질화 실리콘재를 마스크로 하여 스택(stack) 게이트 가공하고, 또한 질화 실리콘을 재차 퇴적하여, 게이트재의 측벽에 질화 실리콘이 남도록 에칭함으로써, 적층 게이트를 질화 실리콘재로 피복한다(절연막: 25). 층간 절연막(26)은, 예를 들면 SiO2나 BPSG에 의해 구성하고, 필요하면 RIE나 CMP에 의해 층간 절연막(26)을 평탄화하고나서 비트선 콘택 CB 및 확산층측 소스선 콘택(CSd)를 RIE로 에칭하여 개구한다. 이 때, 층간 절연막(26)과 질화 실리콘재(절연막: 25) 사이에서 고선택비를 취할 수 있는 가스 조건에서 에칭하면, 층간 절연재를 에칭할 때에 적층 게이트, 특히 게이트 전극(3)이 질화 실리콘으로 마스크되기 때문에 콘택부의 층간 절연막(26)만이 에칭된다. 따라서, 게이트와 콘택 사이에 정렬 편차등을 고려하여 여유를 설치하지 않아도 적층 게이트가 에칭되지 않고 콘택을 형성할 수 있다.
자기 정합 콘택을 이용하면 상기한 정렬 여유를 없앨 수 있기 때문에 메모리 사이즈의 축소화를 도모할 수 있다. 그러나, 여유가 있다면 자기 정합 콘택으로 할 필요는 없다.
이와 같이 개구한 비트선 콘택 CB 및 확산층측 소스선 콘택(CSd) 안에는, 각 불순물 확산층과 전기적으로 접속하기 위한 도전 부재(4)를 형성한다(도 6). 도전 부재(4)는 예를 들면 N형으로 도핑된 다결정 실리콘 혹은 비정질 실리콘을 매립하고, CMP(Chemical Mechanical Polishing)를 행하여 형성한다.
또, 도전 부재(4)로서의 매립재는 실리콘재가 아니라도 상관없다. 예를 들면, W 등의 금속 재료라도 좋다. 단, W 등의 금속재의 경우에는 베리어메탈재, 예를 들면 Ti/TiN 등을, 미리 콘택 내부에 형성할 필요가 있다. 반도체 기판의 소자 영역(1)과 콘택 CB 혹은 CSd 사이의 정렬 여유가 없으면, 도 6에 도시된 바와 같이 콘택 영역이 소자 분리 영역(2)에 어긋나 버린다. 상기 어긋남에 의해 발생하는 디보트(divot) 부분에는 베리어메탈 혹은 금속재가 균일하게 형성되지 않을 가능성이 있기 때문에 콘택 불량등이 생길 가능성이 있다.
한편, 이 실시 형태에서 도시된 도전 부재(4)로서의 실리콘재의 매립으로는 디보트 부분에도 기판과 동일재의 실리콘이 매립되기 때문에, 콘택 불량이 생기지 않는다고 생각할 수 있으므로 소자 분리 방향의 정렬 여유도 없앨 수 있다.
계속해서, 주변 트랜지스터에서는 도 5의 (b), 도 7의 (d)에 도시된 바와 같이 소스 콘택(CTS), 드레인 콘택(CTD), 게이트 콘택(CTG) 안에 도전 부재(5)를 형성한다. 도전 부재(5)는, 예를 들면 W등의 고융점 금속재 혹은 A1 등의 저저항 금속재가 적합하다. 메모리 셀 어레이 내의 웰 콘택도 동일한 방법으로 형성이 가능하다.
계속해서, 도 3, 도 5의 (c), 및 도 8에 도시된 바와 같이 비트선 콘택 CB, 확산층측 소스선 콘택(CSd), 주변 트랜지스터의 각 콘택(CTS, CTD, CTG) 상에서, 각각 인출하여 전극이 되는 도전 부재(6)를 형성한다. 이 때, 확산층측 소스선 콘택(CSd) 상에서의 도전 부재(6)는, 제어 게이트 방향으로 나열한 각 도전 부재(4)를 연결하기 위해 선택 게이트 SGS를 따르도록 선택 게이트사이에 형성한다. 이 도전 부재(6)의 형성은, 예를 들면 W를 퇴적 후 패터닝해도 좋고, 일단 절연막을 퇴적하고, 배선 부분의 절연막을 배선 높이에 대응하는 깊이까지 제거하고나서 도전 부재(6)를 매립하여 CMP로 평탄화해도 좋다.
상기 도전 부재(6)와 주변 트랜지스터의 매립 콘택인 도전 부재(5)가 동일재료, 가령 W로 형성되는 경우에는 콘택(CTS, CTD, CTG)를 개구한 후, 매립을 하지 않고, 상기한 바와 같이 배선 부분의 층간 절연재를 배선 높이에 대응하는 깊이까지 제거하고나서 도전 부재(6)를 매립하면, 매립 공정과 평탄화 공정을 1공정씩 생략하는 것이 가능하다.
계속해서, 도 4, 도 5의 (d), 및 도 9에 도시된 바와 같이 도전 부재(6) 상에 선택적으로 콘택(CS, CB)를 개구하고, 그 개구에 도전 부재(7)를 형성한다. 도전 부재(7)는 금속 배선인 비트선, 소스선, 다른 금속 배선과 전기적으로 접속하기 위한 매립 부재이고, 예를 들면 W 혹은 Al을 매립하여 평탄화하는 것이다.
그 후, 도 1, 도 5의 (e), 도 10에 도시된 바와 같이 주변 배선재로서의 금속 배선(8)을 패터닝한다. 상술한 바와 같이, 금속 배선(8)은 Al 등의 저저항 배선재이고, 비트선 BL, 소스선 SL, 주변 배선(MT)을 형성한다.
상기 제1 실시 형태의 메모리 셀 어레이에 따르면, 확산 소스 영역은 매립 콘택(도전 부재: 4)와 그것을 연결하는 금속 도체(도전 부재: 6)로 결합되고, 도전 부재(7)에 의해 금속 배선의 소스선(SL)에 접속된다. 이 결과, SAS 법과 동일한 소자 분리막의 에칭이 필요없어진다. 또한, 확산 소스 영역사이의 저항은 주로 금속 도체의 저항으로 결정되기 때문에, 여기서의 저항을 매우 작게 할 수 있는 특징을 갖는다.
또한, 비트선 및 소스선이 동일 방향으로 연장하여 형성되기 때문에, 주변 회로와의 접속에 따른 배선 레이아웃이 간단해진다. 이 때문에, 메모리 셀 어레이의 미세화가 더욱 가능해진다.
또한, 비트선과 소스선의 접속 구조를 동일 공정 또한 동시에 형성하는 것이 가능해진다. 이것은, 제조 공정의 간략화와 함께 프로세스 수율의 향상에도 유리해지는 특징을 갖는다. 또한, 동일 반도체 기판 상에 메모리 셀 어레이와 주변 회로를 형성할 때에 메모리 셀 내 신호선, 예를 들면 비트선(데이터선)과 소스선과, 주변회로 내의 트랜지스터의 소스, 드레인, 게이트 중 적어도 하나와 접속되는 신호선의 접속 구조를 또한 공정으로 동시에 형성하는 것이 가능해진다. 이것도 제조 공정의 간략화와 함께 프로세스 수율의 향상에도 유리해진다.
도 11은, 미세화를 위한 부분적 응용예이고, 비트선 콘택 CB를 나타내고 있다. 도 1의 인출용 전극인 도전 부재(6) 및 매립 콘택으로 되는 도전 부재(7)의 배치 관계를, 비트선 콘택 CB로부터 번갈아 인출하도록 함으로써, 인접하는 콘택부의 위치가 인접하지 않도록 배치하고 있다. 이에 따라, 메모리 셀의 형성시, 인접하는 상호 비트선 콘택에 관한, 인출 전극으로서의 도전 부재(6)의 형성 여유분을 고려할 필요는 없다. 따라서, 한층 더 미세화에 기여한다.
도 12는, 본 발명의 제2 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 주요부 구성을 도시한 평면도이다. 또한, 도 13∼도 15는 도 12의 구성의 제조 공정을 순서대로 도시된 평면도, 도 16의 (a)∼(e)는 도 12 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도이다. 도 17∼도 21의 (a), (b), (c)는, 도 12의 구성의 제조 공정을 순서대로 도시한 각 부의 단면도이고, 도 12∼도 15 각각에 도시한 단면선(대응하는 도면 번호와 첨자 a∼c로 도시함)에 대응한다. 또한, 도 17∼도 21의 (d)는, 도 16의 (a)∼(e)의 제조 공정에 대응하는 주요부의 단면도이다.
도 21을 참조하면서, 제1 실시 형태인 도 1의 구성과의 상위점을 주로, 도 12의 구성을 설명한다. 확산 소스 영역은, 제1 실시 형태와 마찬가지로 소스선에 도전 부재를 통해 유도되지만, 제1 도전 부재(4)의 콘택 구조가 다르다. 도전 부재(4)는, 비트선 콘택 CB에서는 제1 실시 형태와 다르지 않지만, 확산층측 소스선 콘택(CSd)에 대해 다르다. 즉, 소스측 선택 게이트(SGS) 사이에 끼워진 영역을 따라 개구부(14)가 형성되고, 도전 부재(4)가 매립되어 있다(도 21(c)). 기타, 메모리 셀(Cell), 선택 게이트(SGS)나 주변 트랜지스터(도 16)의 구성, 비트선, 소스선의 금속 배선(8)의 구성 등은, 제1 실시 형태의 구성과 동일하다.
즉, 이 제2 실시 형태에서는 도 21의 (c)에도 도시된 바와 같이 도전 부재(4)는 소자 분리 영역(2) 상에도 배치되게 된다. 따라서, 확산 소스 영역 사이의 저항은 거의 인출 전극의 도전 부재(6)와 도전 부재(4)의 병렬 저항이 되고, 도전 부재(4)의 저항이 낮을수록 여기서의 저항을 더욱 저감할 수 있다.
또, 여기서는 도 13에도 도시된 바와 같이 도전 부재(4)가 제어 게이트 방향 다수의 확산 소스 영역과 접속하도록 연속하여 형성되어 있지만, 도전 부재(4)는 선택 게이트 SGS 사이에 끼워진 영역을 따라 반드시 연속하여 형성되지 않아도 좋다. 예를 들면 복수의 도전 부재(4)를 불연속으로 형성한 경우라도, 그 제어 게이트 방향의 길이를 비트선 콘택 CB 지름의 3배이상 정도로 하면 한개소의 도전 부재(4)로 복수의 확산 소스 영역을 연속적으로 접속할 수 있고, 확산 소스 영역사이의 저항이 저감화될 수 있다.
제1 실시 형태와 다른 개소를 주로, 도 12 구성의 제조 방법을 아래에 설명한다. 우선, 도 13 및 도 17을 참조한다. 도 2와 마찬가지로 비트선 콘택 CB를 형성함과 동시에, 이 실시 형태에서는 확산 소스 영역에 대응하는 개구부(확산층측 소스선 콘택 CSd)(14)를 형성한다. 계속해서, 비트선 콘택 CB와 개구부(14)에 도전 부재(4)를 매립하여 형성한다. 도전 부재(4)는, 예를 들면 N형으로 도핑된 다결정 실리콘 혹은 비정질 실리콘을 매립하고, CMP(Chemical Mechanical Polishing)를 행하여 형성한다.
계속해서, 주변 트랜지스터로는 도 16의 (b), 도 18의 (d)에 도시된 바와 같이, 소스콘택(CTS), 드레인 콘택(CTD), 게이트 콘택(CTG)에 도전 부재(5)를 형성한다(제1 실시 형태의 경우와 동일함).
계속해서 도 14, 도 16의 (c), 및 도 19에 도시된 바와 같이 비트선 컨택트 CB 및 확산층측 소스선 콘택 CSd 내의 도전 부재(4) 상, 그리고 주변 트랜지스터의 각 콘택 CTS, CTD, CTG상에서 각각 전극이 되는 도전 부재(6)를 형성한다. 이 공정도 제1 실시 형태의 경우와 동일하고, 도전 부재(6)는, 선택 게이트 SGS를 따르도록 선택 게이트 사이에 형성한다.
계속해서 도 15, 도 16의 (d), 및 도 20에 도시된 바와 같이 도전 부재(6) 상에 선택적으로 콘택(CS, CB)를 개구하고, 그 개구에 도전 부재(7)를 형성한다. 이것도 제1 실시 형태의 경우와 동일하다.
그 후, 도 12, 도 16의 (e), 도 21에 도시된 바와 같이 주변 배선재로서의 금속 배선(8)을 패터닝한다. 상술된 바와 같이, 금속 배선(8)은 Al 등의 저저항 배선재이고, 비트선 BL, 소스선 SL, 주변 배선(MT)을 형성한다.
이 실시 형태의 방법에 따르면, 도전 부재(4)는 선택 게이트 SGS 사이에 연속적으로 매립된다. 이에 따라, 도전 부재(4)는, 용이하게 저저항이 되도록 형성할 수 있으므로 확산 소스 영역 사이의 저항의 저감화를 더욱 기대할 수 있다.
도 22는, 본 발명의 제3 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 도시한 평면도이다. 또한, 도 23, 도 24는, 도 22의 구성의 제조 공정을 순서대로 도시한 평면도, 도 25의 (a)∼(d)는 도 22의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도이다. 도 26∼도 29의 (a), (b), (c)는, 도 22 구성의 제조 공정을 순서대로 도시한 각부의 단면도이고, 도 22∼도 24 각각에 도시하는 단면선(대응하는 도면 번호와 첨자 a∼c로 도시함)에 대응한다. 또한, 도 26∼도 29의 (d)는, 도 25의 (a)∼(d)의 제조 공정에 대응하는 주요부의 단면도이다.
도 29를 참조하면서, 제2 실시 형태인 도 12의 구성과의 상위점을 주로, 도 22의 구성을 설명한다. 확산 소스 영역은, 제2 실시 형태와 마찬가지로 제1 도전 부재(4)로 연속적으로 결합되지만, 그위에 전체적으로 도전 부재(6)를 설치하지는 않는다. 도전 부재(4) 상에는 직접, 도전 부재(15)를 배치하고, 도전 부재(15)에 의해 비트선 콘택 CB, 소스선 콘택 CS를 매립한다. 이에 따라 주변 트랜지스터의 배선 구성이 도 25와 마찬가지로 다르다. 기타, 메모리 셀(Cell), 선택 게이트(SGS)나 비트선, 소스선의 금속 배선(8)의 구성 등은 제2 실시 형태의 구성과 동일하다.
제2 실시 형태와 다른 개소를 주로, 도 22의 구성의 제조 방법을 이하 설명한다. 우선, 도 23 및 도 26을 참조한다. 도 13과 마찬가지로 함으로써 비트선 콘택 CB를 형성함과 동시에, 확산 소스 영역에 대응하는 개구부(확산층측 소스선 컨택트 CSd)(14)를 형성한다. 계속해서, 비트선 콘택 CB와 개구부(14)에 도전 부재(4)를 매립하여 형성한다. 도전 부재(4)는, 예를 들면 N형으로 도핑된 다결정 실리콘 혹은 비정질 실리콘을 매립하고, CMP (Chemical Mechanical Polishing)를 행하여 형성한다.
계속해서, 주변 트랜지스터로는 도 25(b), 도 27(d)에 도시된 바와 같이 소스 콘택(CTS), 드레인 콘택(CTD), 게이트 콘택(CTG)에 도전 부재(5)를 형성한다(제2 실시 형태의 경우와 동일함).
계속해서 도 24, 도 25의 (c), 및 도 28에 도시된 바와 같이, 비트선 콘택 CB 및 소스선 콘택 CS에 대응하는 도전 부재(4) 상, 그리고 주변 트랜지스터의 각 콘택 CTS, CTD, CTG상에서, 각각 전극이 되는 도전 부재(15)를 형성한다.
그 후, 도 22, 도 25의 (d), 및 도 29에 도시된 바와 같이 주변 배선재로서의 금속 배선(8)을 패터닝한다. 금속 배선(8)은, Al등의 저저항 배선재이고, 비트선 BL, 소스선 SL, 주변 배선(MT)을 형성한다.
상기 실시 형태의 방법에 따르면, 비트선 콘택 및 소스선 콘택에 관해 도전 부재(6)와 같은 전극재를 통하지 않고, 직접 콘택을 설치하기 때문에, 제2 실시 형태보다도 공정이 간략화되는 특징을 갖는다.
상기 제3 실시 형태는 공정이 간략화되는 반면, 콘택 바로 윗쪽에서 콘택끼리 접속할 필요가 있기 때문에 정렬 여유가 없어진다. 또한, 확산 소스 영역사이의 저항이 매립재의 저항으로 결정되기 때문에, 저저항화에는 다소 불리하다.
도 30은, 본 발명의 제4 실시 형태에 따른 NAND형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 도시한 평면도이다. 또한, 도 31∼도 33은, 도 30의 구성의 제조 공정을 순서대로 도시한 평면도, 도 34의 (a)∼(d)는 도 30의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도이다. 도 35∼도 39의 (a), (b), (c)는, 도 30의 구성의 제조 공정을 순서대로 도시한 각 부의 단면도이고, 도 30∼도 33 각각에 도시한 단면선(대응하는 도면 번호와 첨자 a∼c로 나타냄)에 대응한다. 또한, 도 35∼도 39의 (d)는, 도 34의 (a)∼도 34의 (d)의 제조 공정에 대응하는 주요부의 단면도이다.
도 39를 참조하면서, 제3 실시 형태인 도 22의 구성의 상위점을 주로, 도 30의 구성을 설명한다. 여기서는, 제1 도전 부재(4)의 상부에, 주변 트랜지스터의 최초의 콘택 매립으로 사용하는 저저항의 도전 부재(5)를 설치하는 곳이 다르다. 도전 부재(5)는, 예를 들면 W등의 고융점 금속재 혹은 Al 등의 저저항 금속재가 적합한 것은 상술했다. 이 도전 부재(5)에 의해 확산 소스 영역사이의 저항이 저감된다. 그 밖의 개소는 제3 실시 형태와 동일하다.
제3 실시 형태와 다른 개소를 주로, 도 30의 구성의 제조 방법을 아래에 설명한다. 우선, 도 31 및 도 35를 참조한다. 도 23과 마찬가지로 함으로써 비트선 콘택 CB를 형성함과 동시에, 확산층측 소스선 콘택 CSd로 되는 개구부(14)를 형성한다. 계속해서, 비트선 콘택 CB와 개구부(14)에 도전 부재(4)를 매립 형성한다. 도전 부재(4)는, 예를 들면 N형으로 도핑된 다결정 실리콘 혹은 비정질 실리콘을 매립한다.
다음에, 도전 부재(4)를 CMP(Chemical Mechanical Polishing)를 행하여 평탄화한 후, 도 36에 도시된 바와 같이 예를 들면 RIE (Reactive Ion Etching) 법을 이용하여 매립한 도전 부재(4)를 에치백하고, 매립 높이를 내린다.
계속해서, 도 32, 도 34의 (b), 및 도 37에 도시된 바와 같이 주변 트랜지스터의 각 콘택 CTS, CTD, CTG를 개구하여 도전 부재(5)를 매립한다. 이와 동시에 먼저 에치 백하고 있는 매립의 높이가 낮아진 도전 부재(4) 상, 즉 비트선 콘택 CB 및 개구부(14)에 대응하는 개소에 도전 부재(5)가 매립된다. 평탄화 후에는, 비트선 콘택 CB와 개구부(확산층측 소스선 콘택 CSd)(14)에는 도전 부재(4)와 도전 부재(5)의 적층 구조가 형성된다.
계속해서, 도 33, 도 34의 (c), 및 도 38에 도시된 바와 같이 비트선 콘택 CB 및 소스선 콘택 CS에 대응하는 도전 부재(5) 상, 그리고 주변 트랜지스터의 각 콘택 CTS, CTD, CTG상에서 각각 전극이 되는 도전 부재(15)를 형성한다.
그 후, 도 30, 도 34의 (d), 및 도 39에 도시된 바와 같이 주변 배선재로서의 금속 배선(8)을 패터닝한다. 금속 배선(8)은, Al 등의 저저항 배선재이고, 비트선 BL, 소스선 SL, 주변 배선(MT)을 형성한다.
이 실시 형태의 방법에 따르면, 확산 소스 영역사이의 저항은 도전 부재(4)의 저항과 도전 부재(5) 저항의 병렬 저항이 되고, 도전 부재(5)가 저저항이기 때문에, 여기서의 저항을 저감하는 것이 가능해진다.
또, 본 발명은 상기 각 실시 형태에서 도시한 NAND형 EEPROM에만 한정되지 않는다. 이하, 일례를 기재한다.
도 40은, 본 발명의 제5 실시 형태에 따른, 상기 제2 실시 형태를 응용하여 구성되는 NOR형 EEPROM의 메모리 셀 어레이의 주요부의 구성을 도시한 평면도이다. 또한, 도 41∼도 43은 도 40의 구성의 제조 공정을 순서대로 도시한 평면도이고, 도 44의 (a)∼(e)는 도 40의 구성의 제조 공정과 함께 형성되는 주변 트랜지스터(MOS 트랜지스터) 회로의 제조 공정을 순서대로 도시한 평면도이다.
NOR형 EEPROM에서는 2개의 메모리 셀, 예를 들면 CG1a와 CG1b를 각각게이트 전극으로 하는 메모리 셀이 하나의 비트선 콘택 CB를 공유하고, 마찬가지로 2개의 메모리 셀, 예를 들면 CG1b와 CG2b를 각각 게이트 전극으로 하는 메모리 셀이 하나의 소스선에 접속되어 있다. 도 40에서 소스선 콘택 CS에서는, 도전 부재(6)가 도 43에 도시된 도전 부재(7)를 통해 유도된다. 도전 부재(6, 7)는 모두 전층 부재로 하고 있다. 도전 부재(6)는 도 41에 도시된 도전 부재(4)에 접속되어 있다. 도전 부재(4)는, 게이트 전극 사이를 따라 매립되고, 확산 소스 영역과 접속되어 있다. 비트선 콘택 CB 각각에도 마찬가지로, 도전 부재(6)가 도전 부재(7)를 통해 유도된다. 도전 부재(6)는 도전 부재(4)에 접속되어 있다. 도전 부재(4)는, 각 비트선 콘택 CB에 대응하는 드레인 확산층과 접속되어 있다.
도 40의 구성의 제조 방법을 이하 설명한다. 우선, 도 41에 도시된 바와 같이 비트선 콘택 CB를 형성함과 동시에, 확산 소스 영역에 대응하는 개구부(확산층측 소스선 콘택 CSd)(14)를 형성한다. 그 후, 비트선 콘택 CB와 개구부(14)에 도전 부재(4)를 매립 형성한다. 확산층측 소스선 콘택 CSd를 매립하는 도전 부재(4)는, 게이트 전극 CG를 따르도록 게이트 전극 CG사이에 하나 간격으로 형성된다.
계속해서, 주변 트랜지스터에서는 도 44의 (b)에 도시된 바와 같이 소스 콘택(CTS), 드레인 콘택(CTD), 게이트 콘택(CTG)에 도전 부재(5)를 형성한다.
계속해서 도 42, 도 44의 (c)에 도시된 바와 같이, 비트선 콘택 CB 및 확산층측 소스선 콘택 CSd내의 도전 부재(4) 상, 그리고 주변 트랜지스터의 각 콘택 CTS, CTD, CTG상에서 각각 전극이 되는 도전 부재(6)를 형성한다.
계속해서 도 43, 도 44의 (d)에 도시된 바와 같이, 도전 부재(6) 상에 선택적으로 콘택(CS, CB)를 개구하고, 그 개구 내에 도전 부재(7)를 형성한다. 주변 트랜지스터의 각 콘택부도 동일하다.
그 후 도 40, 도 44의 (e)에 도시된 바와 같이 주변 배선재로서의 금속 배선(8)을 패터닝한다. 상술된 바와 같이, 금속 배선(8)은, Al 등의 저저항 배선재이고, 비트선 BL, 소스선 SL, 주변 배선(MT)을 형성한다.
상기 실시 형태의 방법에 따르면, 도전 부재(4) 및 도전 부재(6)에 의해 확산 소스 영역사이가 접속되기 때문에, SAS법과 같은 소자 분리막의 에칭이 필요없고, 또한 확산 소스 영역 사이의 저항을 저감하는 것이 가능해진다.
또, 본 발명은 상술된 각 실시 형태에 한정되는 것이 아니다. 기타, 본 발명의 요지를 일탈하지 않은 범위에서 여러가지로 변형하여 실시할 수 있다.
본 발명에 따르면, 비트선 콘택부와 소스선 콘택부에 도전 부재를 매립하고, 별도의 도전 부재로 소스선 콘택사이를 전기적으로 접속함으로써, 트렌치 소자 분리가 채용되는 집적화 중에, 신뢰성이 우려되는 현상의 SAS법을 이용하지 않고, 공통 신호선 저항의 저감과 메모리 셀 어레이 사이즈의 축소를 동시에 실현할 수 있는 고신뢰성의 반도체 장치 및 그 제조 방법을 제공할 수 있다.

Claims (33)

  1. 반도체 기판;
    상기 반도체 기판 상에 설치된 복수의 소자 분리 영역;
    상기 소자 분리 영역에 의해 스트라이프 형상으로 분리된 복수의 제1 반도체 영역;
    메모리 셀 어레이로서 구성하기 위해 상기 제1 반도체 영역에 교차하도록, 또한 소정의 간격을 유지하여 설치된 복수의 게이트 부재;
    상기 게이트 부재 상호간에 있어서의 상기 제1 반도체 영역 표면에 설치된, 상기 반도체 기판과는 반대의 도전형을 갖는 제2 반도체 영역;
    상기 메모리 셀 어레이를 피복한 층간 절연막;
    제1의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역 각각에 전기적으로 접속되고, 또한 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역 각각에 전기적으로 접속되는 제1 도전 부재;
    상기 제1의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제1 도전 부재각각에 대해 전기적으로 접속하도록 설치되고, 또한 상기 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제1 도전 부재 각각에 공통으로 전기적으로 접속하도록 상기 게이트 부재 상호간을 따라 설치되는 제2 도전 부재; 및
    각각이 소정의 상기 제2 도전 부재의 대응 부분과 전기적으로 접속하기 위해상호 이격하면서 상기 게이트 부재와 교차하도록 설치된 전위 공급용 배선을
    포함하는 것을 특징으로 하는 반도체 장치.
  2. 제1항에 있어서, 상기 메모리 셀의 상기 게이트 부재로서 전하 축적층과 제어 게이트를 포함하고, 이 전하 축적층과 제어 게이트 사이의 절연막은 산화막 혹은 질화막 혹은 산화 질화막 혹은 산화막과 질화막의 적층막인 것을 특징으로 하는 반도체 장치.
  3. 제2항에 있어서, 상기 게이트 부재의 주변은 상기 층간 절연막과는 다른 절연막으로 피복되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제1항에 있어서, 상기 소자 분리 영역은, 상기 반도체 기판에 선택적으로 형성된 트렌치에 절연 부재가 매립되어 있는 트렌치 소자 분리 영역인 것을 특징으로 하는 반도체 장치.
  5. 제1항에 있어서, 상기 전위 공급용의 배선은, 상기 제1의 인접하는 상기 게이트 부재 상호간의 상기 제2 도전 부재와 전기적으로 접속할 때는 비트선이고, 상기 제2의 인접하는 상기 게이트 부재 상호간의 상기 제2 도전 부재와 전기적으로 접속할 때는 소스선인 것을 특징으로 하는 반도체 장치.
  6. 제5항에 있어서, 상기 제1의 인접하는 상기 게이트 부재 상호간의 상기 제2 도전 부재는 상기 제1의 인접하는 상기 게이트 부재 상호간을 중심으로 번갈아 인출되고, 상기 제2 도전 부재에 있어서의 인출부와 상기 비트선이 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  7. 제1항에 있어서, 상기 제2 도전 부재의 대응 부분은, 제3 도전 부재를 통해 상기 배선과 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  8. 제1항에 있어서, 상기 제1 도전 부재는, 상기 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역 각각에 전기적으로 접속되는 구성에 관한 것이며, 각각 상기 제2 반도체 영역에 대응하여 개별적으로 상기 층간 절연막을 사이에 두고 이격되는 것을 특징으로 하는 반도체 장치.
  9. 제1항에 있어서, 상기 제1 도전 부재는, 상기 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역 각각에 전기적으로 접속되는 구성에 관한 것이며, 상기 게이트 부재 상호간을 따라 연속하는 것을 특징으로 하는 반도체 장치.
  10. 제1항에 있어서, 상기 제2 도전 부재는, 상기 제1의 인접하는 상기 게이트 부재 상호간, 상기 제2의 인접하는 상기 게이트 부재 상호간에, 상기 제1 도전 부재와 거의 동일한 폭으로 상기 제1 도전 부재 상에 설치되는 것을 특징으로 하는 반도체 장치.
  11. 제1항에 있어서, 상기 제2 도전 부재는, 상기 제1의 인접하는 상기 게이트 부재 상호간, 상기 제2의 인접하는 상기 게이트 부재 상호간에, 상기 제1 도전 부재보다 큰 폭으로 상기 제1 도전 부재 상에 설치되는 것을 특징으로 하는 반도체 장치.
  12. 제1항에 있어서, 상기 제2 도전 부재는 상기 제1 도전 부재보다 층 두께가 작은 것을 특징으로 하는 반도체 장치.
  13. 제1항에 있어서, 상기 제2 도전 부재는 상기 제1 도전 부재보다 낮은 저항율을 갖는 것을 특징으로 하는 반도체 장치.
  14. 제1항에 있어서, 상기 제2 도전 부재는 금속 부재인 것을 특징으로 하는 반도체 장치.
  15. 제1항에 있어서, 상기 메모리 셀 어레이를 구동하는 주변 회로를 구성하는 트랜지스터를 구비하고, 상기 제1 도전 부재, 제2 도전 부재 중 적어도 하나는 상기 트랜지스터의 소스, 드레인, 게이트 전극 중 적어도 하나와 전기적으로 접속되는 것을 특징으로 하는 반도체 장치.
  16. 반도체 기판;
    상기 반도체 기판 상에 설치된 복수의 소자 분리 영역;
    상기 소자 분리 영역에 의해 분리된 복수의 제1 반도체 영역;
    메모리 셀 어레이로서 구성하기 위해 상기 제1 반도체 영역과 교차하도록, 또한 소정의 간격을 유지하여 설치된 복수의 게이트 부재;
    상기 게이트 부재 상호간에 있어서의 상기 제1 반도체 영역 표면에 설치된, 상기 반도체 기판과는 반대의 도전형을 갖는 제2 반도체 영역;
    상기 메모리 셀 어레이를 피복하는 층간 절연막;
    상기 층간 절연막 상에서 상기 제1 반도체 영역을 따라 설치되는, 복수의 비트선 및 상기 비트선 복수 라인 간격으로 배치되는 복수의 소스선;
    제1의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역과 상기 비트선을 결합하기 위해 상기 제2 반도체 영역 각각에 대응하여 개별적으로 설치되고, 또한 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역과 상기 소스선을 결합하기 위해 상기 제2 반도체 영역에 공통으로 대응하도록 설치되는 도전 부재를
    구비한 것을 특징으로 하는 반도체 장치.
  17. 제16항에 있어서, 상기 제1의 인접하는 상기 게이트 부재 상호간은 상기 메모리 셀 어레이의 드레인 콘택 영역으로서, 상기 제2의 인접하는 상기 게이트 부재 상호간은 상기 메모리 셀 어레이의 소스 콘택 영역으로서 제공되는 것을 특징으로 하는 반도체 장치.
  18. 제17항에 있어서, 상기 비트선과 결합되는 상기 도전 부재의 콘택 부분은 상기 제1의 인접하는 상기 게이트 부재 상호간을 중심으로 번갈아 인출되는 것을 특징으로 하는 반도체 장치.
  19. 제16항에 있어서, 상기 도전 부재는 상호 전기적으로 접속되는 제1, 제2, 제3 도전 부재를 포함하고, 상기 제1 도전 부재는 상기 제2 반도체 영역에 접속되고, 상기 제3 도전 부재는 각각 대응하는 상기 비트선 또는 소스선에 접속되고, 상기 제2 도전 부재는 상기 제1 도전 부재와 제3 도전 부재 사이에 설치되는 것을 특징으로 하는 반도체 장치.
  20. 제19항에 있어서, 상기 제1 도전 부재와 제3 도전 부재는 실질적으로 동일한 물질인 것을 특징으로 하는 반도체 장치.
  21. 제19항에 있어서, 상기 제2의 인접하는 상기 게이트 부재 상호간에, 상기 제1 도전 부재는 개별적으로 상기 층간 절연막을 사이에 두고 이격하고, 상기 제2 도전 부재는 상기 제2의 인접하는 상기 게이트 부재 상호간을 따라 연속하는 것을 특징으로 하는 반도체 장치.
  22. 제19항에 있어서, 상기 제2의 인접하는 상기 게이트 부재 상호간에, 상기 제1 도전 부재 및 상기 제2 도전 부재는 상기 제2의 인접하는 상기 게이트 부재 상호간을 따라 연속하는 것을 특징으로 하는 반도체 장치.
  23. 제19항에 있어서, 상기 제2 도전 부재는, 상기 제1의 인접하는 상기 게이트 부재 상호간, 상기 제2의 인접하는 상기 게이트 부재 상호간에, 상기 제1 도전 부재와 대략 동일폭으로 상기 제1 도전 부재 상에 설치되는 것을 특징으로 하는 반도체 장치.
  24. 제19항에 있어서, 상기 제2 도전 부재는, 상기 제1의 인접하는 상기 게이트 부재 상호간, 상기 제2의 인접하는 상기 게이트 부재 상호간에, 상기 제1 도전 부재보다 큰 폭으로 상기 제1 도전 부재상에 설치되는 것을 특징으로 하는 반도체 장치.
  25. 제19항에 있어서, 상기 제2 도전 부재는, 상기 제1 도전 부재보다 층두께가 작은 것을 특징으로 하는 반도체 장치.
  26. 제19항에 있어서, 상기 제2 도전 부재는, 상기 제1 도전 부재보다 낮은 저항율을 갖는 것을 특징으로 하는 반도체 장치.
  27. 제19항에 있어서, 상기 제2 도전 부재는, 금속 부재인 것을 특징으로 하는 반도체 장치.
  28. 제16항에 있어서, 상기 도전 부재는 상호 전기적으로 접속되는 제1, 제2 도전 부재를 포함하고, 상기 제1 도전 부재는 상기 제2 반도체 영역에 접속되고, 상기 제2 도전 부재는 각각 대응하는 상기 비트선 또는 소스선에 접속되는 것을 특징으로 하는 반도체 장치.
  29. 제28항에 있어서, 상기 제2의 인접하는 상기 게이트 부재 상호간에, 상기 제1 도전 부재 및 상기 제2 도전 부재는 상기 제2의 인접하는 상기 게이트 부재 상호간을 따라 연속하는 것을 특징으로 하는 반도체 장치.
  30. 제16항에 있어서, 상기 메모리 셀 어레이를 구동하는 주변 회로를 구성하는 트랜지스터를 구비하고, 상기 도전 부재는 상기 트랜지스터의 소스, 드레인, 게이트 전극 중 적어도 하나와 전기적으로 결합되는 것을 특징으로 하는 반도체 장치.
  31. 반도체 기판 상에 복수의 소자 분리 영역을 형성하는 공정;
    메모리 셀 어레이로서 구성하기 위해 상기 소자 분리 영역에 의해 분리된 제1 반도체 영역과 교차하도록, 또한 상호 소정의 간격을 유지하도록 복수의 게이트 부재를 형성하는 공정;
    적어도 상기 게이트 부재를 마스크로 하여 상기 제1 반도체 영역 표면에 상기 반도체 기판과는 반대의 도전형을 갖는 제2 반도체 영역을 형성하는 공정;
    상기 메모리 셀 어레이를 피복하는 층간 절연막을 형성하는 공정;
    제1의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역에 대응하고, 또한 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역에 대응하여 상기 층간 절연막에 개구부를 형성하여 적어도 이 개구부에 도전 부재를 형성하는 공정;
    각각 상기 제1의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 도전 부재의 대응 부분과 결합하는 비트선 및 상기 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 도전 부재의 대응 부분과 결합하는 소스선을 상기 게이트 부재와 교차시키도록 형성하는 공정을 포함하고,
    상기 도전 부재는, 상기 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역이 공통 접속되도록, 상기 제2의 인접하는 상기 게이트 부재 상호간을 따라 연속하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  32. 반도체 기판 상에 복수의 소자 분리 영역을 형성하는 공정;
    메모리 셀 어레이로서 구성하기 위해 상기 소자 분리 영역에 의해 분리된 제1 반도체 영역과 교차하도록, 또한 상호 소정의 간격을 유지하도록 복수의 게이트 부재를 형성함과 동시에 상기 메모리 셀 어레이의 동작과 관련한 주변 트랜지스터의 게이트 전극을 형성하는 공정;
    적어도 상기 게이트 부재 및 상기 게이트 전극을 마스크로 하여 상기 제1 반도체 영역 표면에 상기 반도체 기판과는 반대의 도전형을 갖는 제2 반도체 영역을 형성하는 공정;
    상기 메모리 셀 어레이 및 상기 게이트 전극을 피복하는 층간 절연막을 형성하는 공정;
    제1의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역에 대응하고, 또한 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역에 대응하여 상기 층간 절연막에 개구부를 형성하여 적어도 이 개구부에 도전 부재를 형성함과 동시에, 상기 주변 트랜지스터의 배선 부재의 일부를 형성하는 공정;
    각각 상기 제1의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 도전 부재의 대응 부분과 결합하는 비트선 및 상기 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 도전 부재의 대응 부분과 결합하는 소스선을 상기 게이트 부재와 교차시키도록 형성함과 동시에, 상기 주변 트랜지스터의 배선 부재의 다른 일부를 형성하는 공정을 포함하고,
    상기 도전 부재는, 상기 제2의 인접하는 상기 게이트 부재 상호간에 있어서의 상기 제2 반도체 영역이 공통 접속되도록, 상기 제2의 인접하는 상기 게이트 부재 상호간을 따라 연속하여 형성되는 것을 특징으로 하는 반도체 장치의 제조 방법.
  33. 제31항 또는 제32항에 있어서,
    상기 도전 부재는, 상호 다른 도전체를 가공, 접속함으로써 형성되고, 한쪽 도전체는 다른쪽 도전체보다 낮은 저항율을 갖는 것을 특징으로 하는 반도체 장치의 제조 방법.
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