JP3126080B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体記憶装置に関
するものであり、特にその省電力化に関する。

【０００２】

【従来の技術】今日、セルアレイ中のコンタクトが不要
で、セルの縮小化が図れる仮想グランドアレイ構造のフ
ラッシュメモリが知られている。仮想グランドアレイ構
造とは、メモリセルをマトリックス状に配置する際、あ
るメモリセルのソース領域と、前記メモリセルに隣接す
る列に配置されたメモリセルのドレイン領域とを共用す
るものをいう。

【０００３】図９Ｂに仮想グランドアレイ構造のフラッ
シュメモリの等価回路６１を示す。図に示すように、メ
モリセルＣ２２のソース領域と、隣接する列に配置され
たメモリセルＣ２１のドレイン領域とは共用されてお
り、これらの共用領域はビットラインｋ＋１を構成して
いる。

【０００４】図９Ａに各メモリセルを構成する不揮発性
メモリ５０の構造を示す。不揮発性メモリ５０は、基板
内に設けられたｐ形シリコンウエル２内にｎ⁺形ドレイ
ン３及びｎ⁺形ソース４が設けられる。ドレイン３とソ
ース４間は、チャネル領域１６である。チャネル領域１
６上には、トンネル酸化膜８が設けられる。さらに、ト
ンネル酸化膜８上にポリシリコンで構成されたフローテ
ィングゲート１２、層間絶縁膜１３、コントロールゲー
ト電極１４が順に設けられる。

【０００５】［書き込み、消去、読み出し原理］上記の
不揮発性メモリ５０に対する情報の書き込みおよび消去
について説明する。情報”１”を書き込む場合、コント
ロールゲート電極１４、ドレイン３に高電圧を印加し、
かつソース４、およびウエル２に接地電位を与える。こ
れにより、ドレイン３近傍で発生したホットエレクトロ
ンは、トンネル酸化膜８の電位障壁を飛び越えてフロー
ティングゲート１２内に流入する。

【０００６】このように流入した電子により、チャネル
領域１６にチャネルを形成させるためのコントロールゲ
ート電圧のしきい値が上昇する。この状態が、フラッシ
ュ不揮発性メモリ５０に情報”１”が書き込まれた状態
である（以下書き込み状態という）。

【０００７】一方、不揮発性メモリ５０に情報”０”を
記憶させる（消去する）場合、フローティングゲート１
２に流入させた電子を、ウエル２に戻すため、フローテ
ィングゲート１２とウエル２間に、情報の書き込み時と
は反対方向の高電圧を印加する。これにより、書き込み
時とは反対方向の電界が発生し、Ｆ−Ｎ（Fowler-Nordh
eim)トンネリングにより電子がウエル２に引戻される。

【０００８】このように電子が引戻されることにより、
チャネル領域１６にチャネルを形成させるためのコント
ロールゲート電圧のしきい値が降下する。この状態が、
不揮発性メモリ５０に情報”０”を記憶させた状態であ
る（以下非書き込み状態という）。

【０００９】次に、不揮発性メモリ５０における情報の
読み出し動作を説明する。まず、コントロールゲート電
極１４に、センス電圧Vsを印加する。センス電圧Vsと
は、書き込み状態のしきい値電圧と、非書き込み状態の
しきい値電圧の中間の電圧をいう。

【００１０】不揮発性メモリ５０が書き込み状態であれ
ば、不揮発性メモリ５０のしきい値電圧よりセンス電圧
Vsの方が低いので、チャネル領域１６にチャネルが形成
されない。よって、ドレイン３の電位をソース４の電位
より高くしても、ドレイン３とソース４間に電流が流れ
ない。

【００１１】これに対して、不揮発性メモリ５０が非書
き込み状態であれば、不揮発性メモリ５０のしきい値電
圧よりセンス電圧Vsの方が高いので、チャネル領域１６
にチャネルが形成される。よって、ドレイン３の電位を
ソース４の電位より高くすることにより、ドレイン３と
ソース４間に電流が流れる。

【００１２】このように、不揮発性メモリ５０において
は、読み出し時には、コントロールゲート電極１４に、
書き込み状態と非書き込み状態の各々のしきい値電圧の
間の電圧であるセンス電圧Vsを印加することにより、チ
ャネル領域１６にチャネルが形成されるか否かを検出し
て、書き込み状態か非書き込み状態かを判断する。

【００１３】［マトリックス状に組合わせた場合の動
作］ところで、不揮発性メモリ５０を仮想グランドアレ
イ構造に配置した場合に、書き込み、または、読み出し
を希望するメモリセル（以下選択セルという）以外のメ
モリセルに書き込み、または、読み出しをしてしまうお
それがある。そこで、等価回路６１においては、次に述
べるようにして、確実に選択セルを選択できるようにし
ている。（なお、選択セル以外を以下非選択セルとい
う）。

【００１４】まず、書き込みについて説明する。コント
ロールゲートラインｍ、ビットラインｋに高電圧を印加
し、ビットラインｋ＋２、ｋ−１をオープンにし、ビッ
トラインｋ＋１、コントロールゲートラインｍ＋１、ｍ
−１、およびウエル２を接地電位とする。選択セルＣ２
２について見てみると、コントロールゲート電極１４、
ドレイン３に高電圧が印加され、ソース４およびウエル
２に接地電位を与えられることになる。これにより、ド
レイン３近傍でホットエレクトロンが発生し、書き込み
状態となる。

【００１５】非選択セルＣ２１，Ｃ２３については、ソ
ースまたはドレインがオープンであるので、ホットエレ
クトロンが発生せず、書き込み状態となることはない。
他の非選択セルＣ１１〜Ｃ１３，Ｃ３１〜Ｃ３３につい
ては、コントロールゲート電極１４は接地電位なので、
書き込み状態となることはない。このようにして、選択
セルのみ書き込むことができる。

【００１６】読み出しについては、次の様にして行う。
セルＣ２２を選択セルとする場合は、コントロールゲー
トラインｍにセンス電圧Ｖｓ、ビットラインｋ＋２、ｋ
−１をオープンにし、コントロールゲートラインｍ＋
１、ｍ−１およびウエル２を接地電位とし、ビットライ
ンｋとビットラインｋ＋１間に電位差を発生させるとと
もに、ビットラインｋ＋１にセンスアンプを接続する。

【００１７】セルＣ２２が、書き込み状態であれば、既
に述べたようにチャネル領域１６にチャネルが形成され
ず、ドレイン３とソース４間に電流が流れない。これに
対して、非書き込み状態であれば、チャネル領域１６に
チャネルが形成されドレイン３とソース４間に電流が流
れる。これをビットラインｋ＋１に接続したセンスアン
プで読み取ればよい。

【００１８】非選択セルＣ２１，Ｃ２３については、ソ
ースまたはドレインがオープンであるので、仮に非書き
込み状態であってもドレイン３とソース４間に電流が流
れることはない。他の非選択セルＣ１１〜Ｃ１３，Ｃ３
１〜Ｃ３３については、コントロールゲート電極１４は
接地電位であるので、チャネル領域１６にチャネルが形
成されない。したがって、ドレイン３とソース４間に電
流が流れることはない。このようにして、選択セルの情
報のみ読み出すことができる。

【００１９】また消去は、コントロールゲートラインｍ
＋１〜ｍ−１を接地電位とし、ウエル２に書き込み時と
は反対方向の高電圧を印加する。これにより電子がソー
ス４に引戻され、メモリセルが一括消去される。

【００２０】このように、不揮発性メモリ５０を仮想グ
ランドアレイ構造で構成することにより、コンタクトが
不要となり、セル面積を縮小することが可能となる。

【００２１】

【発明が解決しようとする課題】しかしながら、上記の
ようなフラッシュメモリにおいては、次のような問題が
あった。書き込みの際には、ホットエレクトロン注入法
を用いているので、トンネル酸化膜８が劣化する。この
ため、素子としての信頼性が低下するおそれがあった。
また、ホットエレクトロン注入法では、ソース・ドレイ
ン間を流れた電子のうちごくわずか（１％位）しか、フ
ローティングゲート１２内に流入しないので、注入効率
が悪い。このため消費電力が多くなる。

【００２２】この発明は、上記のような問題点を解決
し、消費電力が小さく、かつ信頼性を向上させた半導体
記憶装置を提供することを目的とする。

【００２３】

【課題を解決するための手段】請求項１にかかる半導体
記憶装置は、Ａ）a1)〜a10)を備え、マトリックス状に
配置された単一メモリセル、a1)第１領域、a2)第１領域
に隣接して順次形成された第１、第２、第３の電路形成
可能領域、a3)第３の電路形成可能領域に隣接して形成
された第２領域、a4)第２の電路形成可能領域の上方に
設けられたトンネル絶縁膜、a5)前記トンネル絶縁膜を
介して第２の電路形成可能領域上に設けられた浮遊型電
極、a6)前記浮遊型電極の上方に設けられた層間絶縁
膜、a7)前記層間絶縁膜を介して前記浮遊型電極の上方
に設けられた第２制御電極、a8)第１の電路形成可能領
域の上方に、第１の電路形成可能領域および第１制御電
極の側壁と非接触状態で設けられた第１導電性側壁、a
9)第３の電路形成可能領域の上方に、第３の電路形成可
能領域および第１制御電極の側壁と非接触状態で設けら
れた第３導電性側壁、a10)前記第２制御電極の上方に、
前記第２制御電極と電気的に非接続状態で設けられてお
り、第１および第３の導電性側壁に直接または間接に電
圧を誘起する第１制御電極、Ｂ）同一列に配置された単
一メモリセルの第２制御電極は、電気的に接続されるこ
とにより、第２制御電極ラインを形成しており、Ｃ）同
一列に配置された単一メモリセルの第１領域は電気的に
接続されることにより、第１領域ラインを形成してお
り、Ｄ）同一列に配置された単一メモリセルの第２領域
は電気的に接続されることにより、第２領域ラインを形
成しており、Ｅ）隣接する列に配置された単一メモリセ
ルの第１領域ラインと第２領域ラインを領域ラインとし
て共用するとともに、Ｆ）同一行に配置された単一メモ
リセルの第１制御電極は、電気的に接続されることによ
り第１制御電極ラインを形成していること、を特徴とす
る。

【００２４】請求項２の半導体記憶装置においては、第
１領域はソースであり、第２領域はドレインであり、第
１制御電極ラインは選択ゲートラインであり、第２制御
電極ラインはコントロールゲートラインであること、を
特徴とする。

【００２５】請求項３の半導体記憶装置の使用方法にお
いては、Ａ）書き込む場合には、a1)書き込みを希望す
るメモリセルが接続されているコントロールゲートライ
ンのみに書き込み電圧を印加し、a2)書き込みを希望す
るメモリセルが接続されている選択ゲートラインのみ
に、第１および第３の電路形成可能領域を導通状態とす
る導通電圧を印加し、Ｂ）読み出す場合には、b1)読み
出しを希望するメモリセルが接続されているコントロー
ルゲートラインのみにセンス電圧を印加し、b2)読み出
しを希望するメモリセルが接続されている選択ゲートラ
インに第１および第３の電路形成可能領域を導通状態と
する導通電圧を印加し、b3)読み出しを希望するメモリ
セルのソースおよびドレインに印加する電圧に差を設
け、電流が流れるか否かを読取ること、を特徴とする。

【００２６】請求項４の半導体記憶装置の製造方法にお
いては、Ａ）以下a1)〜a8)を含む工程によって製造され
る単一メモリセルをマトリックス状に配置して半導体記
憶装置を製造する方法であって、a1)半導体基板内の第
１導電型の領域表面に、トンネル絶縁膜を形成する工
程、a2)前記トンネル絶縁膜上の１部に、以下の三層を
備えた積層を形成する工程、(1)浮遊型電極、(2)浮遊型
電極の上に設けられた層間絶縁膜、(3)層間絶縁膜上に
設けられた第２制御電極、a3)前記積層及び基板表面を
絶縁膜で覆う工程、a4)前記第２制御電極の下部の第１
導電型の領域表面を第２の電路形成可能領域として、こ
の第２の電路形成可能領域に隣接する２つの第１導電型
の半導体領域の上方に、前記絶縁膜及び第１制御電極の
側壁と非接触状態で２つの導電性側壁を形成する工程、
a5)前記積層および２つの導電性側壁をマスクとして不
純物を打込み拡散し、第１導電型の領域内に、ともに第
２導電型の第１領域および第２領域を形成する工程、a
6)前記積層および２つの導電性側壁を導電体層で覆うと
ともに、熱処理することにより前記導電体層表面をなだ
らかにする工程、a7)基板表面に対してほぼ垂直方向に
エッチングすることにより、２つの導電性側壁の１部を
露出させる工程、a8)前記積層と電気的に絶縁状態で、
かつ前記２つの導電性側壁の露出させた部分と電気的に
接触するように、第２制御電極の上方に第１制御電極を
形成する工程、Ｂ）同一列に配置された単一メモリセル
については、前記第１領域は電気的に接続され同時に形
成し、Ｃ）同一列に配置された単一メモリセルについて
は、前記第２領域は電気的に接続され同時に形成し、
Ｄ）隣接する列に配置された単一メモリセルについて
は、前記第１領域と第２領域とを共用して形成し、Ｅ）
同一行に配置された単一メモリセルについては、第１制
御電極は電気的に接続され同時に形成し、Ｆ）同一列に
配置された単一メモリセルについては、第２制御電極は
電気的に接続され同時に形成すること、を特徴とする。

【００２７】

【作用】本発明にかかる半導体記憶装置は、動作させる
際以下の様に機能する。

【００２８】［書き込み］書き込み時には、書き込みを
希望するメモリセルが接続されているコントロールゲー
トラインのみに書き込み電圧を印加するとともに、書き
込みを希望するメモリセルが接続されている選択ゲート
ラインのみに第１および第３の電路形成可能領域を導通
状態とする導通電圧を印加する。これにより、書き込み
を希望するメモリセルについては、第１、第２、第３の
電路形成可能領域が導通状態となり、第１領域または第
２領域から第２の電路形成可能領域に電子が供給され
る。浮遊型電極と半導体基板間に発生した電界により、
Ｆ−Ｎ（Fowler-Nordheim)トンネリングが起こり、供給
された電子は浮遊型電極に移動する。

【００２９】書き込みを希望しないメモリセルについて
は、つぎのようにして書き込みを防止する。書き込みを
希望しないメモリセルのうち、書き込みを希望するメモ
リセルが接続されているコントロールゲートラインに接
続されているメモリセルについては、選択ゲートライン
に第１および第３の電路形成可能領域を導通状態とする
導通電圧が印加されていない。したがって、第２の電路
形成可能領域に電子が供給されず、書き込まれることは
ない。また、それ以外のメモリセルについては、書き込
み電圧が与えられないので、書き込まれることはない。

【００３０】［読み出し］読み出し時には、つぎのよう
にして、読み出しを希望するメモリセルの情報を読み出
す。読み出しを希望するメモリセルが接続されているコ
ントロールゲートラインのみにセンス電圧を印加すると
ともに、読み出しを希望するメモリセルが接続されてい
る選択ゲートラインに第１および第３の電路形成可能領
域を導通状態とする導通電圧を印加する。また、読み出
しを希望するメモリセルのソースおよびドレインに印加
する電圧に差を設け、電流が流れるか否かを読取る。

【００３１】これにより、読み出しを希望するメモリセ
ルについては、つぎのような状態となる。第１および第
３の電路形成可能領域は導通状態となる。ここで、コン
トロールゲートラインにセンス電圧が印加されることに
より、浮遊型電極に電子が注入されていなければ、第２
の電路形成可能領域が導通状態となる。すなわち、第
１、第２、第３の電路形成可能領域全てが導通状態とな
る。一方、浮遊型電極に電子が注入されていれば、第２
の電路形成可能領域が導通状態とならない。したがっ
て、ソースおよびドレイン間に電流が流れるか否かで、
読み出しを希望するメモリセルの情報を読み出すことが
できる。

【００３２】読み出しを希望しないメモリセルについて
は、つぎのような状態となる。読み出しを希望しないメ
モリセルのうち、読み出しを希望するメモリセルが接続
されている選択ゲートラインに接続されているメモリセ
ルについては、コントロールゲートラインにセンス電圧
が印加されるていない為、第２の電路形成可能領域は非
導通状態である。したがって、ソースおよびドレイン間
には電流が流れない。他のメモリセルについては、導通
電圧が印加されておらず、第１および第３の電路形成可
能領域が非導通状態である。したがって、誤って情報が
読み出されることはない。

【００３３】

【実施例】［フラッシュメモリ１の構造］本発明の一実
施例を図面に基づいて説明する。まず、図１〜図３に本
発明の一実施例によるフラッシュメモリ１を示す。な
お、図２はフラッシュメモリ１の平面図であり、図１は
図２のＸ−Ｘ断面であり、図３は図２のＹ−Ｙ断面であ
る。図１に示すように、フラッシュメモリ１において
は、単一メモリセルを構成する不揮発性メモリ５０が仮
想グランドアレイ構造に配置されている。不揮発性メモ
リ５０は、基板内に設けられたｐ形シリコンウエル２内
に、第２領域であるｎ+形ドレイン３及び第１領域であ
るｎ⁺形ソース４が設けられる。ドレイン３とソース４
間の基板表面には、第１の電路形成可能領域であるチャ
ネル領域１７ａ、第２の電路形成可能領域であるチャネ
ル領域１６、第３の電路形成可能領域であるチャネル領
域１７ｂが形成される。

【００３４】チャネル領域１６の上方には、トンネル絶
縁膜であるトンネル酸化膜８が設けられ、さらにトンネ
ル酸化膜８の上方には浮遊型電極であるフローティング
ゲート１２が設けられている。

【００３５】フローティングゲート１２の上方には、層
間絶縁膜である三層絶縁膜１３を介して、第２制御電極
であるコントロールゲート電極１４が設けられている。

【００３６】チャネル領域１７ａの上方には、ゲート酸
化膜１８ａが設けられ、ゲート酸化膜１８ａの上方には
一方の導電性側壁である第１サイドウォール２７ａが設
けられている。第１サイドウォール２７ａは、図に示す
ように、フローティングゲート１２およびコントロール
ゲート電極１４と絶縁状態で、側壁型で構成されてい
る。

【００３７】チャネル領域１７ｂの上方には、ゲート酸
化膜１８ｂが設けられ、ゲート酸化膜１８ｂの上方には
もう一方の導電性側壁である第２サイドウォール２７ｂ
が設けられている。第１サイドウォール２７ｂは、図に
示すように、フローティングゲート１２およびコントロ
ールゲート電極１４と絶縁状態で、側壁型で構成されて
いる。

【００３８】コントロールゲート電極１４の上方には、
シリコン酸化膜１０が設けられている。シリコン酸化膜
１０の上方には、第一制御電極である選択ゲート電極２
４が設けられている。選択ゲート電極２４は、第１サイ
ドウォール２７ａおよび第２サイドウォール２７ｂと接
触している。

【００３９】なお、図１、図２、図３に示す様に、同一
行に配置された単一メモリセルの選択ゲート電極２４は
電気的に接続されることにより、選択ゲートラインを形
成している。例えば、図１、図２に示すように、単一メ
モリセル５０のコントロールゲート電極１４は、同一行
に配置された他の単一メモリセル４９、５１と電気的に
接続されることにより、選択ゲートラインＳＧ２を形成
している。各選択ゲートラインは、図２、図３に示すよ
うに各行ごとに設けられる。

【００４０】また、図２に示すように、同一列に配置さ
れた各単一メモリセルのソース４は電気的に接続されて
形成される。同様に、同一列に配置された各単一メモリ
セルのドレイン３は電気的に接続されて形成される。さ
らに、ある単一メモリセルのドレイン３とその単一メモ
リセルに隣接する列に配置された単一メモリセルのソー
ス４は共用して形成され、領域ラインであるビットライ
ンを形成する。例えば、図２において、ビットラインＢ
３は、不揮発性メモリ５１のソース４を形成していると
ともに、不揮発性メモリ５０のドレイン３を形成してい
る。

【００４１】また、同一列に配置された各単一メモリセ
ルのコントロールゲート電極１４は、同一列に配置され
た他の単一メモリセルと電気的に接続されることによ
り、コントロールゲートラインを形成している。例え
ば、図２および図３に示すように、単一メモリセル４０
のコントロールゲート電極１４は、同一列に配置された
他の単一メモリセル５０、６０と電気的に接続されるこ
とにより、コントロールゲートラインＣＧ２を形成して
いる。各コントロールゲートラインは、図２に示すよう
に各行ごとに設けられる。

【００４２】［フラッシュメモリ１の動作］つぎに、図
４、図５を用いてフラッシュメモリ１の使用方法につい
て説明する。図４は、フラッシュメモリ１の等価回路５
１を示す。図５は、セルＣ２２を選択セルとする場合
に、書き込み時および読み出し時に印加する電圧の一例
を示す。

【００４３】セルＣ２２に書き込む場合には、ビットラ
インＢ１〜Ｂ４に０Ｖを印加し、コントロールゲートラ
インＣＧ２には書き込み電圧１７Ｖを、他のコントロー
ルゲートラインＣＧ１，ＣＧ３には０Ｖを、選択ゲート
ラインＳＧ１に導通電圧として５Ｖを、他の選択ゲート
ラインＳＧ２に０Ｖを印加する。

【００４４】コントロールゲートラインＣＧ１に１７Ｖ
が印加されているので、セルＣ２２，Ｃ３２の各フロー
ティングゲート１２には、ウェル２、フローティングゲ
ート１２およびコントロールゲート電極１４間のカップ
リング比に応じた電圧（この場合約１２Ｖ）が印加され
る。これにより、セルＣ２２，Ｃ３２の各チャネル領域
１６（図１参照）は導通状態となる。

【００４５】ここで、選択ゲートラインＳＧ１に５Ｖが
印加されているので、選択セルＣ２２のチャネル領域１
７ａ，１７ｂが導通状態となる。したがって、選択セル
Ｃ２２のチャネル領域１６には、ドレイン３またはソー
ス４より電子が供給される。供給された電子は、Ｆ−Ｎ
トンネリングによりフローティングゲート１２に注入さ
れる。これにより、選択セルＣ２２が書き込み状態とな
る。

【００４６】一方、非選択セルＣ３２については、選択
ゲートラインにチャネル領域１７ａ，１７ｂを導通状態
とする導通電圧が印加されていない。したがって、チャ
ネル領域１６に電子が供給されず、書き込まれることは
ない。また、それ以外のセルＣ２１，Ｃ２３，Ｃ３１，
Ｃ３３については、コントロールゲートラインに書き込
み電圧が与えられないので、書き込まれることはない。
このようにして、選択セルのみ書き込むことができる。

【００４７】つぎに、読み出しについて説明する。セル
Ｃ２２を選択セルとする場合は、コントロールゲートラ
インＣＧ２にセンス電圧としてＶｓ（５Ｖ）を、他のコ
ントロールゲートラインＣＧ１，ＣＧ３には０Ｖを、ビ
ットラインＢ２に１Ｖを、ビットラインＢ３に０Ｖを印
加するとともにセンスアンプを接続する。また、他のビ
ットラインＢ１，Ｂ４をオープンにし、選択ゲートライ
ンＳＧ１に導通電圧として５Ｖを、他の選択ゲートライ
ンＳＧ２に０Ｖを印加する。

【００４８】コントロールゲートラインＣＧ２にセンス
電圧Ｖｓが印加されているので、セルＣ２２が非書き込
み状態であれば、選択セルＣ２２のチャネル領域１６は
オン状態となる。一方、選択ゲートラインＳＧ１に印加
された５Ｖによって、選択セルＣ２２のチャネル領域１
７ａ，１７ｂを導通状態となる（図１参照）。

【００４９】すなわち、チャネル領域１６、１７ａ，１
７ｂともオン状態となる。図４に戻って、セルＣ２２の
ソース４（ビットラインＢ２）には１Ｖ、ドレイン３
（ビットラインＢ３）には０Ｖが印加されているので、
ドレイン３（ビットラインＢ３）、ソース４（ビットラ
インＢ２）間に電流が流れ、これをソース４（ビットラ
インＢ２）に接続したセンスアンプで読み取ることがで
きる。

【００５０】これに対して、セルＣ２２が書き込み状態
であれば、選択セルＣ２２のチャネル領域１６はオフ状
態となる。したがって、選択セルＣ２２のチャネル領域
１７ａ，１７ｂの状態にかかわらず、ドレイン３（ビッ
トラインＢ３）、ソース４（ビットラインＢ２）間に電
流が流れることはない。

【００５１】非選択セルＣ２１，Ｃ２３については、コ
ントロールゲートラインＣＧ１，ＣＧ３にセンス電圧が
印加されていない為、チャネル領域１６は非導通状態で
ある。したがって、ソースおよびドレイン間には電流が
流れない。他のメモリセルＣ３１〜Ｃ３３については、
選択ゲートラインＳＧ２に導通電圧が印加されておら
ず、チャネル領域１７ａ，１７ｂは非導通状態である。
したがって、誤って情報が読み出されることはない。こ
のようにして、選択セルの情報のみ読み出すことができ
る。

【００５２】また、消去は、全てのコントロールゲート
ラインに−１７Ｖ、全てのビットラインおよびウエル２
に０Ｖを印加する。このような電圧を印加することによ
り書き込み時とは反対方向の電界が発生し、電子がウエ
ル２に引戻され、一括消去される。

【００５３】なお、本実施例においては、フローティン
グゲート１２の側壁に、導電性サイドウォールを設け
て、一種のスイッチング手段として用いている。したが
って、セル面積をほとんど増加させることなく、スイッ
チング手段を設けることができる。

【００５４】このようにして、仮想グランドアレイ構造
のフラッシュメモリについて、Ｆ−Ｎトンネリングによ
って情報の書き込みをすることができる。これにより、
コンタクトが不要でセル面積の縮小化を図りつつ、消費
電力が小さく、かつ信頼性を向上させた半導体記憶装置
を提供することができる。

【００５５】［フラッシュメモリ１の製造方法］つぎ
に、図６〜図８を用いて、フラッシュメモリ１の製造方
法を説明する。まず、図６Ａ（平面図）に示すように、
ＬＯＣＯＳ法によりフィールド酸化層１０１を形成し、
素子分離を行う。図６Ｂは、図６ＡのＸ−Ｘ断面であ
り、素子分離領域の断面図である。素子分離領域は、フ
ィールド酸化層１０１が基板表面から突出するように形
成されている。一方、図６Ｃは、図６ＡのＹ−Ｙ断面で
あり素子形成領域の断面図である。

【００５６】つぎに、全面に、１０ｎｍのトンネル酸化
膜８（ＳｉＯ₂）を希釈酸化により形成し、その上に、
化学気相成長（ＣＶＤ）法を用いてポリシリコン層３７
を形成した後、フォトレジストを用いて、ポリシリコン
層３７を図６Ｄに示すようにエッチングする。

【００５７】この上に三層絶縁膜を形成した後、ＣＶＤ
法を用いてポリシリコン層を形成する。その後、フォト
レジストを用いたエッチングを行ない、図６Ｅ、図７Ａ
に示す様に、素子形成領域のトンネル酸化膜８の上に、
フローティングゲート１２、三層絶縁膜１３、コントロ
ールゲート電極１４が順次形成された積層１１４を形成
する。なお、図７Ａは、図６ＥのＹ−Ｙ断面であり、素
子形成領域の断面図である。

【００５８】なお、本実施例においては、三層絶縁膜１
３は、１２ｎｍのシリコン酸化膜を希釈酸化により形成
し、その上に、１５ｎｍのシリコン窒化膜を減圧ＣＶＤ
法により形成し、その上に、５ｎｍのシリコン酸化膜を
ウエット酸化することにより形成した。

【００５９】つぎに、基板表面に、２０ｎｍのゲート酸
化膜１８を希釈酸化により形成し、その上に、図７Ｂに
示すように、ＣＶＤ法を用いてポリシリコン層３３を形
成する。この状態から、リアクティブイオンエッチング
（ＲＩＥ）を用いた異方性エッチングにより、図６Ｃに
示すように第１サイドウォール２７ａ、第２サイドウォ
ール２７ｂが残るようにエッチバックを行う。

【００６０】なお、エッチバックは、エッチングがゲー
ト酸化膜１８の表面に達した後、終了するようにしても
よい。異方性エッチングは垂直方向にのみ進行する為、
エッチバックが深く進行したとしても、第１サイドウォ
ール２７ａ、第２サイドウォール２７ｂの幅Ｄは、ほと
んど影響を受けないからである。

【００６１】このように、第１サイドウォール２７ａ、
第２サイドウォール２７ｂは、ポリシリコン層３３を異
方性エッチングすることにより形成されるので、第１サ
イドウォール２７ａ、第２サイドウォール２７ｂの幅Ｄ
は、ポリシリコン層３３の膜厚によって決められる。ポ
リシリコン層３３はすでに述べたように、ＣＶＤ法によ
って形成するので、その厚みについては、精密に制御す
ることが出来る。したがって、第１サイドウォール２７
ａ、第２サイドウォール２７ｂの幅Ｄを精密に制御でき
る。

【００６２】つぎに、図８Ａに示すように、積層１１４
および第１サイドウォール２７ａ、第２サイドウォール
２７ｂをマスクとして、不純物（Ａｓ⁺）をイオン注入
し、アニールによりn⁺層であるビットラインＢ１〜Ｂ４
（各選択セルのソース及びドレイン）を形成する。

【００６３】つぎに、図８Ｂに示すように、ＣＶＤ法を
用いて、層間絶縁膜（ＢＰＳＧ（Boro-Phospho-Silicat
e Glass））３６を形成して、熱処理を行なうことによ
り層間絶縁膜３６の表面をなだらかにする。この状態か
ら、層間絶縁膜３６をＲＩＥを用いた異方性エッチング
により、図８Ｃに示すように第１サイドウォール２７
ａ、第２サイドウォール２７ｂの１部が露出するまでエ
ッチバックを行う。

【００６４】この状態から、図８Ｄに示すように、積層
１１４および第１サイドウォール２７ａ、第２サイドウ
ォール２７ｂ上にポリサイド層３８をＣＶＤ法を用いて
形成する。その後、フォトレジストを用いたエッチング
を行ない、選択ゲートラインを形成する（図１参照）。

【００６５】なお、本実施例においては、層間絶縁膜３
６をＢＰＳＧで構成したが、熱処理することにより、表
面がなだらかになる性質を有するものであればどのよう
なものであってもよく、例えば、ＰＳＧ（Phospho-Sili
cate Glass）等で構成してもよい。

【００６６】また、本実施例においては、各選択ゲート
ラインをポリサイド層３８で構成したが、Ａｌ−Ｓｉ
（シリコンアルミニウム）等で構成してもよい。

【００６７】

【発明の効果】本発明にかかる半導体記憶装置により、
単一メモリセルを仮想グランドアレイ構造にマトリック
ス配置し、かつＦ−Ｎトンネリングで情報の書き込みを
行なえる。したがって、消費電力が小さく、かつ信頼性
を向上させた半導体記憶装置を提供することができる。

【図面の簡単な説明】

【図１】フラッシュメモリ１の構造（要部断面図）を示
す図である。

【図２】フラッシュメモリ１の構造（平面図）を示す図
である。

【図３】フラッシュメモリ１の構造（要部断面図）を示
す図である。

【図４】フラッシュメモリ１の等価回路５１を示す図で
ある。

【図５】フラッシュメモリ１が動作する際に印加する電
圧の一例を示す図である。

【図６】フラッシュメモリ１の製造工程を示す図であ
る。

【図７】フラッシュメモリ１の製造工程を示す図であ
る。

【図８】フラッシュメモリ１の製造工程を示す図であ
る。

【図９】従来の仮想グランドアレイ構造のフラッシュメ
モリを示す図である。Ａは要部断面図であり、Ｂは等価
回路６１を示す図である

【符号の説明】

３・・・ドレイン ４・・・ソース ８・・・トンネル酸化膜 １２・・・フローティングゲート １３・・・三層絶縁膜 １４・・・コントロールゲート電極 １６・・・チャネル領域 １７ａ，１７ｂ・・・チャネル領域 １８・・・ゲート酸化膜 ２２・・・選択ゲート電極 Ｂ１〜Ｂ４・・・ビットライン ＣＧ１〜ＣＧ３・・・コントロールゲートライン ＳＧ１〜ＳＧ３・・・選択ゲートライン

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平３−254160（ＪＰ，Ａ) 特開 平４−364077（ＪＰ，Ａ) 特開 平４−260000（ＪＰ，Ａ) 特開 平２−87578（ＪＰ，Ａ) 特開 平６−196663（ＪＰ，Ａ) 特開 平６−196714（ＪＰ，Ａ) 特開 平６−177358（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】Ａ）a1)〜a10)を備え、マトリックス状に
   配置された単一メモリセル、 a1)第１領域、 a2)第１領域に隣接して順次形成された第１、第２、第
   ３の電路形成可能領域、 a3)第３の電路形成可能領域に隣接して形成された第２
   領域、 a4)第２の電路形成可能領域の上方に設けられたトンネ
   ル絶縁膜、 a5)前記トンネル絶縁膜を介して第２の電路形成可能領
   域上に設けられた浮遊型電極、 a6)前記浮遊型電極の上方に設けられた層間絶縁膜、 a7)前記層間絶縁膜を介して前記浮遊型電極の上方に設
   けられた第２制御電極、 a8)第１の電路形成可能領域の上方に、第１の電路形成
   可能領域および第１制御電極の側壁と非接触状態で設け
   られた第１導電性側壁、 a9)第３の電路形成可能領域の上方に、第３の電路形成
   可能領域および第１制御電極の側壁と非接触状態で設け
   られた第３導電性側壁、 a10)前記第２制御電極の上方に、前記第２制御電極と電
   気的に非接続状態で設けられており、第１および第３の
   導電性側壁に直接または間接に電圧を誘起する第１制御
   電極、 Ｂ）同一列に配置された単一メモリセルの第２制御電極
   は、電気的に接続されることにより、第２制御電極ライ
   ンを形成しており、 Ｃ）同一列に配置された単一メモリセルの第１領域は電
   気的に接続されることにより、第１領域ラインを形成し
   ており、 Ｄ）同一列に配置された単一メモリセルの第２領域は電
   気的に接続されることにより、第２領域ラインを形成し
   ており、 Ｅ）隣接する列に配置された単一メモリセルの第１領域
   ラインと第２領域ラインを領域ラインとして共用すると
   ともに、 Ｆ）同一行に配置された単一メモリセルの第１制御電極
   は、電気的に接続されることにより第１制御電極ライン
   を形成していること、 を特徴とする半導体記憶装置。
2. 【請求項２】請求項１の半導体記憶装置において、 第１領域はソースであり、 第２領域はドレインであり、 第１制御電極ラインは選択ゲートラインであり、 第２制御電極ラインはコントロールゲートラインである
   こと、 を特徴とする半導体記憶装置。
3. 【請求項３】請求項２の半導体記憶装置の使用方法であ
   って、 Ａ）書き込む場合には、 a1)書き込みを希望するメモリセルが接続されているコ
   ントロールゲートラインのみに書き込み電圧を印加し、 a2)書き込みを希望するメモリセルが接続されている選
   択ゲートラインのみに、第１および第３の電路形成可能
   領域を導通状態とする導通電圧を印加し、 Ｂ）読み出す場合には、 b1)読み出しを希望するメモリセルが接続されているコ
   ントロールゲートラインのみにセンス電圧を印加し、 b2)読み出しを希望するメモリセルが接続されている選
   択ゲートラインに第１および第３の電路形成可能領域を
   導通状態とする導通電圧を印加し、 b3)読み出しを希望するメモリセルのソースおよびドレ
   インに印加する電圧に差を設け、電流が流れるか否かを
   読取ること、 を特徴とする半導体記憶装置の使用方法。
4. 【請求項４】Ａ）以下a1)〜a8)を含む工程によって製造
   される単一メモリセルをマトリックス状に配置して半導
   体記憶装置を製造する方法であって、 a1)半導体基板内の第１導電型の領域表面に、トンネル
   絶縁膜を形成する工程、 a2)前記トンネル絶縁膜上の１部に、以下の三層を備え
   た積層を形成する工程、 (1)浮遊型電極、 (2)浮遊型電極の上に設けられた層間絶縁膜、 (3)層間絶縁膜上に設けられた第２制御電極、 a3)前記積層及び基板表面を絶縁膜で覆う工程、 a4)前記第２制御電極の下部の第１導電型の領域表面を
   第２の電路形成可能領域として、この第２の電路形成可
   能領域に隣接する２つの第１導電型の半導体領域の上方
   に、前記絶縁膜及び第１制御電極の側壁と非接触状態で
   ２つの導電性側壁を形成する工程、 a5)前記積層および２つの導電性側壁をマスクとして不
   純物を打込み拡散し、第１導電型の領域内に、ともに第
   ２導電型の第１領域および第２領域を形成する工程、 a6)前記積層および２つの導電性側壁を導電体層で覆う
   とともに、熱処理することにより前記導電体層表面をな
   だらかにする工程、 a7)基板表面に対してほぼ垂直方向にエッチングするこ
   とにより、２つの導電性側壁の１部を露出させる工程、 a8)前記積層と電気的に絶縁状態で、かつ前記２つの導
   電性側壁の露出させた部分と電気的に接触するように、
   第２制御電極の上方に第１制御電極を形成する工程、 Ｂ）同一列に配置された単一メモリセルについては、前
   記第１領域は電気的に接続され同時に形成し、 Ｃ）同一列に配置された単一メモリセルについては、前
   記第２領域は電気的に接続され同時に形成し、 Ｄ）隣接する列に配置された単一メモリセルについて
   は、前記第１領域と第２領域とを共用して形成し、 Ｅ）同一行に配置された単一メモリセルについては、第
   １制御電極は電気的に接続され同時に形成し、 Ｆ）同一列に配置された単一メモリセルについては、第
   ２制御電極は電気的に接続され同時に形成すること、 を特徴とする半導体記憶装置の製造方法。