JP2012174869A - 半導体記憶装置の製造方法 - Google Patents
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Abstract
【課題】隣接するメモリセル間およびメモリセルと選択トランジスタとの間に間隙を設けつつ、選択トランジスタおよび周辺回路における短絡を抑制する。
【解決手段】本実施形態による半導体記憶装置は、ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングを備える。選択トランジスタが、メモリセルストリングの一端にある端部メモリセルに接続されている。側壁膜が、端部メモリセルと選択トランジスタとの間において、端部メモリセルのゲートの側面および選択トランジスタのゲートの側面を被覆する。端部メモリセルの側壁膜と選択トランジスタの側壁膜との間に空隙がある。
【選択図】図2
Description
半導体基板上に配列された複数のメモリセルのゲートおよび選択トランジスタのゲートを形成し、
隣接する前記メモリセル間の第1の間隙および隣接する前記メモリセルと前記選択トランジスタとの間の第2の間隙を、シリコン窒化膜を用いて充填し、
隣接する前記選択トランジスタ間の第3の間隙に堆積された前記シリコン窒化膜を除去し、
前記第3の間隙内において、前記選択トランジスタのゲートの側面にシリコン酸化膜を用いてスペーサを形成し、
前記第3の間隙を絶縁膜で充填し、
前記第3の間隙をマスク材で被覆し、
前記スペーサを残しつつ、前記第3の間隙を前記マスク材で被覆した状態で、前記第1の間隙および前記第2の間隙に充填された前記シリコン窒化膜を選択的に除去し、
前記第1の間隙および前記第2の間隙にシリコン酸化膜を堆積することによって、前記第1の間隙および前記第2の間隙内に空隙を形成することを具備する。
Claims (8)
- ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、
前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタと、
前記端部メモリセルと前記選択トランジスタとの間において前記端部メモリセルのゲートの側面および前記選択トランジスタのゲートの側面と、前記メモリセルストリングにおいて隣接する2つのメモリセルのゲート間において対向する前記ゲートの側面とを、シリコン酸化膜を含む膜で被覆する側壁膜と、
前記選択トランジスタを介して前記メモリセルストリングに接続されるコンタクトと、
前記選択トランジスタのゲートと前記コンタクトとの間に充填された絶縁膜と、
複数の前記メモリセルストリングを含むメモリセルアレイを制御する周辺回路領域を備え、
前記隣接する2つのメモリセルの前記側壁膜間に空隙があり、
前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙があり、
前記周辺回路領域のトランジスタのゲートとそれに隣接するトランジスタのゲートとの間の間隙は、絶縁膜またはコンタクトで充填されていることを特徴とするNAND型EEPROM。 - ゲートを有する複数のメモリセルが直列に接続されたメモリセルストリングと、
前記メモリセルストリングの一端にある端部メモリセルに接続された選択トランジスタと、
前記端部メモリセルと前記選択トランジスタとの間に、前記端部メモリセルのゲートの側面および前記選択トランジスタのゲートの側面を被覆する側壁膜と、
前記選択トランジスタを介して前記メモリセルストリングに接続されるコンタクトと、
前記選択トランジスタのゲートと前記コンタクトとの間に充填された絶縁膜とを備え、
前記端部メモリセルの前記側壁膜と前記選択トランジスタの前記側壁膜との間に空隙があることを特徴とする半導体記憶装置。 - 前記側壁膜は、前記メモリセルストリングにおいて隣接する2つのメモリセルのゲート間の、該隣接する2つのメモリセルのゲートの側面を被覆し、
前記隣接する2つのメモリセルの前記側壁膜間に空隙があることを特徴とする請求項2に記載の半導体記憶装置。 - 複数の前記メモリセルストリングを含むメモリセルアレイを制御する周辺回路領域をさらに備え、
前記周辺回路領域のトランジスタのゲートとそれに隣接するトランジスタのゲートとの間の間隙は、絶縁膜またはコンタクトで充填されていることを特徴とする請求項2または請求項3に記載の半導体記憶装置。 - 半導体基板上に配列された複数のメモリセルのゲートおよび選択トランジスタのゲートを形成し、
隣接する前記メモリセル間の第1の間隙および隣接する前記メモリセルと前記選択トランジスタとの間の第2の間隙を、シリコン窒化膜を用いて充填し、
隣接する前記選択トランジスタ間の第3の間隙に堆積された前記シリコン窒化膜を除去し、
前記第3の間隙内において、前記選択トランジスタのゲートの側面にシリコン酸化膜を用いてスペーサを形成し、
前記スペーサを残しつつ、前記第1の間隙および前記第2の間隙に充填された前記シリコン窒化膜を選択的に除去し、
前記第1の間隙および前記第2の間隙にシリコン酸化膜を堆積することによって、前記第1の間隙および前記第2の間隙内に空隙を形成することを具備する半導体記憶装置の製造方法。 - 前記スペーサの形成時に、複数の前記メモリセルを含むメモリセルアレイを制御する周辺回路領域にあるトランジスタのゲート側面にも前記スペーサを形成することを特徴とする請求項5に記載の半導体記憶装置の製造方法。
- 前記スペーサの形成後、前記第3の間隙を絶縁膜で充填し、
前記第3の間隙をマスク材で被覆し、
その後、前記第1の間隙および前記第2の間隙に充填された前記シリコン窒化膜を選択的に除去することを特徴とする請求項5または請求項6に記載の半導体記憶装置の製造方法。 - 前記マスク材は、前記周辺回路領域をも被覆することを特徴とする請求項7に記載の半導体記憶装置の製造方法。
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