KR101552921B1 - Method of manufacturing non volatile memory device - Google Patents

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류두열
조정호
이경호
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매그나칩 반도체 유한회사
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Abstract

본 발명은 비휘발성 메모리 소자 및 그 제조 방법에 관한 것으로, 비활성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되는 제1 도전형의 웰 영역, 상기 웰 영역 상에 형성되는 플로팅 게이트, 상기 플로팅 게이트 하부 및 상기 웰 영역 상부 사이에 형성되는 플로팅 게이트 채널 영역, 상기 플로팅 게이트의 양측에 형성되는 컨트롤 게이트, 상기 컨트롤 게이트의 하부 및 상기 웰 영역 상부 사이에 형성되는 컨트롤 게이트 채널 영역 및 상기 플로팅 게이트와 상기 컨트롤 게이트 하부 및 상기 웰 영역의 상부에 일체로 형성되는 제1 도전형의 프로그램 문턱 전압 조절용 이온 주입 영역을 포함하고, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높다. The present invention is a non-volatile memory device and relates to a method of manufacturing the same, non-volatile memory device is a floating gate, the floating gate formed on the well region, the well region of the first conductivity type formed on a semiconductor substrate, the semiconductor substrate bottom and with the well region, the floating gate channel region formed between the upper control gate, the control gate channel region and the floating gate of the control gate bottom and formed between said well region top formed on both sides of the floating gate wherein including a control gate bottom and program threshold voltage adjustment ion implantation region of the first conductivity type which is formed integrally with the upper portion of the well region, and the doping concentration of said program threshold voltage adjustment ion implantation region is higher than the doping concentration of the well region . 따라서, 본 발명에 따른 비휘발성 메모리 소자는 플로팅 게이트와 컨트롤 게이트의 채널 영역의 구분 없이 일체로 프로그램 문턱 전압 조절용 이온 주입 영역을 형성하여 비휘발성 메모리 소자의 내구성을 보장할 수 있다. Thus, the non-volatile memory device according to the invention it is possible to ensure the durability of the non-volatile memory devices to form a separator integral program threshold voltage adjustment ion implantation area without a floating gate and a control channel region of the gate.

Description

비휘발성 메모리 소자 및 그 제조 방법{METHOD OF MANUFACTURING NON VOLATILE MEMORY DEVICE} Non-volatile memory device and a method of manufacturing {METHOD OF MANUFACTURING NON ​​VOLATILE MEMORY DEVICE}

본 발명은 비휘발성 메모리 소자에 관한 것으로, 보다 상세하게는, 프로그램 문턱 전압 조절용 이온 주입 영역을 플로팅 게이트와 컨트롤 게이트의 채널 영역의 구별 없이 일체로 형성하여 도핑 레벨을 증가시킬 수 있는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다. The present invention, more specifically, the nonvolatile memory device by forming a program threshold voltage adjustment ion implantation area integrally without distinguishing between the floating gate and a control channel region of the gate to increase the doping level of the non-volatile memory device and to a method of manufacturing the same.

일반적으로, 비휘발성 메모리 소자는 EEPROM(Electrically erasable and programmable read only memory)이라고도 불리며, 전원 없이도 장기간 안정적으로 기억시킬 수 있는 장치에 해당한다. In general, the non-volatile memory device is also called EEPROM (Electrically erasable and programmable read only memory), it corresponds to a device capable of long-term storage stability without the need for a power source. EEPROM은 소거 및 프로그램이 가능한 읽기용 기억 장치(EPROM)의 변형을 통해 내부에 기록된 데이터를 전기적으로 소거하여 재기록할 수 있다. EEPROM can be erased to rewrite the data recorded therein by the deformation of the erasable memory for program readable device (EPROM) electrically. 따라서, 비휘발성 메모리 소자는 프로그램을 재기록할 필요가 있는 응용 분야에 편리하게 사용될 수 있다. Thus, the non-volatile memory device may conveniently be used for applications that need to rewrite the program. 칩을 구성하는 소자의 전하를 전기적으로 변화시킴으로써 데이터를 기록 또는 소거할 수 있다. By changing an electric charge of a device constituting a chip can be electrically written or erased data. 비휘발성 메모리 소자는 전기적인 판독이나 기록이 가능하므로 시스템에 내장된 상태로 다시 프로그램할 수 있다. Non-volatile memory device is capable of electrically reading or recording, so it is possible to re-program in a state built in to the system. 비휘발성 메모리 소자는 재기록 하는데 보통의 랜덤 기억 장치(RAM)보다 시간이 훨씬 더 걸리고 기억 용량이 작으며 재기록 횟수에도 제한이 있는 단점을 가지고 있으나, EEPROM에 기록된 데이터는 전원 없이도 오래 보존되는 장점이 있어서 다양한 분야에서 사용되고 있다. Non-volatile memory element is longer than a normal random memory (RAM) much consuming to rewrite had the storage capacity is smaller, but has the disadvantage that the limitation on the number of rewrites, and the data written to the EEPROM has the advantage of being a long conservation without power method has been used in various fields.

한국등록특허 제10-1026288호는 반도체 장치 기술에 관한 것으로, 스플리트 게이트형 메모리 셀 구조를 이용하여 전하 축전층으로서의 질화막을 이용하여 비휘발성 메모리의 전기적 특성을 향상시키는 반도체 장치 및 그 제조방법을 제공한다. Korea Patent Registration No. 10-1026288 discloses that the, semiconductor switch devices which split gate type memory cell using a structure using the nitride film as a charge storage layer improves the electrical characteristics of the non-volatile memory and a method of manufacturing a semiconductor device described to provide.

한국등록특허 제10-0967255호는 반도체 집적 회로 장치에 관한 것으로, 비휘발성의 메모리 셀 트랜지스터로부터 기억 정보를 고속으로 판독하는 장치를 제공한다. Korea Patent Registration No. 10-0967255 discloses that a semiconductor integrated circuit device, there is provided a device for reading the stored information at a high speed from a non-volatile memory cell transistors.

비휘발성 메모리 소자는 수십만 번의 프로그램 및 소거 동작의 반복에 의해 전자가 반복적으로 이동하게 되고 이에 따라 터널 산화막에 손상이 발생할 수 있다. Non-volatile memory device is an electronic program by the hundreds of thousands of single and repeat the erase operation is moved repeatedly thereby cause damage to the tunnel oxide film. 따라서, 전자가 이동될 때, 기설정된 전자보다 더 많은 전자가 터널 산화막을 이동하거나 소실될 수 있다. Thus, when electrons move, the group can be more electrons than the set E to be moved, or the loss of the tunnel oxide film. 이에 따라, 프로그램 및 소거 동작을 결정하는 프로그램 전압(Vp) 또는 소거 전압(Ve)의 크기가 기준 전압(Vr)에 인접하게 되고 이는 비휘발성 메모리 소자(100)의 읽기 및 쓰기, 소거 또는 프로그램 동작을 보장할 수 없는 문제점이 있다. Thus, the program and the size of which determines the erase operation to the program voltage (Vp) or an erase voltage (Ve) being adjacent to a reference voltage (Vr), which reading of the nonvolatile memory element 100 and write, erase or program operation there is a problem that can not be guaranteed.

한국등록특허 제10-1026288호 Korea Registered Patent No. 10-1026288 한국등록특허 제10-0967255호 Korea Registered Patent No. 10-0967255

본 발명의 일 실시예는 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 이온의 양을 증가시켜 프로그램 문턱 전압을 상승시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다. One embodiment of the present invention to provide a program threshold voltage adjustment ion by increasing the amount of ions to be injected into the injection zone a non-volatile memory device which can increase the program threshold voltage and a method of manufacturing the same.

본 발명의 일 실시예는 플로팅 게이트와 콘트롤 게이트에 일체로 프로그램 문턱 전압 조절용 이온 주입 영역을 형성함으로써 프로그램 전압(Vp)과 소거 전압(Ve) 크기의 차이를 일정하게 유지시킬 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다. Non-volatile memory device in one embodiment of the present invention is able to maintain a constant difference by integrally with the floating gate and control gate forming a program threshold voltage adjustment ion implantation area to the program voltage (Vp) and an erase voltage (Ve) in size and to provide a method of manufacturing the same.

본 발명의 일 실시예는 프로그램 전압(Vp) 및 소거 전압(Ve) 크기의 차이를 증가시켜 비휘발성 메모리 소자의 내구성을 보장할 수 있는 비휘발성 메모리 소자 및 그 제조 방법을 제공하고자 한다. One embodiment of the present invention to provide a nonvolatile memory device and a method of manufacturing the same which can increase the difference between the programming voltage (Vp) and an erasure voltage (Ve) in size to ensure the durability of the non-volatile memory device.

실시예들 중에서, 비휘발성 메모리 소자는 반도체 기판, 상기 반도체 기판 상에 형성되는 제1 도전형의 웰 영역, 상기 웰 영역 상에 형성되는 플로팅 게이트, 상기 플로팅 게이트 하부 및 상기 웰 영역 상부 사이에 형성되는 플로팅 게이트 채널 영역, 상기 플로팅 게이트의 양측에 형성되는 컨트롤 게이트, 상기 컨트롤 게이트의 하부 및 상기 웰 영역 상부 사이에 형성되는 컨트롤 게이트 채널 영역 및 상기 플로팅 게이트 및 상기 컨트롤 게이트 하부 및 상기 웰 영역의 상부에 일체로 형성되는 제1 도전형의 프로그램 문턱 전압 조절용 이온 주입 영역을 포함하고, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 도핑 농도는 상기 웰 영역의 도핑 농도보다 높다. Examples of these, the non-volatile memory element is formed between a semiconductor substrate, a floating gate, the floating gate bottom, and the well region, the top is formed on the well region, the well region of the first conductivity type formed on said semiconductor substrate the upper portion of the floating gate channel region, a control gate formed on both sides of the floating gate, the control gate bottom and the well region, the control gate channel region and the floating gate and the control gate bottom and the well region formed between the upper portion of which is a first conductivity type program includes a threshold voltage adjustment ion implantation region, the doping concentration of said program threshold voltage adjustment ion implantation region formed integrally is higher than the doping concentration of the well region.

비휘발성 메모리 소자는 상기 반도체 기판의 측면에 형성되는 소자간 분리막(STI, Shallow Trench Isolation), 상기 플로팅 게이트와 상기 프로그램 문턱 전압 조절용 이온 주입 영역 사이에 형성되는 터널 산화막, 상기 플로팅 게이트와 상기 컨트롤 게이트 사이에 형성되어 상기 플로팅 게이트와 상기 컨트롤 게이트를 절연시키는 유전막, 상기 컨트롤 게이트와 상기 프로그램 문턱 전압 조절용 이온 주입 영역 사이에 형성되는 컨트롤 게이트 절연막 및 상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역에 형성되는 소스-드레인 영역을 더 포함할 수 있다. Non-volatile memory device is the device between the separator (STI, Shallow Trench Isolation), said floating gate and said program threshold voltage adjustment ion tunnel oxide, the floating gate and the control gate is formed between the injection region formed in the side surface of the semiconductor substrate, It is formed between being exposed to a dielectric film, a control gate insulating film and the control gate side which is formed between said control gate said program threshold voltage adjustment ion implantation region to insulate the control gate and the floating gate and source formed in the well region It may further include a drain region.

일 실시예에서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 깊이는 상기 소스-드레인 영역의 깊이보다 얕게 형성될 수 있다. In one embodiment, the depth of the program threshold voltage adjustment ion implantation region is the source can be formed shallower than the depth of the drain region.

상기 프로그램 문턱 전압 조절용 이온 주입 영역은 상기 플로팅 게이트 채널 영역 및 상기 컨트롤 게이트 채널 영역에 동시에 형성되고, 프로그램 전압(Vp) 및 소거 전압(Ve)을 동시에 조절할 수 있다. The program threshold voltage adjustment ion implantation region is formed at the same time in the floating gate channel region and the control gate channel region, you can control the programming voltages (Vp), and an erase voltage (Ve) at the same time. 일 실시예에서, 상기 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기 차이는 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 도즈량이 증가함에 따라 커질 수 있다. In one embodiment, the size difference between the programming voltage (Vp) and an erasure voltage (Ve) may increase with increasing the amount of the dose of the dopant (dopant) are implanted into the program threshold voltage adjustment ion implantation area. 일 실시예에서, 상기 프로그램 전압(Vp)의 크기는 3.5V ~ 6V 범위에서 결정될 수 있고, 상기 소거 전압(Ve)의 크기는 1V ~ 2.5V 범위에서 결정될 수 있다. In one embodiment, the magnitude of the program voltage (Vp) may be determined in the range of 3.5V ~ 6V, the size of the erase voltage (Ve) it can be determined in the range of 1V ~ 2.5V. 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)는 1E11 ~ 1E14/cm 2 의 범위의 도즈로 형성될 수 있다. Dopant (dopant) are implanted into the program threshold voltage adjustment ion implantation region may be formed of a dose in the range of 1E11 ~ 1E14 / cm 2.

실시예들 중에서, 비휘발성 메모리 소자 제조 방법은 반도체 기판에 소자간 분리 영역 및 활성 영역을 형성하는 단계, 상기 활성 영역에 제1 도전형의 웰 영역을 형성하는 단계, 상기 웰 영역에 제1 도전형의 도펀트를 주입하여 프로그램 문턱 전압 조절용 이온주입 영역을 형성하는 단계, 상기 프로그램 문턱 전압 조절용 이온주입 영역상에 플로팅 게이트와 컨트롤 게이트를 형성하는 단계 및 상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역상에 소스-드레인 영역을 형성하는 단계를 포함한다. Examples of these, a non-volatile memory device manufacturing method is the first conductivity in forming a well region of a first conductivity type in the step of forming the isolation region and an active region between the elements on the semiconductor substrate, the active region, the well region a step of injecting a type of dopant forming a program threshold voltage adjustment ion implantation region, the program threshold voltage adjustment ion in the injection region is exposed to the stage and the control gate side to form a floating gate and a control gate over said well region and forming a drain region, a source.

상기 프로그램 문턱 전압 조절용 이온 주입 영역의 농도는 상기 웰 영역의 농도보다 높을 수 있다. The concentration of the program threshold voltage adjustment ion implantation region may be higher than the concentration of the well region. 일 실시예에서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역은 상기 플로팅 게이트와 상기 컨트롤 게이트의 하부에 일체로 형성될 수 있다. In one embodiment, the program threshold voltage adjustment ion implantation region may be formed integrally with the lower portion of the control gate and the floating gate.

상기 프로그램 문턱 전압 조절용 이온 주입 영역은 상기 플로팅 게이트 채널 영역 및 상기 컨트롤 게이트 채널 영역에 동시에 형성되고, 프로그램 전압(Vp) 및 소거 전압(Ve)을 동시에 조절할 수 있다. The program threshold voltage adjustment ion implantation region is formed at the same time in the floating gate channel region and the control gate channel region, you can control the programming voltages (Vp), and an erase voltage (Ve) at the same time. 일 실시예에서, 상기 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기 차이는 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 도즈량이 증가함에 따라 커질 수 있다. In one embodiment, the size difference between the programming voltage (Vp) and an erasure voltage (Ve) may increase with increasing the amount of the dose of the dopant (dopant) are implanted into the program threshold voltage adjustment ion implantation area. 또한, 상기 프로그램 전압(Vp)의 크기는 3.5V ~ 6V 범위에서 결정되고, 상기 소거 전압(Ve)의 크기는 1V ~ 2.5V 범위에서 결정될 수 있다. In addition, the size of the program voltage (Vp) is determined in a range of 3.5V ~ 6V, the size of the erase voltage (Ve) can be determined in the range of 1V ~ 2.5V.

일 실시예에서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)는 1E11 ~ 1E14/㎠의 범위의 도즈로 형성될 수 있다. In one embodiment, the dopant (dopant) are implanted into the program threshold voltage adjustment ion implantation region may be formed of a dose in the range of 1E11 ~ 1E14 / ㎠.

상기 프로그램 문턱 전압 조절용 이온 주입 영역의 깊이는 상기 소스-드레인 영역의 깊이보다 얕게 형성될 수 있다. The depth of the program threshold voltage adjustment ion implantation region is the source can be formed shallower than the depth of the drain region.

개시된 기술은 다음의 효과를 가질 수 있다. The disclosed techniques may have the following effects. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다. However, a specific embodiment handageona to include all of the following effects in the sense that it should include only the following effects are not, the scope of the disclosed technology will not be construed as being limited by this.

본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 이온의 양을 증가시켜 프로그램 전압을 상승시킬 수 있다. Non-volatile memory device and a method of manufacturing the same according to one embodiment of the present invention is to increase the amount of ions to be injected into the program threshold voltage adjustment ion implantation area can increase the program voltage.

본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 플로팅 게이트와 콘트롤 게이트에 일체로 프로그램 문턱 전압 조절용 이온 주입 영역을 형성함으로써 프로그램 전압(Vp)과 소거 전압(Ve)의 차이를 일정하게 유지시킬 수 있다. One embodiment the non-volatile memory device and a method of manufacturing the same according to the present invention is a constant difference between the programming voltage (Vp) and an erase voltage (Ve) by forming integrally the program threshold voltage adjustment ion implantation region into the floating gate and the control gate it can be maintained.

본 발명의 일 실시예에 따른 비휘발성 메모리 소자 및 그 제조 방법은 프로그램 전압(Vp) 및 소거 전압(Ve) 크기의 차이를 증가시켜 비휘발성 메모리 소자의 내구성을 보장할 수 있다. Non-volatile memory device and a method of manufacturing the same according to one embodiment of the present invention can guarantee the durability of the non-volatile memory device to increase the difference between the programming voltage (Vp) and an erasure voltage (Ve) size.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하는 단면도이다. 1 is a cross-sectional view illustrating a non-volatile memory device according to an embodiment of the present invention.
도 2는 도 1에 있는 비휘발성 메모리 소자 중 프로그램 문턱 전압 조절용 이온 주입 영역 상부에 형성된 플로팅 게이트와 컨트롤 게이트를 확대한 단면도이다. Figure 2 is an enlarged sectional view of a floating gate and a control gate formed on the non-volatile memory program upper threshold voltage adjustment ion implantation area of ​​the device in Figure 1;
도 3a에서 3e는 도 1에 있는 비휘발성 메모리 소자를 제조하는 과정을 설명하는 도면이다. In Figure 3a 3e is a view for explaining a process of manufacturing a nonvolatile memory device in Figure 1;
도 4는 도 1에 있는 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 양에 따른 프로그램 전압(Vp)과 소거 전압(Ve)의 변화를 설명하는 그래프이다. Figure 4 is a graph illustrating a change of the program voltage (Vp) and an erase voltage (Ve) in accordance with the amount of the dopant (dopant) to be injected into the program threshold voltage adjustment ion implantation area in Fig.
도 5는 도 1의 비휘발성 메모리 소자의 프로그램 전압(Vp)과 소거 전압(Ve)의 크기 차이에 따른 작동을 설명하기 위한 그래프이다. 5 is a graph for explaining the operation according to the size difference between the programming voltage (Vp) and an erase voltage (Ve) of the non-volatile memory device of FIG.

본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. Description of the present invention is only an example for the structure to the functional description, the scope of the present invention is not to be construed as limited by the embodiments described in the text. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. That is, the embodiment so that various modifications may be possible and have a variety of forms and the scope of the invention should be understood to include equivalents for realizing the technical concept. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다. It is also an object or effects set forth in the present invention is a means to include only those effect handageona be specific embodiments include them all is not, the scope of the present invention will not be construed as being limited by this.

한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다. On the other hand, the meaning of terms that are described in this application are to be understood as follows.

"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. Terms such as "first", "second" are not to be intended to distinguish one element from the other, the scope by these terms only. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. For example, the first component may be referred to as a second configuration can be named as an element, similar to the first component is also a second component.

“및/또는”의 용어는 하나 이상의 관련 항목으로부터 제시 가능한 모든 조합을 포함하는 것으로 이해되어야 한다. The term "and / or" should be understood to include all possible combinations of items present, from one or more related. 예를 들어, “제1 항목, 제2 항목 및/또는 제3 항목”의 의미는 제1, 제2 또는 제3 항목뿐만 아니라 제1, 제2 또는 제3 항목들 중 2개 이상으로부터 제시될 수 있는 모든 항목의 조합을 의미한다. For example, "the first item, the second item, and / or third items" means in the first, second or third as well as the three items the first, second or be present from at least two of the three items dog It means the combination of all the items you can.

어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. When an element is referred to as being "connected" to another element, but also directly connected to the other components, it should be understood that there may be other element in between. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. On the other hand, it should be understood that any configuration element has no other element in between the time stated that "directly connected" to another element. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다. On the other hand, it is to be interpreted likewise also in other words used to describe the relationship between elements, i.e. "~ between" a "between the right -" or the "- directly adjacent to" "~ neighboring".

단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. Terms such as expression of a singular "comprise" should be understood to include plural forms as well, unless the context clearly indicates otherwise, and or "gajida" is a feature staking, numbers, steps, operations, elements, parts or combinations thereof will want to specify that a combination is present, and shall not be construed to exclude one or more other characteristics or numbers, steps, actions, components, parts, or the presence or addition of a combination of these things beforehand.

각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. In each phase the identification code (e. G., A, b, c, etc.) identification codes to be used for convenience of description is not intended to describe the order of the steps, the steps are the specific order apparently in the context It may occur differently in the order specified, unless described. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다. That is, each of steps may be performed at the same time may take place as in the stated order, and may be substantially performed in the opposite order.

여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. All terms used herein have the same meaning as commonly understood by one of ordinary skill in the art to which the invention pertains unless defined otherwise. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다. The term is generally defined in the used dictionary are to be interpreted as meaning that matches the context of the relevant art, or ideally, unless expressly defined in this application it can not be interpreted as having an excessively formalistic meaning.

도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 소자를 설명하는 단면도이다. 1 is a cross-sectional view illustrating a non-volatile memory device according to an embodiment of the present invention.

도 1 및 도2를 참조하면, 비휘발성 메모리 소자(100)는 반도체 기판(110), 웰 영역(120), 소자간 분리막(STI, Shallow Trench Isolation)(130), 소스-드레인 영역(141, 143), 프로그램 문턱 전압 조절용 이온 주입 영역(150), 플로팅 게이트(160), 컨트롤 게이트(170), 터널 산화막(210), 유전막(220) 및 컨트롤 게이트 절연막(230)을 포함한다. 1 and 2, a non-volatile memory device 100 includes a semiconductor substrate 110, a well region 120, an inter-element isolation (STI, Shallow Trench Isolation) (130), the source-drain regions (141, 143), the program includes a threshold voltage adjustment ion implantation region 150, floating gate 160, control gate 170, the tunnel oxide film 210, dielectric film 220, and a control gate insulating film 230.

본 발명에서 “프로그램”이라는 동작은 플로팅 게이트(160)에 전자가 채워지는 상태를 말하며, “소거”라는 동작은 플로팅 게이트(160)로부터 전자가 빠져나가는 상태를 나타낸다. In the present invention, the operation of "program" refers to a state E is filled into the floating gate 160, the operation of "erase" indicates a state out of electrons out of the floating gate 160. 또한, “쓰기” 동작은 “프로그램” 및 “소거” 동작을 모두 나타내는 용어에 해당한다. In addition, the "write" operation is equivalent to the term for all the operation "program" and "erase". “읽기” 동작은 플로팅 게이트(160) 내에 채워진 전자의 양을 체크하는 것을 의미한다. "Read" operation is meant to check the amount of filled electron in the floating gate 160. 따라서, 플로팅 게이트(160)에 전자가 충분히 채워진 상태는 “1”로 설정되고, 전자가 모두 빠져 나간 상태는 “0”으로 설정될 수 있다. Therefore, when electrons are sufficiently filled in the floating gate 160 is set to "1", the state out electronics are all located may be set to "0".

프로그램 전압(Vp)은 플로팅 게이트(Floating Gate, FG) 채널 영역에 있는 전자가 플로팅 게이트(160)로 이동될 수 있는 프로그램 문턱 전압(threshold voltage, Vt)을 의미한다. Programming voltages (Vp) means a floating gate (Floating Gate, FG) programs the threshold voltage with the electrons in the channel region can be moved to the floating gate (160) (threshold voltage, Vt). 프로그램 전압(Vp)이 높은 경우, 플로팅 게이트(160) 및 컨트롤 게이트(170)에 높은 전압이 인가해야 한다 . When the program voltage (Vp) is high, a high voltage must be applied to the floating gate 160 and control gate 170. 또한, 플로팅 게이트(160)에 인가되는 전압은 컨트롤 게이트(170)의 커플링 비(Coupling ratio)에 의해 결정된다. In addition, the voltage applied to the floating gate 160 is determined by the coupling ratio (Coupling ratio) of the control gate 170.

반도체 기판(110)은 비휘발성 메모리 소자(100)를 집적시키기 위한 베이스로서 P형의 도전형의 기판(예를 들어, 실리콘 기판)으로 형성될 수 있다. The semiconductor substrate 110 may be formed in a substrate (e.g. a silicon substrate) of the P-type conductivity type as the base for integration of the nonvolatile memory element 100.

웰 영역(120)은 반도체 기판(110)의 상부에 형성되며, 딥 N 웰(deep N well, 121)과 P형 웰(P well, 123)로 구분될 수 있다. Well region 120 may be divided into are formed on the semiconductor substrate 110, a deep N-well (deep N well, 121) and the P-type well (P well, 123). 즉, 웰 영역(120)은 반도체 기판(110) 상에서 패드 산화막(미도시) 상에 포토 레지스트를 교대로 형성하여 도펀트 이온을 주입하여 딥 N 웰(121) 및 P 웰(123)을 형성할 수 있다. That is, the well region 120 to form a semiconductor substrate 110, pad oxide film (not shown) deep N-well 121 and P-well 123 to form a photoresist alternately by implanting dopant ions in the on have.

보다 구체적으로, 딥 N 웰(121)은 P형 웰(123) 하층에 형성되어 반도체 기판(110)으로부터 P형 웰(123)을 분리시킬 수 있고 반도체 기판(110)에 의해 발생되는 핫 캐리어(hot carrier) 등이 P형 웰(123)로 유입 되는 것을 차단할 수 있다. More specifically, the deep N-well 121 is hot carriers are formed in the lower P-type well 123 may be separated from the P-type well 123 from the semiconductor substrate 110, which is generated by the semiconductor substrate 110 ( the hot carrier etc.) can be blocked from being introduced into the P-type well 123.

소자간 분리막(STI, Shallow Trench Isolation)(130)은 복수의 비휘발성 메모리 소자들(100)을 물리적 및 전기적으로 분리시킬 수 있다. Inter-element isolation film (STI, Shallow Trench Isolation) (130) can be separated to a plurality of non-volatile memory device (100) physically and electrically. 소자간 분리막(130)은 LOCOS(Local Oxidation of Silicon)공정 또는 STI(Shallow Trench Isolation) 공정에 의해 형성될 수 있다. Between the device isolation film 130 may be formed by a LOCOS (Local Oxidation of Silicon) process or the STI (Shallow Trench Isolation) process. 소스-드레인 영역(141, 143)은 컨트롤 게이트(170) 측면에 노출되고 웰 영역(120)에 형성될 수 있다. The source-drain regions 141 and 143 may be exposed to the control gate 170 is formed in the side-well region 120. 즉 소스-드레인 영역(141, 143)은 P형 웰(123) 영역에 형성되며 소스 영역(141)과 드레인 영역(143)으로 분리된다. That is the source-drain regions 141 and 143 are formed on the P-type well 123 and the area is divided into the source region 141 and drain region 143.

프로그램 문턱 전압 조절용 이온 주입 영역(150)은 플로팅 게이트(160) 하부 (150b) 및 컨트롤 게이트(170) 하부(150a, 150c)에 위치한다. Program threshold voltage adjustment ion implantation region 150 is positioned on the floating gate 160, the bottom (150b) and a control gate 170 is lower (150a, 150c). 프로그램 문턱 전압 조절용 이온 주입 영역(150)은 플로팅 게이트 채널 영역(150b)과 컨트롤 게이트 채널 영역(150a, 150c)이 합쳐진 채널 영역을 말한다. Program threshold voltage adjustment ion implantation region 150 refers to a floating gate a channel region (150b) and the control gate channel regions (150a, 150c) is the combined channel region. 즉, 도 2에서 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 중앙에 있는 영역은 플로팅 게이트 채널 영역(150b)이 되고, 컨트롤 게이트(170) 아래에 존재하는 영역은 컨트롤 게이트 채널 영역(150a, 150c)에 해당된다. That is, in the second region in the middle of the program threshold voltage adjustment ion implantation region 150 is a floating gate a channel region and the (150b), regions that are below the control gate 170 is the control gate channel regions (150a, 150c ) it corresponds to.

프로그램 문턱 전압 조절용 이온 주입 영역(150)은 P형 웰 영역(123)의 상부에 일체로 형성된다. Program threshold voltage adjustment ion implantation region 150 is formed integrally with the upper portion of the P-type well region 123. 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 도핑되는 도펀트는 P형 웰 영역(123)과 같은 도전형을 갖는 Boron 또는 BF 2 도펀트를 사용한다. Program dopant is doped to the threshold voltage adjustment ion implantation region 150 uses a Boron or BF 2 dopant having a conductivity type such as P type well region 123. 웰 영역(120)과 같은 도전형 도펀트가 사용됨으로써 프로그램 전압(Vp)이 더 증가될 수 있다. Using a conductive type dopant, such as the well region 120 may be increased by being more programming voltages (Vp). 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 주입되는 도즈량은 1E11/cm 2 에서 1E14/cm 2 범위로 형성되어 본 발명에 적합한 프로그램 전압(Vp) 및 소거 전압(Ve)이 결정될 수 있다. The dose to be injected into the program threshold voltage adjustment ion implantation region 150 may be determined in the appropriate programming voltage (Vp) and an erasure voltage (Ve) in the present invention is formed from 1E11 / cm 2 to 1E14 / cm 2 range. 또한, 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 깊이는 소스-드레인 영역(141, 143)의 최대 깊이보다 최소한 얕게 형성된다. In addition, the program depth of threshold voltage adjustment ion implantation region 150 is a source-is formed shallower than the maximum depth of at least a drain region (141, 143). 더 깊게 형성될 경우, 프로그램 문턱 전압을 일정 수준 이상으로 올리기 힘들다. If a deeper formation, it is difficult to raise the program threshold voltage at a certain level or higher.

다른 일실시예로, 플로팅 게이트(160)가 형성된 후 플로팅 게이트(160)에 프로그램 문턱 전압 조절용 이온이 주입되는 경우, 프로그램 문턱 전압 조절용 이온 주입 영역(150)은 플로팅 게이트의 바깥 영역에 형성된다. In another one embodiment, the floating gate 160 if the program threshold voltage adjustment ion in the floating gate 160 is injected, the program threshold voltage adjustment ion implantation region 150 is then formed is formed in the exterior area of ​​the floating gate. 이 경우, 플로팅 게이트 채널 영역(150b)에 주입된 P형 도펀트의 도즈량이 작아 비휘발성 메모리 소자(100)의 프로그램 문턱 전압(Vt)을 올릴 수 없다. In this case, it is impossible to raise the program threshold voltage (Vt) of the floating gate channel region is smaller amount of dose of P type dopant, a non-volatile memory device 100 to the injection (150b). 그래서 프로그램 문턱 전압에 결정적 영향을 미치는 플로팅 게이트 채널 영역(150b)에 P형의 도펀트를 주입하는 것이 중요하다. So it is important to inject the dopant of the P type channel region to the floating gate (150b) on a decisive impact on the program threshold voltage.

그래서 본 발명은 플로팅 게이트(160) 및 컨트롤 게이트들(170)의 형성 전에, 프로그램 문턱 전압 조절용 이온 주입 영역(150)을 형성한다. So the present invention is to form a floating gate 160 and a program threshold voltage adjustment ion implantation region 150 prior to the formation of the control gate 170. 그렇게 함으로써, 플로팅 게이트 채널 영역(150b) 및 컨트롤 게이트 채널 영역(150a, 150c) 에 모두 형성될 수 있는 것이다. By doing so, it can be formed both in the floating gate channel region (150b) and a control gate channel regions (150a, 150c). 그리고 프로그램 문턱 전압 조절이 용이하다. And it is easy to program the threshold voltage adjustment.

프로그램 전압 (Vp)의 크기는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 주입되는 도펀트(dopant)의 양에 따라 결정될 수 있다. The size of the program voltage (Vp) may be determined according to the amount of dopant (dopant) to be injected into the program threshold voltage adjustment ion implantation region 150. 프로그램 문턱 전압 이온 주입 영역(150)에 주입되는 도펀트의 양에 따른 프로그램 전압(Vp)의 크기를 결정하는 방법에 대해서는 도 4에서 자세히 설명한다. For details on how to determine the size of the program voltage (Vp) according to the amount of dopant that is injected to the program threshold voltage implant region 150 will be described in more detail in FIG.

터널 산화막(210)은 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 상부와 플로팅 게이트(160) 하부 사이에 형성된 막이다. The tunnel oxide film 210 is a film formed between the upper and the floating gate 160, the lower portion of the program threshold voltage adjustment ion implantation region 150. 터널 산화막(210)에 대해서는 도 2에서 더욱 상세히 설명한다. For the tunnel oxide film 210 will be described in more detail in FIG. 플로팅 게이트(160)는 웰 영역(120) 상, 더욱 상세하게는, 터널 산화막(210) 상에 형성된다. The floating gate 160 is the phase, and more particularly the well region 120, is formed on the tunnel oxide film 210. 플로팅 게이트(160)는 다결정실리콘 막을 이용한다. Floating gate 160 is used in the polysilicon film. 일 실시예에서, 다결정실리콘막은 불순물의 도핑 여부에 따라 도핑(doped) 다결정실리콘막 또는 언도핑(undoped) 다결정실리콘막에 해당할 수도 있다. In one embodiment, the doped (doped) may correspond to a polycrystalline silicon film or undoped (undoped) polysilicon layer doped according to whether or not the polysilicon film impurities. 예를 들어, 플로팅 게이트(160)가 도핑 다결정실리콘막으로 형성되는 경우, 플로팅 게이트(160)는 SiH 4 또는 Si 2 H 6 가스를 이용한 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 형성되고 불순물 이온주입공정 (즉, 소스-드레인 영역을 형성하기 위한 이온주입공정)을 실시하여 불순물 이온을 도핑시킬 수 있다. For example, if the floating gate 160 is formed of a doped polycrystalline silicon film, a floating gate 160 is formed by LPCVD (Low Pressure Chemical Vapor Deposition) method using a SiH 4 or Si 2 H 6 gas impurity ions implanted process - to carry out (i. e., source ion implantation process for forming the drain region) can be doped with impurity ions.

플로팅 게이트(160) 상에는 하드 마스크(180)가 형성될 수 있다. On the floating gate 160 may be a hard mask 180 is formed. 하드 마스크(180)는 플로팅 게이트(160)를 형성하는 식각 마스크로 사용되어 식각 마진을 보상하는 동시에 플로팅 게이트(160)를 보호하는 보호막 역할을 할 수 있다. The hard mask 180 may be a protective layer serves to protect the floating gate 160 at the same time, that is used as an etch mask to form a floating gate (160) compensating the etching margin. 일 실시예에서, 하드 마스크는 산화막 또는 질화막으로 형성되거나 산화막 및 질화막의 적층막 형태로 구현될 수 있다. In one embodiment, the hard mask can be implemented in the form of a laminated film formed of an oxide film or a nitride film or an oxide film and nitride film.

유전막(220)은 플로팅 게이트(160)와 컨트롤 게이트(170) 사이에 형성되어 플로팅 게이트(160)와 컨트롤 게이트(170)을 절연시킨다. Dielectric layer 220 is formed between floating gate 160 and control gate 170 insulates the floating gate 160 and control gate 170. 유전막(220)은 도 2에서 더욱 상세히 설명한다. Dielectric layer 220 will be described in more detail in Figure 2;

컨트롤 게이트(170)는 플로팅 게이트(160)의 양측에 형성되어 플로팅 게이트(160)의 모든 면을 감싸는 형태로 형성된다. Control gate 170 is formed on both sides of the floating gate 160 is formed in the shape surrounding all sides of the floating gate 160. 따라서, 컨트롤 게이트(170)는 단면상으로 분리되어 있는 것으로 보여지나, 평면도 상에서는 일체로 형성되는 구조이다. Thus, the control gate 170 is a structure that is shown to be passed are separated by the cross section, formed integrally On top view. 컨트롤 게이트(170)는 유전막(220)에 의해 플로팅 게이트(160)와 전기적으로 절연될 수 있다. Control gate 170 may be by a dielectric layer 220 and electrically insulated from the floating gate 160. 또한, 컨트롤 게이트(170)는 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 상부에 형성되며 컨트롤 게이트 절연막(230)에 의해 프로그램 문턱 전압 조절용 이온 주입 영역(150)과 전기적으로 절연될 수 있다. Further, control gate 170 may be isolated from the program threshold voltage adjustment ion implantation is formed on the region 150 for adjusting the threshold voltage by the program control, the gate insulating film 230, the ion implantation region 150 and electrically.

도 2는 도 1에 있는 비휘발성 메모리 소자 중 프로그램 문턱 전압 조절용 이온 주입 영역 상부에 형성된 플로팅 게이트와 컨트롤 게이트를 확대한 단면도이다. Figure 2 is an enlarged sectional view of a floating gate and a control gate formed on the non-volatile memory program upper threshold voltage adjustment ion implantation area of ​​the device in Figure 1;

터널 산화막(210)은 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 상부와 플로팅 게이트(160))의 하부 사이에 형성될 수 있다. The tunnel oxide film 210 may be formed between the upper and lower portions of the floating gate 160) the program threshold voltage adjustment ion implantation region 150. 터널 산화막(210)은 순수 산화막, 고유전 상수를 갖는 금속 절연막에 의해 형성된 산화막 또는 질화막에 의해 형성될 수 있다. The tunnel oxide film 210 may be formed by an oxide film or a nitride film formed by the metal oxide film is an insulating film having a pure, high dielectric constant.

터널 산화막(210)은 비휘발성 메모리 소자(100)의 동작에 따라 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 전자가 플로팅 게이트(160)로 이동되거나 또는 플로팅 게이트(160)에 저장되어 있던 전자가 프로그램 문턱 전압 조절용 이온 주입 영역(150)으로 이동될 수 있다. The tunnel oxide film 210 is an electron that has been stored in the nonvolatile memory element 100 according to the operation of the program threshold voltage adjustment ion implantation region 150 e or moved to the floating gate 160 or the floating gates 160 of the It can be moved in the program threshold voltage adjustment ion implantation region 150. 따라서, 터널 산화막(210)의 두께는 컨트롤 게이트 절연막(230)의 두께보다 두껍게 형성된다. Therefore, the thickness of the tunnel oxide film 210 is formed to be thicker than the thickness of the control gate insulating film 230.

유전막(220)은 플로팅 게이트(160)와 컨트롤 게이트(170) 사이에 형성된다. Dielectric layer 220 is formed between floating gate 160 and control gate 170. 유전막(220)은 플로팅 게이트(160)의 측벽과 접촉되어 형성되는 측벽 산화막(221), 측벽 산화막에 인접하여 형성되는 측벽 질화막(223) 및 측벽 질화막(223)의 측면과 컨트롤 게이트(170)의 하부를 감싸며 형성된 고전압 산화막(225)으로 구성될 수 있다. Dielectric layer 220 of the sidewall oxide films 221, sidewalls are formed adjacent the sidewall oxide nitride film 223 and the sidewall nitride film 223 side and the control gate 170 of which is formed in contact with the side walls of the floating gate 160 may be of a high-voltage oxide layer 225 is formed surrounding the bottom. 일 실시예에서, 유전막(220)은 고유전막인 탄탈륨 산화막 또는 알루미늄 산화막 또는 하프늄 산화막 등의 단일 고유전 산화막 또는 알루미늄 산화막과 하프늄 산화막이 교차되어 형성된 알루미늄 산화막/ 하프늄 산화막 적층 고유전 산화막으로 형성될 수 있다. In one embodiment, dielectric layer 220 may be formed from a unique conductor film of the tantalum oxide film or an aluminum single-specific, such as oxide film or a hafnium oxide film before the oxide film or an aluminum oxide film and a hafnium oxide film is cross-aluminum oxide / hafnium oxide film laminated dielectric oxide film formed have.

측벽 산화막(221)은 플로팅 게이트(160) 형성 후 플로팅 게이트(160) 측면에 열산화 방식 또는 저압 화학기상 증착법(LPCVD, Low Pressure Chemical Vapor Deposition) 또는 플라즈마 방식에 의해 형성되어 에칭 데이지에 의해 형성된 결함 등을 제거할 수 있다. A side wall oxide film 221 is formed by the floating gate 160 is formed after the floating gate 160. Thermal oxidation on the side or low pressure chemical vapor deposition (LPCVD, Low Pressure Chemical Vapor Deposition) or a plasma method defect formed by etching daisy It can be removed and so on. 또한, 측벽 산화막(223)은 전자가 측벽 산화막(221)을 통과하여 플로팅 게이트(160)로부터 컨트롤 게이트(170)로 이동되는 것을 방지할 수 있다. Further, the side wall oxide film 223 can prevent the electrons pass through the side wall oxide film 221 move to the control gate 170 from the floating gate 160.

도 3a에서 도3e는 도 1에 있는 비휘발성 메모리 소자를 제조하는 과정을 설명하는 도면이다. In Figure 3a Figure 3e is a view for explaining a process of manufacturing a nonvolatile memory device in Figure 1;

도 3a에서, 반도체 기판(110)에 소자간 분리막(130)이 형성되어 소자간 분리 영역(310) 및 활성 영역(320)을 형성할 수 있다. In Figure 3a, a separator 130 between the elements on the semiconductor substrate 110 is formed can be formed between the device isolation regions 310 and active areas 320. The 여기에서, 소자간 분리 영역(310)은 소자와 소자 사이를 전기적으로 절연시키는 영역이고, 활성 영역(320)은 비휘발성 메모리 소자 제조 공정에 의해 도전 영역을 형성할 수 있는 영역이다. Here, the inter-element isolation region 310 is a region that is electrically isolated between the element and the element, the active region 320 is a region capable of forming a conductive region by the non-volatile memory device manufacturing process. 그리고 이온 주입 전에 반도체 기판 표면에 스크린 산화막을 형성한다. And to form a screen oxide film on a semiconductor substrate surface prior to ion implantation.

도 3b에서, 웰 영역(120)은 반도체 기판(110)의 활성 영역(320) 상에 형성된다. In Figure 3b, the well region 120 is formed on the active region 320 of the semiconductor substrate 110. 웰 영역(120)은 딥 N 웰(121) 영역 및 P형 웰(123) 영역으로 구분하여 형성될 수 있다. Well region 120 may be formed, separated by a deep N-well 121 and P type well region 123 region. 딥 N 웰(121)은 반도체 기판(110)과 P형 웰(123) 사이에 위치하여 P형 웰(123) 영역을 반도체 기판으로부터 전기적으로 분리시킬 수 있다. Deep N-well 121 may be electrically isolated from the P-type well 123 region located between the semiconductor substrate 110 and the P-type well 123 from the semiconductor substrate.

프로그램 문턱 전압 조절용 이온 주입 영역(150)은 활성 영역(320)에 P형 도펀트(dopant)를 블랭킷으로 이온 주입함으로써 반도체 기판의 표면에 형성될 수 있다. Program threshold voltage adjustment ion implantation region 150 may be formed on the surface of the semiconductor substrate by ion implantation the active region (320) P-type dopant (dopant) in the blanket. 여기에서, 비휘발성 메모리 소자(100)의 프로그램 전압(Vp)은 도펀트의 도즈량에 따라 결정될 수 있다. Here, the program voltage (Vp) of the non-volatile memory device 100 may be determined according to the dose of the dopant.

도 3c에서, 플로팅 게이트(160)는 프로그램 문턱 전압 조절용 이온 주입 영역(150) 상에 터널 산화막(210) 및 플로팅 게이트(160)용 도전막, 하드마스크(180)를 증착하고 패터닝 및 식각 공정을 통해 형성된다. In Figure 3c, the floating gate 160 to program the threshold voltage adjustment ion implantation region 150, the conductive film for the tunnel oxide film 210 and floating gate 160, and depositing a hard mask 180, and patterning and etching process, It is formed through.

도 3d에서, 유전막(220)은 플로팅 게이트(160)를 둘러싸는 형태로 형성되며, 측벽 산화막(221), 측벽 질화막(223) 및 고전압 산화막(225)으로 구성될 수 있다. In Figure 3d, dielectric layer 220 can be configured to be formed into the shape surrounding the floating gate 160, a side wall oxide film 221, the nitride film sidewalls 223 and the high voltage oxide layer 225. 측벽 산화막(221), 측벽 질화막(223) 및 고전압 산화막(225)은 플로팅 게이트(160)에 순차적으로 적층되어 형성된다. A side wall oxide film 221, the nitride film sidewalls 223 and the high voltage oxide layer 225 is formed are sequentially stacked on the floating gate 160. 일 실시예에서, 고전압 산화막(225)의 두께는 측벽 산화막(221) 및 측벽 질화막(223)의 두께보다 두껍게 형성될 수 있다. In one embodiment, the thickness of the high-voltage oxide layer 225 may be formed to be thicker than the thickness of the sidewall oxide films 221 and the sidewall nitride film 223.

컨트롤 게이트(170)는 유전막(220)을 감싸는 스페이서 형태로 형성된다. Control gate 170 is formed surrounding the dielectric layer 220 to form the spacer. 즉, 컨트롤 게이트(170)는 유전막(220)에 증착하여 형성된 후, 에치백 공정을 통해 플로팅 게이트(160)의 하드마스크(180)를 오픈시킬 수 있다. That is, the control gate 170 may be open to the hard mask 180 is then formed by deposition of a dielectric layer 220, floating gate 160 through the etch-back process to. 컨트롤 게이트 절연막(230)은 컨트롤 게이트(170) 하부에 형성되며, 컨트롤 게이트 절연막(230) 하부에는 프로그램 문턱 전압 조절용 이온 주입 영역(150)이 존재한다. Control gate insulating film 230 is formed on the lower control gate 170, control gate insulating film 230, the lower part there is a program threshold voltage adjustment ion implantation region 150.

도 3e에서, 컨트롤 게이트(170)이 형성된 후 LDD 이온 주입을 통해 LDD 영역이 형성되고, 컨트롤 게이트 스페이서(미도시)가 형성된다. In Figure 3e, after the control gate 170 is formed, the LDD region with an LDD ion implantation is formed on the control gate spacer (not shown) is formed. 또한, 소스-드레인 영역(141, 143)은 컨트롤 게이트 스페이서(미도시)의 측면에 N형의 도펀트를 사용하여 형성될 수 있다. In addition, the source-drain regions 141 and 143 may be formed using a dopant of N-type on the side of the control gate spacer (not shown). 이온 주입 후 소스-드레인 확산 및 활성화를 위한 고온 어닐링을 진행한다. After ion implantation the source - and proceeds to a high temperature annealing for a drain diffusion and activation.

도 4는 도 1에 있는 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 양에 따른 프로그램 전압(Vp)과 소거 전압(Ve)의 변화를 설명하는 그래프이다. Figure 4 is a graph illustrating a change of the program voltage (Vp) and an erase voltage (Ve) in accordance with the amount of the dopant (dopant) to be injected into the program threshold voltage adjustment ion implantation area in Fig. 도 4에서, 비휘발성 메모리 소자(100)는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에서 활동하는 캐리어의 이동 방향에 따라 프로그램 또는 소거 동작을 수행할 수 있다. In Figure 4, the non-volatile memory device 100 may perform a program or erase operations, depending on the direction of movement of the carrier to act in a program threshold voltage adjustment ion implantation region 150. 비휘발성 메모리 소자(100)의 플로팅 게이트(160)는 유전막(220)에 의해 컨트롤 게이트(170)와 절연되어 있다. The floating gate 160 of non-volatile memory device 100 is insulated from the control gate 170 by the dielectric 220. The 그리고 비휘발성 메모리 소자(100)는 프로그램 문턱 전압 조절용 이온 주입 영역(150)으로부터 플로팅 게이트로 전자가 이동할 경우 플로팅 게이트(160)에 전자를 저장하게 하여 정보를 저장할 수 있다. And non-volatile memory device 100 when the electronic moves to the floating gate from the program threshold voltage adjustment ion implantation region 150 and the stored electrons into the floating gate 160 may store information.

도4에 도시된 바와 같이, 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 주입되는 도펀트(dopant) 양에 따라 결정될 수 있다. 4, the size of the program voltage (Vp) and an erasure voltage (Ve) can be determined in accordance with a dopant (dopant) amount to be injected into the program threshold voltage adjustment ion implantation region 150. 도 4의 그래프에서, 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기가 도펀트의 도즈량에 따라 변화됨을 알 수 있다. In the graph of Figure 4, the magnitude of the program voltage (Vp) and an erasure voltage (Ve) can be seen byeonhwadoem according to the dose of the dopant. 프로그램 문턱 전압 조절용 이온 주입 영역(150)의 도즈량이 증가(#1에서 #10으로 증가함)됨에 따라 프로그램 전압(Vp)은 증가되지만, 소거 전압은 감소됨을 알 수 있다. Program threshold voltage adjustment ion dose amount increases in the injection region 150 (which increases the # 10 and # 1) As according to the program voltage (Vp) increases but, the erase voltage can be seen is reduced. 프로그램 전압(Vp)이 증가하는 이유는 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 P형 웰 영역(123)과 같은 도전형의 도펀트로 이온 주입되었기 때문이다. The reason for the program voltage (Vp) is increased is because the ion implantation with a dopant of a conductivity type such as P type well region 123 to program the threshold voltage adjustment ion implantation region 150. 즉, P형 웰 영역(123)의 P형 농도가 증가됨에 따라 이에 상응하는 높은 프로그램 전압(Vp)을 인가해야 전자 carrier의 FN-tunneling이 발생하여 플로팅 게이트(160)로 전자가 이동할 수 있기 때문이다. In other words, as the P-type concentration of the P type well area 123 is increased need to apply the high programming voltage (Vp) equivalent to FN-tunneling of the electron carrier is generated because the electron to move into the floating gate 160 to be. 여기서, 소거 전압(Ve)은 컨트롤 게이트(170)와 P형 웰 영역(123) 사이에 발생되는 전압에 해당할 수 있다. Here, the erasure voltage (Ve) may correspond to the voltage generated between the control gate 170 and the P-type well region 123. 소거 전압(Ve)이 낮아지는 이유는 비휘발성 메모리 소자(100)의 전체 공정에서 높은 온도에 의한 어닐링 공정이 있을 경우, 프로그램 문턱 전압 조절용 이온 주입 영역(150)에서 도펀트 일부가 다른 영역으로 빠져 나가기 때문이다. The reason that the erasing voltage (Ve) is lowered if there is an annealing process using a high temperature throughout the process of the nonvolatile memory element 100, the program threshold voltage adjustment ion implantation region 150 is part of the dopant escapes into the other region Because.

도 4에 도시된 바와 같이, 프로그램 전압(Vp) 및 소거 전압(Ve)간의 차이는 도펀트의 도즈량이 증가할수록 증가할 수 있다. As illustrated in Figure 4, the difference between the programming voltage (Vp) and an erasure voltage (Ve) can be increased with increasing the amount of the dose of the dopant. 일 실시예에서, 프로그램 문턱 전압 조절용 이온 주입 영역(130)에 주입되는 도펀트 양은 1E11 ~ 1E14/cm 2 의 범위의 농도로 구성될 수 있다. In one embodiment, the amount of dopant that is injected to the program threshold voltage adjustment ion implantation region 130 may be of a concentration in the range of 1E11 ~ 1E14 / cm 2.

컨트롤 게이트(Control gate)에 전압을 스윕(sweep)하여 셀 전류(cell current)가 6uA 이상 흐르면 소거 상태이고 6uA 이하이면 프로그램 상태라고 본다. Flows over the control gate voltage sweep (sweep) to (Control gate) to the cell current (cell current) is 6uA sees that the erased state and the programmed state is 6uA below. 소거 상태에서는 이미 플로팅 게이트에서 빠져 나온 전자들이 채널 영역에 많이 분포하기 때문에 셀 전류(cell current)가 6uA 이상 쉽게 흐른다. In the erase state E are already coming out of the floating gate, because a lot of distribution in the channel region flows easily cell current (cell current) is more than 6uA. 반면, 프로그램 상태는 채널 영역에 있던 전자가 플로팅 게이트로 많이 이동한 상태이기 때문에 채널에 흐르는 셀 전류는 매우 작은 값을 갖는다. On the other hand, the program state is because the electrons that move to the channel region to the floating gate much state cell current flowing through the channel has a very small value. 그래서 셀 전류가 6uA 에 도달하기 위해서 컨트롤 게이트(Control gate)에 전압을 약 4.5V까지 올려야 한다. So to raise the voltage to the control gate (Control gate) to the cell current reaches a 6uA to about 4.5V. 그래서 셀 전류가 6uA 에 해당되는 전압, 예를 들어 4.5V를 프로그램 문턱 전압으로 부르고 있다. So, for the voltage, for example, a cell current corresponding to 6uA calling the 4.5V to program a threshold voltage. 그런데 본 발명에서처럼, 플로팅 게이트 채널(FG Channel)영역에 P형 도펀트가 종래 보다 더 많이 존재하게 되면, 셀 전류가 그 만큼 덜 흐르게 된다. However, when as in the present invention, the floating gate channel (Channel FG) is a P-type dopant in a region exists more than the prior art, the cell current is less flow as much. 그래서 컨트롤 게이트에 더 높은 전압까지 스윙을 하여야 6uA 에 도달하게 되는 것이다. Thus the control gate up to a higher voltage which will be subjected to a swing reaches the 6uA. 그래서 프로그램 전압의 문턱전압(Vt) 값이 더 증가하는 것이다. So the threshold voltage (Vt) value of the program voltage will further increase.

본 발명에 의한 프로그램 문턱 전압 증가는 플로팅 게이트 채널 영역(150b)에 P형의 도펀트 주입을 함으로써 플로팅 게이트 채널 영역(150b)으로 흐르는 셀 전류(cell current) 감소에 의한 것이다. Program threshold voltage is increased in accordance with the present invention is due to the cell current (cell current) decreases flow to the floating gate channel region (150b) by the dopant implantation of the P type channel region to the floating gate (150b).

도 5는 도 1의 비휘발성 메모리 소자의 프로그램 전압(Vp)과 소거 전압(Ve) 각각의 분포도와 그 간격(500) 에 따른 작동을 설명하기 위한 그래프이다. 5 is a graph for explaining the operation according to each of the distribution and the gap 500 is non-volatile memory programming voltage (Vp) and an erase voltage (Ve) of the device of Figure 1;

도 5에서, 비휘발성 메모리 소자(100)의 프로그램 문턱 전압(Vt)은 3.5V ~ 6.0V 로 설정된다. 5, the program threshold voltage (Vt) of the nonvolatile memory element 100 is set at 3.5V ~ 6.0V. 사용자가 비휘발성 메모리 소자(100)에 프로그램을 명령을 내리면, 프로그램 문턱 전압 조절용 이온 주입 영역(150)에 저장되어 있는 전자가 터널 산화막(210)을 통과하여 플로팅 게이트(160)로 이동하면서 플로팅 게이트(160)에 전자의 양이 증가되어 “1”로 설정될 수 있다. While the user moves to a non-volatile memory device lowering the command program in 100, the program threshold voltage adjustment ion implantation region the floating gate 160 to the electronic stored in the 150 through the tunnel oxide film 210, the floating gate the amount of the electron is increased to 160 may be set to "1".

또한, 비휘발성 메모리 소자(100)의 프로그램 문턱 전압(Vt)은 1V ~ 2.5V의 범위로 설정된다. In addition, the program threshold voltage (Vt) of the nonvolatile memory element 100 is set in a range of 1V ~ 2.5V. 사용자가 비휘발성 메모리 소자(100)에 소거 동작을 요청하면, 프로그램 동작에 의해 이동되었던 전자가 터널 산화막(210)을 통과하여 웰 영역(120)으로 빠져나온다. When a user requests the erasing operation in the non-volatile memory element 100, it comes out an electronic program that was moved by the operation through the tunnel oxide film 210, and out of the well region 120. 즉, 전자가 프로그램 문턱 전압 조절용 이온 주입 영역(150)으로 이동되면서 플로팅 게이트(160)에 저장된 전자의 양이 감소되어 “0”으로 설정될 수 있다. That is, electrons are the amount of the reduced electron stored in the floating gate 160 while moving to the program threshold voltage adjustment ion implantation region 150 may be set to "0".

도 5에서, 기준 전압(Read Voltage, Vr)은 프로그램 전압(Vp)과 소거 전압(Ve) 값의 차이를 확인하는 기준을 의미하며, 프로그램 전압(Vp) 및 소거 전압(Ve)의 차이는 비휘발성 메모리 소자의 retention life time 또는 endurance에 영향을 준다. 5, the reference voltage (Read Voltage, Vr) is the difference between the program voltage (Vp) and an erase voltage (Ve) means a reference to determine the difference value, the program voltage (Vp) and an erasure voltage (Ve) is a non- influence the retention time or the endurance life of the volatile memory device. 프로그램 전압(Vp)와 기준 전압(Vr)의 차이가 작으면, retention life time (85℃에서 10년)에 문제가 발생할 수 있다. If the difference between the programming voltage (Vp) and a reference voltage (Vr) is small, it can cause problems with the life retention time (in 85 ℃ 10 years). 여기서, “retention”은 플로팅 게이트(160)에 저장될 수 있는 전자의 개수가 일정 수준을 유지하고 있는지를 의미한다. Here, "retention" refers to whether the number of electrons that can be stored in the floating gate 160 maintaining a certain level.

예를 들어, 도 5는 기준 전압(Vr)이 약 3.0V, 프로그램 전압(Vp)의 최소값이 약 3.5V 및 소거 전압(Ve)가 약 2.5V에 해당하는 경우를 도시한다. For example, Figure 5 illustrates a case in which the reference voltage (Vr) is about 3.0V, is approximately 3.5V, and an erase voltage (Ve) the minimum value of the programming voltage (Vp) is equal to about 2.5V. 이 때, 프로그램 전압(Vp)의 최소값이 기준 전압과 더 가까워거나 소거 전압(Ve)의 최대값이 기준 전압(Vr)과 더 가까워지게 되면 비휘발성 메모리 소자(100)의 retention life time 또는 endurance에 영향을 주게 된다. At this time, retention life time or the endurance of the program voltage (Vp) when the minimum value is more close to, or the maximum value of the erasure voltage (Ve) and a reference voltage becomes closer to the reference voltage (Vr) a non-volatile memory device 100 of the It is influenced. endurance는 각 회사별/제품별로 고유하게 가지고 있는 특성에 해당하며, 일반적으로 약 10,000 ~ 100,000회의 프로그램 및 소거를 반복한 후 소거 전압(Ve)의 변화를 관찰함으로써 결정된다. endurance corresponds to the characteristics that have uniquely by each company / product, is generally determined by repeated after approximately 10,000 - 100,000 meeting program and erase observe the change of the erasing voltage (Ve). 구체적으로, retention은 endurance spec의 10%에 해당하는 시험을 통하여 결정되며, 일반적으로 85℃에서 10년을 보장하여야 한다. Specifically, retention is determined through testing of 10% of spec endurance, to be typically ensures at 85 ℃ 10 years.

본 발명에서는 프로그램 전압(Vp) 및 소거 전압(Ve) 크기의 차이를 크게 할 수 있다. In the present invention, it is possible to increase the difference between the programming voltage (Vp) and an erasure voltage (Ve) size. 즉, 프로그램 전압(Vp)와 소거 전압(Ve)의 분포 간격(500)이 증가됨으로써, 비휘발성 메모리 소자(100)의 내구성을 보장할 수 있다. That is, by being distributed interval 500 is the increase in the program voltage (Vp) and the erasure voltage (Ve), it is possible to ensure the durability of the nonvolatile memory element 100. 만약 그 간격(500)이 좁아지면, 프로그램된 상태인지, 소거 상태인지 알 수 없게 된다. If the ground narrow the gap 500, whether the programmed state, it is impossible to know the erased state. 프로그램된 상태인지, 소거 상태인지를 확실히 하기 위해서, 그 간격이 어느 정도 유지 되어야 한다. In order to make sure whether the programmed state or, the erased state, the gap has to be maintained to some extent. Retention test 를 할 때 터널링 산화막이 열화되어 플로팅 게이트에 존재하는 전자가 채널 영역으로 빠져나올 경우, 프로그램 전압(Vp) 는 감소하게 된다. If the tunneling oxide layer is degraded electron exists in the floating gate to the Retention test exit to the channel region, the program voltage (Vp) is reduced. 이러한 현상이 매우 빨리 일어나게 되면 소거 전압(Ve) 값에 근접하게 되어, 10년을 보장할 수 없게 된다. If these symptoms occur very quickly, it is close to the erasure voltage (Ve) value, and can not be guaranteed for 10 years. 이러한 경우를 대비하기 위해서 되도록 프로그램 전압(Vp) 와 소거 전압(Ve) 값이 서로 멀리 떨어져 있는 것이 바람직하다. This ensures that a program voltage (Vp) and the erasure voltage (Ve) value in order to prepare for such a case it is preferable that far from each other.

본 발명에서는 최대 소거 전압(Max Ve) 및 최소 프로그램 전압(Min Vp)의 간격을 더 크게 하기 위해 플로팅 게이트 채널 영역 및 컨트롤 게이트 채널 영역에 P형 웰 영역과 동일하게 도전형의 도펀트를 1E11 ~ 1E14/cm 2 (바람직하게는 1E11 ~ 1E13/cm 2 )의 도즈량으로 이온 주입시킨다. In the present invention, up to the erase voltage (Max Ve) and minimum program voltage (Min Vp) 1E11 ~ 1E14 a floating gate a channel region and a control gate dopant of the same conductivity type and P-type well region in the channel region in order to further increase the distance of the / cm 2 (preferably 1E11 ~ 1E13 / cm 2) thereby ion-implanted with a dose amount of. 이러한 도펀트 주입 공정은 플로팅 게이트(160) 및 컨트롤 게이트(170)의 형성 전에 수행되는 것이 바람직하다. These dopant implantation process is preferably carried out before the formation of the floating gate 160 and control gate 170. 보다 구체적으로, 터널 산화막(210) 또는 컨트롤 게이트 절연막(230)의 형성 이전에 도펀트 주입 공정이 수행될 수 있다. More specifically, it can be a dopant implantation process is performed prior to the formation of the tunnel oxide film 210 or the control gate insulating film 230. 따라서, P형 웰(123)의 형성 후에 도펀트가 주입되거나, P형 웰(123)의 형성과 동시에 도펀트가 주입된다. Therefore, after the formation of the P-type well 123, or the dopant is implanted, the dopant is implanted at the same time with the formation of the P-type well 123. 본 발명은 플로팅 게이트 영역과 컨트롤 게이트 영역에 동시에 이온을 주입하여 프로그램 전압(Vp)와 소거 전압(Ve)를 동시에 조절할 수 있다. The invention can at the same time by implanting ions into the floating gate region and the control gate region to control the programming voltages (Vp) and the erase voltage (Ve) at the same time.

상기에서는 본 출원의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 고안의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 출원을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. Wherein in a preferred embodiment has been a reference to explain, the art to the skilled artisan can vary the present application without departing from the spirit and scope of the subject innovation as described in the claims of the following modifications and variations of the present application it will be appreciated that it can be.

100: 비휘발성 메모리 소자 100: non-volatile memory device
110: 반도체 기판 120: 웰 영역 110: semiconductor substrate 120: the well region
130: 소자간 분리막(STI) 130: inter-element isolation (STI)
140: 소스-드레인 영역 140: the source-drain region
150: 프로그램 문턱 전압 조절용 이온 주입 영역 150: program threshold voltage adjustment ion implantation area
160: 플로팅 게이트 170: 컨트롤 게이트 141. The floating gate 170: gate control
180: 하드 마스크 180: Hard Mask
210: 터널 산화막 210: a tunnel oxide film
220: 유전막 230: 컨트롤 게이트 절연막 220: dielectric film 230: gate insulating film Control
310: 소자간 분리 영역 320: 활성 영역 310: inter-element isolation region 320: the active region

Claims (16)

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  8. 반도체 기판에 소자간 분리 영역 및 활성 영역을 형성하는 단계; The step of inter-element on a semiconductor substrate to form an isolation region and an active region;
    상기 활성 영역에 제1 도전형의 웰 영역을 형성하는 단계; Forming a well region of a first conductivity type in said active region;
    상기 활성 영역에 제1 도전형의 도펀트를 주입하여 프로그램 문턱 전압 조절용 이온 주입 영역을 형성하는 단계; A step of implanting a dopant of the first conductivity type in the active region to form a program threshold voltage adjustment ion implantation region;
    상기 프로그램 문턱 전압 조절용 이온 주입 영역상에 플로팅 게이트와 컨트롤 게이트를 형성하는 단계; Forming a floating gate and a control gate on said program threshold voltage adjustment ion implantation region; And
    상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역상에 소스-드레인 영역을 형성하는 단계를 포함하고, Is exposed to the control gate on the source side of said well region and forming a drain region,
    상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(Dopant)는 최대 소거 전압 및 최소 프로그램 전압의 간격을 크게 하기 위하여 1E11 ~ 1E14/cm 2 의 범위의 도즈로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. Non-volatile memory device characterized in that the dopant (Dopant) injected to the program threshold voltage adjustment ion implantation area is formed of 1E11 ~ dose in the range of 1E14 / cm 2 in order to increase the maximum erase voltage and a minimum separation of the program voltage method.
  9. 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 농도는 The method according to claim 8, wherein the concentration of the program threshold voltage adjustment ion implantation region is
    상기 웰 영역의 농도보다 높은 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법 Non-volatile memory device characterized in that is higher than the concentration of the well region, the manufacturing method
  10. 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역은 The method according to claim 8, wherein the program threshold voltage adjustment ion implantation region
    상기 플로팅 게이트와 상기 컨트롤 게이트의 하부에 일체로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. Non-volatile memory device manufacturing method, characterized in that integrally formed at the lower portion of the floating gate and the control gate.
  11. 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역은 The method according to claim 8, wherein the program threshold voltage adjustment ion implantation region
    플로팅 게이트 채널 영역 및 컨트롤 게이트 채널 영역에 동시에 형성되고, 프로그램 전압(Vp) 및 소거 전압(Ve)을 동시에 조절하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The floating gate and the channel region is formed on the control gate channel region at the same time, method for producing the non-volatile memory element, characterized in that to control the programming voltages (Vp), and an erase voltage (Ve) at the same time.
  12. 청구항 11에 있어서, 상기 프로그램 전압(Vp) 및 소거 전압(Ve)의 크기 차이는 The method according to claim 11, the size difference between the programming voltage (Vp) and an erasure voltage (Ve) is
    상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)의 도즈량이 증가함에 따라 커지는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The program threshold voltage adjustment ion non-volatile memory device manufacturing method characterized in that the increase with the increase amount of the dose of the dopant (dopant) to be injected into the injection zone.
  13. 반도체 기판에 소자간 분리 영역 및 활성 영역을 형성하는 단계; The step of inter-element on a semiconductor substrate to form an isolation region and an active region;
    상기 활성 영역에 제1 도전형의 웰 영역을 형성하는 단계; Forming a well region of a first conductivity type in said active region;
    상기 활성 영역에 제1 도전형의 도펀트를 주입하여 프로그램 문턱 전압 조절용 이온 주입 영역을 형성하는 단계; A step of implanting a dopant of the first conductivity type in the active region to form a program threshold voltage adjustment ion implantation region;
    상기 프로그램 문턱 전압 조절용 이온 주입 영역상에 플로팅 게이트와 컨트롤 게이트를 형성하는 단계; Forming a floating gate and a control gate on said program threshold voltage adjustment ion implantation region; And
    상기 컨트롤 게이트 측면에 노출되고 상기 웰 영역상에 소스-드레인 영역을 형성하는 단계를 포함하고, Is exposed to the control gate on the source side of said well region and forming a drain region,
    상기 프로그램 문턱 전압 조절용 이온 주입 영역에 주입되는 도펀트(dopant)는 프로그램 전압(Vp)의 크기가 3.5V ~ 6V 범위에서 결정되도록, 1E11 ~ 1E14/cm 2 의 범위의 도즈로 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The size of the dopant (dopant) is a program voltage (Vp) to be injected into the program threshold voltage adjustment ion implantation region are determined in the range of 3.5V ~ 6V, 1E11 ~, characterized in that is formed of a dose in the range of 1E14 / cm 2 method of manufacturing a nonvolatile memory device.
  14. 삭제 delete
  15. 청구항 8에 있어서, 상기 프로그램 문턱 전압 조절용 이온 주입 영역의 깊이는 The method according to claim 8, wherein the depth of the program threshold voltage adjustment ion implantation region is
    상기 소스-드레인 영역의 깊이보다 얕게 형성되는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The source-non-volatile memory device manufacturing method, characterized in that formed shallower than the depth of the drain region.
  16. 청구항 8에 있어서, 상기 최대 소거 전압 및 상기 최소 프로그램 전압의 간격은 1V 이상이 되도록 하는 것을 특징으로 하는 비휘발성 메모리 소자 제조 방법. The method according to claim 8, wherein the maximum erase voltage and a non-volatile memory device manufacturing method characterized in that so that the minimum separation of the program voltage is above 1V.
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