KR20090107495A - 트렌치 메모리 구조들 및 동작 - Google Patents

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KR20090107495A
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라민 고드시
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마이크론 테크놀로지, 인크.
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Abstract

유전체 전하 캐리어 트래핑 사이트들을 활용하는 메모리 셀들은 데이터의 비휘발성 저장을 제공한다. 다양한 실시예들의 메모리 셀들은 2개의 제어 게이트들을 구비하고 있다. 하나의 제어 게이트는 전하 캐리어 트랩을 포함하는 트렌치에 인접하여 형성된다. 나머지 제어 게이트는 트렌치 위에 형성된 부분을 가지고 있고, 일부 실시예들에 대해, 이러한 제어 게이트는 트렌치까지 연장될 수도 있다. 전하 캐리어 트래핑 사이트들은 트렌치의 측벽 상의 이산 포메이션들, 하나의 측벽으로부터 나머지까지 연장되는 연속층, 또는 측벽들 사이에 연장되는 플러그들일 수도 있다.
Figure P1020097014002
반도체, 메모리, 비휘발성, 전하 캐리어 트랩, 트렌치, 제어 게이트

Description

트렌치 메모리 구조들 및 동작{TRENCH MEMORY STRUCTURES AND OPERATION}
본 발명은 일반적으로는 반도체 메모리 디바이스들에 관한 것으로, 특히 본 발명은 트렌치들 내에 전하-캐리어 트랩 사이트들을 구비하는 비휘발성 메모리 디바이스 아키텍쳐들에 관한 것이다.
메모리 디바이스들은 통상 컴퓨터들 또는 그외의 전자 디바이스들에서 내부의, 반도체, 집적 회로들로서 제공된다. 랜덤 액세스 메모리(RAM), 판독 전용 메모리(ROM), 다이나믹 랜덤 액세스 메모리(DRAM), 동기형 다이나믹 랜덤 액세스 메모리(SDRAM) 및 플래시 메모리를 포함하는 다수의 상이한 타입들의 메모리가 존재한다.
플래시 메모리 디바이스들은 광범위한 전자 어플리케이션들에 대한 비휘발성 메모리의 인기있는 소스로 개발되었다. 플래시 메모리 디바이스들은 통상 높은 메모리 밀도, 높은 신뢰성, 및 낮은 전력 소비를 허용하는 1-트랜지스터 메모리 셀을 이용한다. 셀들의 임계 전압의 변경들은, 전하 저장 또는 트랩핑 레이어들의 프로그래밍 또는 다른 물리적 현상들을 통해, 각 셀의 데이터 값을 결정한다. 플래시 메모리 및 다른 비휘발성 메모리에 대한 공통 사용들은 퍼스널 컴퓨터들, 개인 휴대 단말기(PDA)들, 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 어플라이언스들, 차량들, 무선 디바이스들, 셀룰러 전화기들, 및 제거가능한 메모리 모듈들을 포함하고, 비휘발성 메모리에 대한 이용들은 계속해서 확장되고 있다.
플래시 메모리는 통상 NOR 플래시 및 NAND 플래시로 알려져 있는 2개의 기본적인 아키텍쳐들 중 하나를 활용한다. 지정은 디바이스들을 판독하는데 이용되는 로직으로부터 도출된다. NOR 플래시 아키텍쳐에서, 메모리 셀들의 칼럼은 비트 라인에 결합된 각 메모리 셀과 병렬로 결합된다. NAND 플래시 아키텍쳐에서, 메모리 셀들의 칼럼은 비트 라인에 결합된 칼럼의 제1 메모리 셀과만 직렬로 결합된다.
반도체 메모리 디바이스들이 점점 더 작은 아키텍쳐들로 계속해서 축소됨에 따라, 문제들이 발생한다. 전형적인 NAND 플로팅-게이트 구조들에 관련된 단지 수 개의 예들로서, 유전체 층들이 더욱 얇게 됨에 따라 전하 보유가 더욱 어려워지고 있고, 플로팅 게이트들간의 분리가 감소됨에 따라 이웃하는 플로팅 게이트들로부터의 커플링이 증가하며, 이웃하는 셀의 프로그래밍 또는 판독 동안에 플로팅 게이트의 전하를 교란시킬(disturb) 가능성은 마찬가지의 이유들로 인해 증가한다. 유사한 문제들은 SONOS 또는 NROM 메모리 셀들과 같이 전하 트래핑 사이트들에 좌우되는 구조들에 있어서 발생한다. 예를 들면, 캐리어 저장 노드들의 체적이 감소하고 프로그래밍 및 판독 교란(disturb)들이 증가함에 따라, 전하 보유는 더욱 어렵게 된다. 다른 문제들은 게이트 길이들을 감소시키기 위한 구조의 단순한 제조를 포함한다. 그러나, 전하 트래핑 사이트들에 좌우되는 셀들은 이웃하는 셀들의 플로팅 게이트들 사이에서 간섭을 나타내지 않는다.
상기 언급된 이유들 때문에, 그리고 본 명세서를 읽고 이해할 때 본 기술분야의 숙련자들에게 명백하게 될 이하에 언급되는 다른 이유들 때문에, 본 기술분야에서 대안 메모리 구조들 및 그들 동작에 대한 필요성이 존재한다.
도 1은 본 발명의 실시예에 따라 적어도 하나의 메모리 디바이스를 구비하는 전자 시스템의 기능 블록도.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 어레이 아키텍쳐를 도시하는 메모리 어레이의 일부의 상부도.
도 3A-3B는 본 발명의 실시예에 따른 도 2의 메모리 어레이의 단면도들.
도 4A-4C는 본 발명의 실시예들에 따른 메모리 셀들의 단면도들.
도 5A-5J는 본 발명의 실시예에 따른 다양한 제조 스테이지에서의 메모리 어레이의 일부의 단면도들.
도 6은 본 발명의 다른 실시예와 함께 이용될 수 있는 어레이 아키텍쳐를 도시하는 메모리 어레이의 일부의 상부도.
도 7A-7B는 본 발명의 실시예에 따른 도 6의 메모리 어레이의 단면도들.
도 8은 본 발명의 실시예에 따른 메모리 셀의 단면도.
도 9는 본 발명의 실시예에 따라 적어도 하나의 메모리 디바이스를 구비하는 메모리 모듈의 기능적 블록도.
본 실시예들의 이하의 상세한 설명에서, 그 일부를 형성하고 본 발명들이 실 시될 수 있는 특정 실시예들이 예시를 통해 도시된 첨부된 도면들을 참조한다. 이들 실시예들은 본 기술분야의 숙련자들이 본 발명이 실시할 수 있도록 충분히 상세하게 설명되고, 다른 실시예들이 활용될 수도 있으며 본 발명의 범주에서 벗어나지 않고서도 프로세스, 전기적 및 기계적 변경들이 가해질 수도 있다는 것은 자명하다. 이하의 설명에서 이용되는 용어들 웨이퍼 및 기판은 임의의 베이스 반도체 구조를 포함한다. 양쪽 모두는 실리콘-온-사파이어(SOS) 기술, 실리콘-온-절연체(SOI) 기술, 박막 트랜지스터(TFT) 기술, 도핑 및 미도핑 반도체들, 베이스 반도체에 의해 지지되는 실리콘의 에피택셜층들, 뿐만 아니라 본 기술분야의 숙련자에게 공지된 다른 반도체들 구조들도 포함하는 것으로 이해되어야 한다. 또한, 이하의 설명에서 웨이퍼 또는 기판이 참조되는 경우에, 이전 프로세스 단계들은 베이스 반도체 구조에서 영역들/접합들을 형성하도록 활용될 수도 있다. 그러므로, 이하의 상세한 설명은 제한적인 의미로 받아들여서는 안 되고, 본 발명의 범주는 첨부된 청구항들 및 그 등가물들에 의해서만 정의된다.
다양한 실시예들의 메모리 디바이스들은 트렌치들에 형성된 유전체 전하 캐리어 트래핑 사이트들을 활용하는 메모리 셀들을 포함한다. 다양한 실시예들의 메모리 셀들은 2개의 제어 게이트들을 구비하고 있다. 하나의 제어 게이트는 전하 캐리어 트랩을 포함하는 트렌치에 인접하여 형성된다. 다른 제어 게이트는 트렌치 위에 형성된 부분을 가지고 있고, 일부 실시예들에 대해, 이러한 제어 게이트는 트렌치까지 연장될 수도 있다. 전하 캐리어 트래핑 사이트들은 트렌치의 측벽 상의 이산 포메이션(discrete formation)들, 하나의 측벽으로부터 다른 측벽까지 연장되 는 연속층, 또는 측벽들 사이에 연장되는 플러그들일 수도 있다. 다양한 실시예들의 2개의 제어 게이트들은 메모리 셀들을 프로그래밍하거나 판독하는 동안에 교란 조건들을 완화시킨다.
도 1은 본 발명의 실시예에 따라 전자 시스템의 일부로서 프로세서(130)에 결합된 NAND 플래시 메모리 디바이스(100)의 단순화된 블록도이다. 전자 시스템들의 일부 예들은 퍼스널 컴퓨터들, 개인휴대단말기들(PDAs), 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 어플라이언스들, 차량들, 무선 디바이스들, 셀룰러 전화기들 등을 포함한다. 프로세서(130)는 메모리 컨트롤러 또는 다른 외부 프로세서일 수 있다.
메모리 디바이스(100)는 로우 및 칼럼들(rows and columns)로 배열되는 메모리 셀들의 어레이(104)를 포함한다. 어레이(104)의 메모리 셀들은 본 발명의 실시예들에 따라 듀얼 제어 게이트 구조들을 활용한다. 로우 디코드 회로(108) 및 칼럼 디코드 회로(110)는 어드레스 신호들을 디코딩하도록 제공된다. 어드레스 신호들은 메모리 어레이(104)에 액세스하도록 수신되어 디코딩된다. 메모리 디바이스(100)는 메모리 디바이스(100)로의 명령들, 어드레스들, 및 데이터의 입력뿐만 아니라, 메모리 디바이스(100)로부터 데이터 및 상태 정보의 출력을 관리하는 입력/출력(I/O) 제어 회로(112)를 또한 포함한다. 어드레스 레지스터(114)는 I/O 제어 회로(112)와, 로우 디코드 회로(108) 및 칼럼 디코드 회로(110) 사이에 결합되어, 디코딩에 앞서서 어드레스 신호들을 래치한다. 명령 레지스터(124)는 I/O 제어 회로(112) 및 제어 로직(116) 사이에 결합되어 인커밍 명령들을 래치한다. 제어 로 직(116)은 명령들에 응답하여 메모리 어레이(104)로의 액세스를 제어하고 외부 프로세서(130)에 대한 상태 정보를 생성한다. 제어 로직(116)은 로우 디코드 회로(108) 및 칼럼 디코드 회로(110)에 결합되어, 어드레스들에 응답하여 로우 디코드 회로(108) 및 칼럼 디코드 회로(110)를 제어한다.
제어 로직(116)은 캐시 레지스터(118)에 또한 결합된다. 캐시 레지스터(118)는 제어 로직(116)에 의해 지시된 대로 인커밍 또는 아웃고잉 중 어느 하나의 데이터를 래치하여, 메모리 어레이(140)가 다른 데이터를 각각 기록하거나 판독하는데 바쁜 경우에 데이터를 일시적으로 저장한다. 기록 동작 동안에, 데이터는 메모리 어레이(104)로의 전달을 위해 캐시 레지스터(118)로부터 데이터 레지스터(120)에 전달되고, 그 후, 새로운 데이터가 I/O 제어 회로(112)로부터 캐시 레지스터(118)에 래치된다. 판독 동작 동안에, 데이터는 외부 프로세서(130)로의 출력을 위해 캐시 레지스터(118)로부터 I/O 제어 회로(112)에 전달되고, 그 후, 새로운 데이터가 데이터 레지스터(120)로부터 캐시 레지스터(118)에 전달된다. 상태 레지스터(122)는 I/O 제어 회로(112)와 제어 로직(116) 사이에 결합되어 프로세서(130)로의 출력을 위해 상태 정보를 래치한다.
메모리 디바이스(100)는 제어 링크(132)를 통해 프로세서(130)로부터 제어 로직(116)에서 제어 신호들을 수신한다. 제어 신호들은 본 발명에 따라 칩 인에이블 CE#, 명령 래치 인에이블 CLE, 어드레스 래치 인에이블 ALE, 및 기록 인에이블 WE#을 포함한다. 메모리 디바이스(100)는 멀티플렉싱된 입/출력(I/O) 버스(134)를 통해 프로세서(130)로부터 명령 신호들(또는 명령들), 어드레스 신호들(또는 어드 레스들) 및 데이터 신호들(또는 데이터)을 수신하고, I/O 버스(134)를 통해 데이터를 프로세서(130)에 출력한다.
특히, 명령들은 I/O 제어 회로(112)에서 I/O 버스(134)의 입/출력(I/O) 핀들 [0:7]을 통해 수신되어, 명령 레지스터(124)에 기록된다. 어드레스들은 I/O 제어 회로(112)에서 버스(134)의 입/출력(I/O) 핀들 [0:7]을 통해 수신되어, 어드레스 레지스터(114)에 기록된다. 데이터는 I/O 제어 회로(112)에서 8-비트 디바이스에 대해서는 입/출력(I/O) 핀들[0:7] 또는 16-비트 디바이스에 대해서는 입/출력(I/O) 핀들[0:15]을 통해 수신되어, 캐시 레지스터(18)에 기록된다. 데이터는 메모리 어레이(104)를 프로그래밍하기 위해 데이터 레지스터(120)에 후속적으로 기록된다. 다른 실시예에 대해, 캐시 레지스터(118)는 생략될 수 있고, 데이터는 데이터 레지스터(120)에 직접 기록된다. 데이터는 또한 8-비트 디바이스에 대해서는 입/출력(I/O) 핀들[0:7] 또는 16-비트 디바이스에 대해서는 입/출력(I/O) 핀들[0:15]을 통해 출력된다. 본 기술분야의 숙련자라면, 추가적인 회로 및 제어 신호들이 제공될 수 있고 본 발명에 초점을 맞추도록 돕기 위해 도 1의 메모리 디바이스가 단순화되었다는 것을 알 수 있을 것이다. 추가로, 도 1의 메모리 디바이스가 다양한 신호들의 수신 및 출력을 위해 통용된 관례에 따라 설명되었지만, 유의할 점은, 다양한 실시예들은 여기에 명시적으로 지시되지 않는 한 기재된 특정 신호들 및 I/O 구성들에 의해 제한되지 않는다는 점이다.
도 2는 본 발명의 실시예와 함께 이용될 수 있는 어레이 아키텍쳐를 도시하는 메모리 어레이(200)의 일부의 상부도이다. 도 2에 도시된 바와 같이, 메모리 어레이(200)는 제1 제어 게이트들(202) 및 제2 제어 게이트들(204)의 교차점들에 형성된 메모리 셀들을 포함한다. 제1 제어 게이트들(202)은 반도체 기판의 액티브 영역들 위에 형성되고, 액티브 게이트들로 지칭될 수 있다. 제2 제어 게이트들(204)의 일부들은 반도체 기판의 분리 트렌치들(isolation trenches) 위에 형성되고 트렌치 게이트들로 지칭될 수 있다. 디지털 환경에서 어드레싱을 용이하게 하기 위해, 제1 제어 게이트들(202)의 개수 및 제2 제어 게이트들(204)의 개수는 일반적으로 각각 2의 일부 거듭제곱이다. 제1 제어 게이트들(202)은 예를 들면 제1 제어 게이트 선택 라인(203)에 의해 전기적으로 더 결합될 수 있다. 메모리 어레이(200)는 8개의 제1 제어 게이트들(202) 및 8개의 제2 제어 게이트들(204)을 구비하는 메모리 셀들의 8x8 블록을 도시하고 있지만, 블록은 더 많거나 더 적은 메모리 셀들을 포함할 수도 있다. 하나의 예로서, 블록은 32개의 제2 제어 게이트들(204) x 1,024개의 제1 제어 게이트들(202)을 포함할 수도 있다. 그러나, 실시예들은 컴포넌트들을 더 상세하게 도시하기 위해 비교적 작은 메모리 셀들의 블록을 참조하여 설명될 것이다.
제1 제어 게이트들(202)은 확산 영역들(206), 확산 영역들(209) 및 채널 주입 영역들(도 2에는 도시되지 않음) 위에 놓여진다. 확산 영역들(206)은 제1 제어 게이트들(202)의 하나의 엔드 상에서 비트 라인 컨택트(208)에 결합된 도전성으로 도핑된 영역들이고, 확산 영역들(209)은 제1 제어 게이트들(202)의 다른 엔드 상에서 소스 라인(210)과 같은 그라운드 노드에 결합된 도전성으로 도핑된 영역들이다.
도 3A-3B는 본 발명의 실시예에 따른 메모리 어레이(200)의 단면도들이다. 도 3A는 제2 제어 게이트(204)에 따른 메모리 어레이(200)의 단면도인 반면, 도 3B는 제1 제어 게이트(202)에 따른 메모리 어레이(200)의 단면도이다. 판독 동작 동안의 전류 흐름 방향은 도 3A에 대해서는 페이지 안쪽으로이고, 도 3B에 대해서는 페이지에 평행하다.
도 3A에 도시된 실시예에 대해, 제2 제어 게이트(204)는 반도체 기판(220)내에 형성된 분리 트렌치들(214)로 연장된다. 반도체 기판(220)은 예를 들면 p-형 단결정성 실리콘 기판일 수 있다. 분리 트렌치들(214)은 적어도 부분적으로 유전체 재료(224)로 채워진다. 유전체 재료(224)는 다양한 유전체 재료들, 예를들면 실리콘 다이옥사이드, 도핑된 실리케이트 유리, 또는 일반적으로 캐리어들을 저장하는데 저항성이 있는 그외의 유전체 재료를 포함할 수 있다.
전하 캐리어 트래핑 사이트들(222)은 분리 트렌치들(214)의 측벽들 상에 형성된다. 전하 캐리어 트래핑 사이트들(222)은 전하 캐리어들을 트래핑할 수 있는 재료로 형성된다. 하나의 예는 실리콘 질화물, 또는 ONO(산화물-질화물-산화물)와 같은 합성물들을 포함한다. 그러나, 더 작은 치수들 및 제조의 용이함은 유전 상수, k가 약 3.9인 실리콘 질화물보다 더 큰 유전 상수를 가지는 트래핑 재료들의 이용을 통해 용이해질 수 있다. 더 높은 k 유전체들의 일부 예들은 HfO2, ZrO2, ZrSnTiO, ZrON, ZrAlO, ZrTiO4, Al2O3, La2O3, LaAlO3, HfAlO3, HfSiON, Ta2O5, TiO2, Pr2O3, HfO2, TiAlOx, LaAlO3, La2Hf2O7, 및 HfTaO를 포함한다. 일부 실시예들에 대해, 전하 트래핑 재료들은 약 10 이상의 유전 상수를 가지고 있다.
개별적인 메모리 셀들의 분리를 추가적으로 지원하기 위해, 채널-중지 임플랜트(226)는 유전체 재료(224)와 접촉하여 기판(220) 내에 형성될 수 있다. 채널 중지(226) 임플랜트는 기판(220)과는 상이한 도전성 타입을 가질 것이다. 예를 들면, p-형 기판에 대해, 채널 중지 임플랜트(226)는 n형 확산일 수 있다.
도 3A-3B에 도시된 바와 같이, 메모리 어레이(200)는 제1 제어 게이트들(202)과 실질적으로 평행하게 연장되고 비트 라인 컨택트(208)를 통해 확산 영역(206)에 결합되는 비트 라인들(212)을 더 포함할 것이다. 다양한 도전성 컴포넌트들, 예를 들면 제1 제어 게이트들(202), 제2 제어 게이트들(204), 비트 라인 컨택트들(208) 및 소스 라인(210)은 하나 이상의 유전체 재료 층들(228)에 의해 분리된다.
도 4A-4C는 본 발명의 다양한 실시예들에 따른 메모리 셀들의 구조의 추가 세부사항을 도시하는 단면도들이다. 도 4A는 분리 트렌치들(214)의 측벽 양쪽 상에 이산 전하 캐리어 트래핑 사이트들(222)을 가지는 메모리 셀에 대응한다. 도 4B는 인접하는 메모리 셀과 전하 캐리어 트랩(222)을 공유하고 분리 트렌치(214)의 측벽들 사이에서 연장되는 메모리 셀에 대응한다. 도 4C는 인접하는 메모리 셀과 전하 캐리어 트랩(222)을 공유하고 분리 트렌치(214)의 하나의 측벽으로부터 다른 측벽까지 제2 제어 게이트(204) 주위로 연장되는 메모리 셀에 대응한다. 도 4A-4C에 도시된 타입의 구조들은 반도체 제조의 기술분야에서 공지된 기술들을 이용하여 제조될 수 있다.
도 5A-5J는 본 발명의 실시예에 따른 다양한 제조 스테이지들에서 메모리 어 레이의 일부의 단면도들이다. 도 5A에서, 마스크(530)는 기판(220) 위에 놓여지도록 형성되어, 장래의 분리 트렌치들을 위한 영역들(532)을 노출시킨다. 도 5B에서, 노출된 영역들(532)에 의해 정의된 기판(220)의 일부들이 예를 들면 에칭에 의해 제거되어 분리 트렌치들(214)을 정의한다. 도 5C에 도시된 바와 같이, 트렌치 라이너(534)가 트렌치들(214)의 측벽들 및 기저부들 상에 형성될 수 있다. 예를 들면, 실리콘-포함 기판(220)에 있어서, 트렌치 라이너(534)는 열적으로 성장된 산화물일 수 있다. 다르게는, 트렌치 라이너(534)는 퇴적된 유전체 재료일 수 있다. 기판(220)의 상부 표면 상에 형성된 라이너 재료는 예를 들면 화학적-기계적 평탄화(CMP)에 의해 제거될 수 있다. 트렌치 라이너(534)는, 활용되는 경우에, 후속하는 전하 캐리어 트래핑 사이트들에 대한 터널 유전체로서 작용할 수도 있다.
도 5D에서, 유전체 플러그(224)는 트렌치들(214)의 기저부들에 형성되고 전하 캐리어 트래핑 사이트들(222)은 트렌치들(214)의 측벽들 상에 형성된다. 예를 들면, 유전체 플러그(224)는 도 5C의 구조 상에 유전체 재료층을 형성한 후, 예를 들면 CMP에 의해 기판(220)의 상부 표면 위에 놓여지도록 형성된 유전체 재료를 제거함으로써 형성될 수 있다. 이것은 트렌치들(214)이 실질적으로 유전체 재료로 채워지도록 할 것이다. 그 후, 이러한 재료가 에치백되어 유전체 플러그(224)를 트렌치들(214) 내에 남겨둘 수 있다. 전하 캐리어 트래핑 사이트들(222)을 형성하기 위해, 전하 트래핑 재료층은 기판(220), 트렌치 라이너들(534) 및 유전체 플러그들(224)의 상부 표면 위에 놓여지도록 형성되고, 이어서 전하 트래핑 재료의 이방성 제거가 수행되어, 도 5D에 도시된 바와 같이 전하 캐리어 트래핑 사이트들 뒤 에 남겨진다. 이러한 스테이지에서, 채널 주입 영역들(207)은 예를 들면, 도펀트 재료를 주입하거나 확산시켜 이들 영역들내의 기판(220)의 도전성을 변형시킴으로써 원하는 임계 전압 Vt를 조정함으로써 형성될 수 있다. 전하 캐리어 트래핑 사이트들(222)은 트렌치들(214)의 측벽들 상에서 이산 사이트들로서 형성되지만, 다르게는 전하 캐리어 트래핑 사이트들(222)이 도 4C에 도시된 것과 같이, 하나의 측벽으로부터 다른 측벽까지 연장되는 연속층으로서 형성될 수 있다. 예를 들면, 전하 트래핑 재료의 이방성 제거를 수행하는 대신에, CMP 프로세스가 기판의 상부 표면 상의 전하 트래핑 재료만을 제거하도록 수행될 수도 있다.
도 5E에서, 유전체 층(536)은 전하 캐리어 트래핑 사이트들(222)에 대한 차단 유전체로서 작용하도록 도 5D의 구조 위에 놓여지도록 형성될 수 있다. 차단 유전체층(536)을 형성하는 것에 이어서, 도전층(538)이 형성된다. 도전층(538)은 제2 제어 게이트의 일부를 형성할 것이다. 도전층(538)은 하나 이상의 도전성 재료층들로 형성될 수 있다. 일부 예들은 도전성으로-도핑된 폴리실리콘, 금속 실리사이드, 금속 또는 그러한 도전성 재료들의 일부 조합을 포함한다. 추가적인 층들은 도전성 부착 또는 배리어 층들을 포함할 수 있다.
도 5F에서, 도전층(538)의 일부들이 제거되어 차단 유전체 층(536)에 의해 경계지어진 도전성 플러그들(538)을 남겨둔다. 기판(220)의 노출된 부분들 위에 놓여지는 차단 유전체층(536)의 부분들도 또한 제거될 수 있다. 예를 들면, CMP 프로세스는 도 5F의 구조를 형성하는데 활용될 수 있다. 채널 주입 영역들(207)이 이전에 형성되지 않았다면, 대안으로, 이들이 이 포인트에서 형성될 수도 있다.
도 5G에서, 게이트 유전체 층(540)은 도 5F의 구조 위에 놓여지도록 형성된다. 게이트 유전체 층(540)은 다양한 유전체 재료들일 수 있지만, 전형적인 구성은 퇴적된 실리콘 다이옥사이드 재료일 수 있다. 이러한 게이트 유전체(540)의 형성에 이어서, 제1 제어 게이트들(202)은 도 5H에 도시된 바와 같이 형성될 수 있다. 하나의 예로서, 도전성 재료는 유전체층(540) 위에 놓여지도록 형성된 후 패터닝되어 제1 제어 게이트들(202)을 형성할 수 있다. 제1 제어 게이트들(202)은 하나 이상의 도전성 재료층들로 형성될 수 있다. 일부 예들은 도전성으로-도핑된 폴리실리콘, 금속 실리사이드, 금속 또는 그러한 도전성 재료들의 일부 조합을 포함한다. 추가적인 층들은 도전성 부착 또는 배리어 층들을 포함할 수 있다.
도 5H에 추가적으로 도시된 바와 같이, 게이트간 유전체층(542)은 제1 제어 게이트들(202) 위에 놓여지도록 형성되어 제1 제어 게이트들(202)을 절연시킨다. 그리고나서, 게이트간 유전체층(542)의 일부들은 도 5I에서 게이트 유전체 층(540)의 일부들과 함께 제거되어, 도전성 플러그들(538)을 노출시킨다. 예를 들면, 도 5H의 구조는 도전성 플러그들(538) 위에 놓여지는 게이트간 유전체 층(542) 및 게이트 유전체 층(540)의 일부들을 제거하도록 패터닝되고 에칭될 수 있다.
도 5J에서, 제2 제어 게이트(204)가 형성된다. 제2 제어 게이트들(204)의 형성은 제1 제어 게이트들(202)의 형성과 실질적으로 동일할 수 있다. 게이트간 유전체 층(542)의 두께는 동작 중에 제1 제어 게이트들(202) 및 제2 제어 게이트들(204) 간의 브레이크다운을 회피하도록 선택되어야 한다. 제2 제어 게이트(204)가 도전성 플러그들(538)과 접촉하므로, 도전성 플러그들(538)이 제2 제어 게이 트(204)의 확장 또는 일부인 것으로 간주될 수 있다.
도 4B에 도시된 것과 유사한 구조를 형성하기 위해, 제조는 일반적으로 도 5A-5J를 참조하여 설명된 바와 동일한 프로세스를 따를 수 있다. 그러나, 도 5D에 도시된 바와 같이, 트랜치들(214)의 대향하는 측벽들 상에 이산 전하 캐리어 트래핑 사이트들(222)을 형성하는 것 대신에, 전하 트래핑 재료의 플러그가 유전체 플러그(224) 위에 놓여지도록 형성될 수 있다. 예를 들면, 전하 트래핑 재료층은 트렌치들(214)을 실질적으로 채울 수 있도록 하기 위해 기판(220), 트렌치 라이너들(534) 및 유전체 플러그들(224)의 상부 표면 위에 놓여지도록 형성된다. 그 후, 기판(220)의 상부 표면 위에 놓여지는 전하 트래핑 재료는 예를 들면 CMP에 의해 제거되어, 도 4B에 도시된 바와 같은 전하 캐리어 트랩(222)의 구조와 유사하게, 트렌치들(24)에 전하 트래핑 재료의 플러그를 남겨둔다. 그 후, 이러한 플러그는 예를 들면 에치 프로세스에 의해 선택적으로 오목하게 될 수 있다. 그 후, 후속적인 처리는 도전성 플러그들(538)이 존재하지 않을 것이라는 점을 제외하고는, 도 5G-5J를 참조하여 설명된 바와 같이 따를 수 있다.
메모리 셀은 제1 제어 게이트(202) 및 제2 제어 게이트(204)의 교차점에서의 구조이다. 제1 제어 게이트들(202)의 대향하는 사이드들 상의 전하 캐리어 트래핑 사이트들(222)에 저장된 전하는 그 메모리 셀의 데이터 값을 정의한다. 전하 캐리어 트래핑 사이트들(222)은 유전체이므로, 전하 저장이 로컬화된다. 이것은, 재료의 유전 상수가 전하의 이동을 방지할만큼 충분히 높은 경우에, 도 4B에 도시된 바와 같은 전하 트래핑 재료의 플러그가 2개의 상이한 메모리 셀들, 즉 트렌치(214) 의 양쪽 사이드 상의 2개의 메모리 셀들에 대해 전하를 저장하도록 허용한다. 전하 캐리어 트래핑 사이트들(222)에 저장된 전하는 인접하는 채널 주입 영역(207)의 채널을 핀치오프하는 경향이 있고, 따라서 채널 주입 영역(207)의 컨덕턴스를 변경시킨다. 본 발명의 실시예에 따른 메모리 셀들의 스트링은 단일 제1 제어 게이트(202)와 연관된 이들 메모리 셀들, 예를 들면 소스 라인(210)과 비트 라인 컨택트(208) 사이에 로케이팅된 것들을 포함한다.
도 2-5J를 참조하여 설명된 타입의 메모리 셀들을 삭제하는 것은 전하 캐리어 트래핑 사이트들(222)에 걸쳐 충분한 전압 차이를 생성하여 이들이 그 전하를 해제하도록 유발함으로써 수행될 수 있다. 일반적으로, 제1 제어 게이트들(202) 및 제2 제어 게이트들(204)은 전하 캐리어들 또는 전자들이 전하 캐리어 트래핑 사이트들(222)로부터 기판(220)으로 이동하는 것을 유발하도록 기판(220)의 전압보다 충분히 작은 일부 전압을 수신해야 한다. 예를 들면, 제1 제어 게이트들(202) 및 제2 제어 게이트들(204)은 음의 삭제 전압, 예를 들면 -14V 내지 -15V를 수신하는 반면, 기판(220)은 그라운드 전위를 수신한다. 다르게는, 제1 제어 게이트들(202) 및 제2 제어 게이트들(204)이 그라운드 전위를 수신하지만, 기판은 양의 삭제 전압, 예를 들면 +14V 내지 +15V를 수신할 수 있다. 삭제는 블록의 임의의 메모리 셀을 프로그래밍하기 이전에 전체 블록의 메모리 셀들에 대해 통상적으로 수행될 것이다. 유의할 점은, 여기에 설명된 전압들이 단지 예들에 불과하고 다양한 층들의 치수에 따라 좌우된다는 점이다. 예를 들면, 대략 14-15V의 크기를 가지는 삭제 전압들은 일반적으로 터널링 유전체의 두께가 대략 20-30Å인 경우에 적절할 것 이다.
일반적으로, 도 2-5J에 도시된 타입의 메모리 셀들을 프로그래밍하기 위해, 다양한 노드들에 전압들이 인가되어 제1 제어 게이트들(202) 아래의 채널 주입 영역(207)에 의해 정의된 채널을 반전시키고 전하들 또는 전자들의 기판(220)으로부터 전하 캐리어 트래핑 사이트들(222)로의 터널링을 개시한다. 예를 들면, 제1 제어 게이트들(202)은 그라운드 전위 또는 0V 또는 약간 높은 전위와 같이, 분리 트렌치들(214) 사이에서 채널들을 반전시키는데 충분한 제1 전위를 수신할 수 있다. 타겟 메모리 셀과 연관된 제2 제어 게이트(204), 또는 선택된 제2 제어 게이트는 제2 또는 프로그램 전위를 수신할 수 있다. 타겟 메모리 셀과 연관된 제2 제어 게이트(204)에 인가된 프로그램 전위는 터널링을 개시할 정도로 충분해야 한다. 예를 들면, 프로그램 전위는 14-15V일 수 있다. 잔여 제2 제어 게이트들(204) 또는 미선택된 제2 제어 게이트들은 제3 전위를 수신해야 한다. 이러한 제3 전위는 선택 및 미선택된 트렌치 게이트들간의 브레이크다운을 회피하도록 선택되어야 한다. 예를 들면, 이러한 제3 전위는 프로그램 전위의 일부분이거나 그라운드 전위일 수 있다. 타겟 메모리 셀들과 연관된 비트 라인들(212) 및 소스 라인들(210)은 그라운드 전위를 수신할 수 있다. 적어도 하나의 타겟 메모리 셀과 연관되지 않는 미선택된 비트 라인들(212) 및 소스 라인들(210)은 플로팅하도록 허용되거나, 또는 터널링이 미선택된 메모리 셀들 상에서 금지되도록 제1 제어 게이트들(202)에 인가된 일부 다른 전위를 수신할 수 있다.
도 2-5J에 도시된 타입의 메모리 셀들을 판독하기 위해, 타겟 메모리 셀이 제2 데이터 값을 가지는 경우에 흐르는 것보다 타겟 메모리 셀이 제1 데이터 값을 가지는 경우에 비트 라인(212)과 소스 라인(210)의 사이에 더 많은 전류가 흐르도록, 메모리 셀들의 블록의 제1 제어 게이트들(202) 및 제2 제어 게이트들(204)에게 전압이 인가된다. 하나의 예로서, 제1 제어 게이트들(202)의 각각은 셀들의 임계 전압에 따라, 그라운드 전위 또는 일부 작은 양의 전위와 같은 제1 전위를 수신할 수 있다. 타겟 메모리 셀과 연관된 제2 제어 게이트(204) 또는 선택된 제2 제어 게이트는 제2 또는 판독 전위를 수신할 수 있다. 타겟 메모리 셀과 연관된 제2 제어 게이트(204)에게 인가된 판독 전위는 타겟 메모리 셀이 제2 데이터 값을 가지는 경우에 전하 캐리어 트래핑 사이트들(222)에 저장된 전하를 극복하는데 불충분해야 한다. 이와같이, 셀의 컨덕턴스는 저장된 전하량에 따라 상이할 것이다. 예를 들면, 타겟 메모리 셀과 연관된 제2 제어 게이트(204)는 그라운드 전위를 수신할 수 있다. 잔여 제2 제어 게이트들(204) 또는 미선택된 제2 제어 게이트들은 제3 또는 패스 전위를 수신해야 한다. 타겟 메모리 셀과 연관되지 않은 제2 제어 게이트들(204)에게 인가된 패스 전위는 그들의 채널들이 그들 데이터 값에 관계없이 핀치오프되지 않도록 미선택된 메모리 셀들의 전하 캐리어 트래핑 사이트들(222)에 저장된 임의의 전하를 극복하는데 충분해야 한다. 예를 들면, 미선택된 제2 제어 게이트들(204)은 대략 4-5V를 수신할 수 있다.
그 후, 그 데이터 값에 따른 타겟 메모리 셀의 컨덕턴스의 결과적인 차이는 그 타겟 메모리 셀을 포함하는 메모리 셀들의 스트링의 컨덕턴스를 감지함으로써 판독될 수 있다. 하나의 예로서, 비트 라인들(212)은 공급 전압 Vcc와 같은 일부 전위로 미리 충전될 수 있는 반면, 소스 라인(210)은 그라운드 전위를 수신할 수 있다. 그 후, 앞의 전위들은 제1 제어 게이트들(202), 선택된 제2 제어 게이트(204) 및 미선택된 제어 게이트들(204)에 인가될 것이다. 제1 데이터 값을 가지는 타겟 메모리 셀을 포함하는 메모리 셀들의 스트링과 연관된 비트 라인들(212)은 제2 데이터 값을 가지는 타겟 메모리 셀을 포함하는 메모리 셀들의 스트링과 연관된 비트 라인들(212)보다 더 큰 전압 강하를 겪을 것이다. 그러므로, 일부 소정 지연 후에 비트 라인들(212)의 전압 레벨을 감지함으로써, 타겟 메모리 셀들의 데이터 값들이 결정될 수 있다.
도 6은 본 발명의 실시예와 함께 이용될 수 있는 어레이 아키텍쳐를 도시하는 메모리 어레이(600)의 일부의 상부도이다. 도 6에 도시된 바와 같이, 메모리 어레이(600)는 제1 제어 게이트들(602) 및 제2 제어 게이트들(604)의 교차점들에 형성된 메모리 셀들을 포함한다. 제1 제어 게이트들(602)은 반도체 기판의 액티브 영역 상에 형성되고, 액티브 게이트들로 지칭될 수 있다. 제2 제어 게이트들(604)의 일부들은 반도체 기판의 트렌치들 상에 형성되고 트렌치 게이트들로 지칭될 수 있다. 디지털 환경에서 어드레싱을 용이하게 하기 위해, 제1 제어 게이트들(602)의 개수 및 제2 제어 게이트들(604)의 개수는 일반적으로 각각 2의 일부 거듭제곱이다. 메모리 어레이(600)는 8개의 제1 제어 게이트들(602) 및 8개의 제2 제어 게이트들(604)을 구비하는 메모리 셀들의 8x8 블록을 도시하고 있지만, 블록은 더 많거나 더 적은 메모리 셀들을 포함할 수도 있다. 하나의 예로서, 블록은 32개의 제1 제어 게이트들(602) x 1,024개의 제2 제어 게이트들(604)을 포함할 수도 있다. 그러나, 본 실시예들은 컴포넌트들을 더 상세하게 도시하기 위해 비교적 작은 메모리 셀들의 블록을 참조하여 설명될 것이다.
확산 영역들(606)은 제2 제어 게이트들(604)의 하나의 엔드 상에서 비트 라인 컨택트(608)에 결합된다. 확산 영역들(609)은 제2 제어 게이트들(604)의 다른 엔드 상에서 소스 라인들로 작용하도록 결합된다. 확산 영역들(609)은 단일 그라운드 노드에 결합될 수 있다. 그러나, 멀티-비트 저장을 제공하는 일부 실시예들에 대해, 이들 확산 영역들 또는 소스 라인들(609)은 개별적으로 어드레싱가능할 수 있다.
도 7A-7B는 본 발명의 실시예에 따른 메모리 어레이(600)의 단면도들이다. 도 7A는 제2 제어 게이트(604)에 따른 메모리 어레이(600)의 단면도인 반면, 도 7B는 제1 제어 게이트(602)에 따른 메모리 어레이(600)의 단면도이다. 판독 동작 동안의 전류 흐름 방향은 도 7A에 대해서는 페이지와 평행하고, 도 7B에 대해서는 페이지 안쪽으로이다.
도 7A에 도시된 실시예에 대해, 제2 제어 게이트(604)는 반도체 기판(620)내에 형성된 분리 트렌치들(614)로 연장된다. 반도체 기판(620)은 예를 들면 p-형 단결정성 실리콘 기판일 수 있다.
전하 캐리어 트래핑 사이트들(622)은 트렌치들(614)의 측벽들 및 기저부들 상에 형성된다. 전하 캐리어 트래핑 사이트들(622)은 전하 캐리어들을 트래핑할 수 있는 재료로 형성된다. 하나의 예는 실리콘 질화물이다. 그러나, 더 작은 치수들 및 제조 용이함은 유전 상수, k가 약 3.9인 실리콘 질화물보다 더 큰 유전 상 수를 가지는 트래핑 재료들의 이용을 통해 용이해질 수 있다. 더 높은 k 유전체들의 일부 예들은 HfO2, ZrO2, ZrSnTiO, ZrON, ZrAlO, ZrTiO4, Al2O3, La2O3, LaAlO3, HfAlO3, HfSiON, Ta2O5, TiO2, Pr2O3, HfO2, TiAlOx, LaAlO3, La2Hf2O7, 및 HfTaO를 포함한다. 일부 실시예들에 대해, 전하 트래핑 재료들은 약 10 이상의 유전 상수를 가지고 있다.
도 7A-7B에 도시된 바와 같이, 메모리 어레이(600)는 제2 제어 게이트들(602)과 실질적으로 평행하게 연장되고 비트 라인 컨택트(608)를 통해 확산 영역(606)에 결합되는 비트 라인들(612)을 더 포함할 것이다. 다양한 도전성 컴포넌트들, 예를 들면 제1 제어 게이트들(602), 제2 제어 게이트들(604), 비트 라인 컨택트들(608) 및 소스 라인(610)은 하나 이상의 유전체 재료층들(628)에 의해 분리된다.
도 8은 본 발명의 다양한 실시예들에 따른 메모리 셀들의 구조의 추가 세부사항을 도시하는 단면도들이다. 도 8에 도시된 타입의 구조들은 반도체 제조의 기술분야에서 공지된 기술들을 이용하여 제조될 수 있다. 예를 들면, 처리는 일반적으로 도 5A-5C를 참조하여 설명된 대로 수행될 수 있다. 그 후, 유전체 플러그들(224)을 형성하는 대신에, 전하 캐리어 트랩(622)은 트렌치 라이너(534)와 유사한 방식으로 형성될 수 있고, 즉 전파 트래핑 재료층을 형성하며 기판의 상부 표면 위에 놓여지는 부분들을 제거하는 방식으로 형성될 수 있다. 잔여 처리는 일반적으로 도 5E-5J를 참조하여 제공된 바와 같이 따를 수 있다.
메모리 셀은 제1 제어 게이트(602) 및 제2 제어 게이트(604)의 교차점에서의 구조이다. 제1 제어 게이트들(602)의 대향하는 사이드들 상에서 전하 캐리어 트래핑 사이트들(622)에 저장된 전하는 그 메모리 셀의 데이터 값을 정의한다. 전하 캐리어 트래핑 사이트들(622)은 유전체이므로, 전하 저장이 로컬화된다. 전하 캐리어 트래핑 사이트들(622)에 저장된 전하는 인접하는 채널 주입 영역(607)의 채널을 핀치오프하는 경향이 있고, 따라서 채널 주입 영역(607)의 컨덕턴스를 변경시킨다. 본 발명의 실시예에 따른 메모리 셀들의 스트링은 단일 제2 제어 게이트(604)와 연관된 이들 메모리 셀들, 예를 들면 소스 라인(610)과 비트 라인 컨택트(608) 사이에 로케이팅된 것들을 포함한다.
도 6-9G를 참조하여 설명된 타입의 메모리 셀들을 삭제하는 것은 전하 캐리어 트래핑 사이트들(622)에 걸쳐 충분한 전압 차이를 생성하여 이들이 그 전하를 해제하도록 유발함으로써 수행될 수 있다. 일반적으로, 제1 제어 게이트들(602) 및 제2 제어 게이트들(604)은 전하 캐리어들 또는 전자들의 전하 캐리어 트래핑 사이트들(622)로부터 기판(620)으로의 이동을 유발하도록, 기판(620)의 전압보다 충분히 작은 일부 전압을 수신해야 한다. 예를 들면, 제1 제어 게이트들(602) 및 제2 제어 게이트들(604)은 음의 삭제 전압, 예를 들면 -14V 내지 -15V를 수신할 수 있는 반면, 기판(620)은 그라운드 전위를 수신한다. 다르게는, 제1 제어 게이트들(602) 및 제2 제어 게이트들(604)이 그라운드 전위를 수신할 수 있는 반면, 기판은 양의 삭제 전압, 예를 들면 +14V 내지 +15V를 수신한다. 삭제는 통상적으로 그 블록의 임의의 메모리 셀을 프로그래밍하기 이전에 메모리 셀들의 전체 블록에 대 해 수행될 것이다.
도 6-9G에 도시된 타입의 메모리 셀들의 프로그래밍은 예를 들면 제1 및 제2 제어 게이트들 간의 터널링을 이용하여 수행될 수 있다. 그러나, 전하 캐리어 트래핑 사이트들(622)은 제2 제어 게이트들(604) 주위로 확장되므로, 그러한 셀들은 게이트 유도된 드레인 누설 또는 GIDL을 이용하여 프로그래밍될 수도 있다. GIDL를 이용한 프로그래밍은 전하의 공간 저장을 허용하고, 그럼으로써 방향성으로 프로그래밍 및 판독함으로써 단일 셀에서 복수의 데이터 값들의 저장을 용이하게 한다.
터널링에 의한 프로그래밍을 위해, 다양한 노드들에 전압들이 인가되어 제1 제어 게이트(602)로부터 전하 캐리어 트래핑 사이트들(622)로의 전하들 또는 전자들의 터널링을 개시한다. 예를 들면, 타겟 메모리 셀과 연관된 제1 제어 게이트(602) 또는 선택된 제1 제어 게이트는 그라운드 전위 또는 0V와 같은 제1 전위를 수신할 수 있다. 타겟 메모리 셀과 연관되지 않는 제1 제어 게이트들(602) 또는 미선택된 제1 제어 게이트들은 제2 또는 금지(inhibit) 전위를 수신할 수 있다. 미선택된 제1 제어 게이트들(602)에 인가된 금지 전위는 미선택된 메모리 셀들에서 터널링을 금지할 만큼 충분해야 한다. 예를 들면, 금지 전위는 대략 10V일 수 있다. 타겟 메모리 셀과 연관된 제2 제어 게이트(604)는 제3 전위를 수신해야 한다. 이러한 제3 전위는 선택된 제1 제어 게이트(602)로부터 트랩 사이트들로의 터널링을 개시할 만큼 충분히 높아야 한다. 타겟 메모리 셀과 연관되지 않은 제2 제어 게이트들(604)은 선택된 제2 제어 게이트(604)에 인가된 레벨의 약 절반의 더 낮은 제4 전위를 수신해야 한다. 비트 라인들(612) 및 소스 라인들(610)은 플로팅하도록 허용될 수 있다.
GIDL을 이용하는 실시예들에 대해, 메모리 셀들은 소스/드레인 영역들에서의 전류 흐름의 순방향 및 역방향 양쪽으로(그 소스/드레인 기능을 상호 교환함) 판독되고 프로그래밍되어 2개의 저장된 데이터 비트들을 프로그래밍하고 판독하는 것으로의 액세스를 허용한다. 각 소스/드레인 영역(즉, 소스 또는 드레인 중 어느 하나)의 기능은 어느 비트 트래핑 영역이 판독 또는 기록되고 있는지에 따라 좌우된다. 예를 들면, 판독 동작 시에, 캐리어가 좌측 소스/드레인 영역에서 입력되고 우측 영역으로부터 출력되는 경우에, 좌측은 소스이고 우측은 드레인이며 데이터 비트 전하는 소스 엔드에서 전하 캐리어 트랩(622)에 저장된다. 트래핑 층의 전자들의 로컬화된 저장으로 인해, 그러한 실시예의 메모리 셀들을 판독하는 동안에, 소스로서 동작하는 소스/드레인 영역에 가장 가까운 트래핑층에 저장된 전하만이 디바이스를 통한 전류 흐름에 영향을 미친다. 다른 소스/드레인 영역에 가깝게 저장된 전하는 "판독 관통(read through)되고" 최소한의 영향을 가지고 있다. 비트들은 각 저장된 데이터 비트에 대해 판독 방향으로부터 역방향 바이어스/전류 흐름 방향으로 프로그래밍된다.
예를 들면, 비트 라인(212)으로부터 타겟 메모리 셀로의 제1 방향으로 프로그래밍하기 위해, 제2 제어 게이트들(604)은 프로그램 전위를 비트 라인(212)으로부터 타겟 메모리 셀로 전달하는데 충분한 제1 전위를 수신한다. 비트 라인(212)에 대한 프로그램 전위는 예를 들면 6-7V일 수 있다. 소스 라인들(609)은 플로팅 하도록 허용될 수 있다. 제2 제어 게이트들(604)에 인가된 제1 전위는 예를 들면 9-10V일 수 있다. 비트 라인(212) 및 타겟 메모리 셀간의 각 제1 제어 게이트(602)는 프로그램 전위를 전달하는데 충분한 전위를 수신해야 한다. 이들 미선택된 제1 제어 게이트들(602)은 제2 제어 게이트들(604)과 동일한 전위를 수신할 수 있다. 그 후, 타겟 메모리 셀과 연관된 제1 제어 게이트(602)는 선택된 제1 제어 게이트(602)에 인접하고 비트 라인(212)에 가장 근접한 전하 캐리어 트랩(622)의 일부에서 전하의 대역-대-대역 터널링을 유발하기 위해 그라운드 전위를 수신할 것이다. 제1 방향으로 프로그래밍 시, 프로세스는 반대 방향으로 반복되어, 프로그램 전위를 선택된 소스 라인(609)에 인가하고 그 연관된 비트 라인(212)이 플로팅하도록 허용한다.
도 6-9G에 도시된 타입의 메모리 셀들을 판독하기 위해, 타겟 메모리 셀이 제2 데이터 값을 가지는 경우에 흐르는 것보다 타겟 메모리 셀이 제1 데이터 값을 가지는 경우에 비트 라인(612)과 소스 라인(609)의 사이에 더 많은 전류가 흐르도록, 메모리 셀들의 블록의 제1 제어 게이트들(602) 및 제2 제어 게이트들(604)에게 전압이 인가된다. 하나의 예로서, 제2 제어 게이트들(602)의 각각은 제1 또는 패스 전위를 수신할 수 있다. 예를 들면, 패스 전위는 4-5V일 수 있다. 타겟 메모리 셀과 연관된 제1 제어 게이트(602) 또는 선택된 제1 제어 게이트는 제2 또는 판독 전위를 수신할 수 있다. 타겟 메모리 셀과 연관된 제1 제어 게이트(602)에게 인가된 판독 전위는 타겟 메모리 셀이 제2 데이터 값을 가지는 경우에 전하 캐리어 트래핑 사이트들(622)에 저장된 전하를 극복하는데 불충분해야 한다. 이와 같이, 셀의 컨덕턴스는 저장된 전하량에 따라 상이할 것이다. 예를 들면, 타겟 메모리 셀과 연관된 제1 제어 게이트(602)는 그라운드 전위 또는 패스 전위와 그라운드 전위간의 전위를 수신할 수 있다. 잔여 제1 제어 게이트들(602) 또는 미선택된 제1 제어 게이트들은 패스 전위를 수신해야 한다.
그 후, 그 데이터 값에 따른 타겟 메모리 셀의 컨덕턴스의 결과적인 차이는 타겟 메모리 셀을 포함하는 메모리 셀들의 스트링의 컨덕턴스를 감지함으로써 판독될 수 있다. 하나의 예로서, 메모리 셀들의 스트링의 하나의 엔드, 예를 들면 비트 라인들(612)은 공급 전압 Vcc와 같은 일부 전위로 미리 충전될 수 있는데 대해, 메모리 셀들의 스트링의 다른 엔드, 예를 들면 소스 라인들(609)은 그라운드 전위를 수신할 수 있다. 그 후, 이전 전위들은 선택된 제1 제어 게이트(602), 미선택된 제1 제어 게이트들(602) 및 제2 제어 게이트들(604)에 인가될 것이다. 제1 데이터 값을 가지는 타겟 메모리 셀을 포함하는 메모리 셀들의 스트링과 연관된 이들 비트 라인들(612, 또는 소스 라인들(609))은 제2 데이터 값을 가지는 타겟 메모리 셀을 포함하는 메모리 셀들의 스트링과 연관된 이들 비트 라인들(612 또는 소스 라인들(609))보다 더 큰 전압 강하를 겪을 것이다. 그러므로, 일부 소정 지연 후에 비트 라인들(612, 또는 소스 라인들)의 전압 레벨을 감지함으로써, 타겟 메모리 셀들의 데이터 값들이 결정될 수 있다. 뿐만 아니라, 전하 캐리어 트랩(622)은 하나의 제1 제어 게이트(602)로부터 다음으로 연장되기 때문에, 용량성 감지도 또한 활용될 수 있다.
도 9는 본 발명의 실시예에 따른 메모리 모듈(900)의 예시이다. 메모리 모 듈(900)은 메모리 카드로서 예시되어 있지만, 메모리 모듈(900)을 참조하여 설명된 개념들은 다른 타입의 제거가능 또는 휴대용 메모리, 예를 들면 USB 플래시 드라이브들에도 적용가능하고, 여기에 이용된 "메모리 모듈"의 범주내에 든다고 할 것이다. 뿐만 아니라 하나의 예저 형태 인자가 도 9에 도시되어 있지만, 이들 개념들은 물론 다른 형태 인자들에도 적용가능하다.
일부 실시예들에서, 메모리 모듈(900)은 하나 이상의 메모리 디바이스들(910)을 둘러싸는 하우징(905, 도시된 바와 같음)을 포함할 것이지만, 그러한 하우징은 모든 디바이스들 또는 디바이스 어플리케이션들에게 필수적인 것은 아니다. 적어도 하나의 메모리 디바이스(910)는 본 발명의 실시예에 따른 비휘발성 메모리이다. 존재하는 경우, 하우징(905)은 호스트 디바이스와의 통신을 위한 하나 이상의 컨택트들(915)을 포함한다. 호스트 디바이스들의 예들은 퍼스널 컴퓨터들, PDA들, 디지털 카메라들, 디지털 미디어 플레이어들, 디지털 레코더들, 게임들, 어플라이언스들, 차량들, 무선 디바이스들, 셀룰러 전화기들, 메모리 카드 판독기들, 인터페이스 허브들 등을 포함한다. 일부 실시예들에 대해, 컨택트들(915)은 표준화된 인터페이스의 형태로 되어 있다. 예를 들면, USB 플래시 드라이브에 있어서, 컨택트들(915)은 USB 타입-A 메일(male) 커넥터의 형태로 되어 있을 수 있다. 일반적으로, 컨택트들(915)은 메모리 모듈(900)과, 컨택트들(915)에 대한 양립가능한 리셉터들을 구비하는 호스트 사이에서 제어, 어드레스 및/또는 데이터 신호들을 전달하기 위한 인터페이스를 제공한다.
메모리 모듈(900)은 하나 이상의 집적 회로들 및/또는 이산 컴포넌트들일 수 있는 추가 회로(920)를 선택적으로 포함할 수 있다. 일부 실시예들에 대해, 추가 회로(920)는 복수의 메모리 디바이스들(910)에 걸쳐 액세스를 제어하거나, 외부 호스트와 메모리 디바이스(910) 사이에 번역 층을 제공하기 위한 메모리 컨트롤러를 포함할 수 있다. 예를 들면, 컨택트들(915)의 개수 및 하나 이상의 메모리 디바이스들(910)로의 I/O 접속들의 개수 사이에서 1-대-1 대응이 아닐 수도 있다. 그러므로, 메모리 컨트롤러는 메모리 디바이스(910)의 I/O 접속(도 9에 도시되지 않음)을 선택적으로 결합하여, 적절한 시간에 적절한 I/O 접속에서 적절한 신호를 수신하거나 적절한 시간에 적절한 컨택트(915)에서 적절한 신호를 제공할 수 있다. 유사하게, 호스트와 메모리 모듈(900)간의 통신 프로토콜은 메모리 디바이스(910)의 액세스를 위해 요구되는 것과는 다를 수 있다. 그 후, 메모리 컨트롤러는 호스트로부터 수신된 명령 시퀀스들을 적절한 명령 시퀀스들로 번역하여 메모리 디바이스(910)로의 원하는 액세스를 달성한다. 그러한 번역은 명령 시퀀스들뿐만 아니라 신호 전압 레벨들에서의 변화들을 더 포함한다.
추가 회로(920)는 ASIC(어플리케이션 특정 집적 회로)에 의해 수행될 수 있는 로직 기능들과 같이 메모리 디바이스(910)의 제어와 관련없는 기능을 더 포함할 수 있다. 또한, 추가 회로(920)는 패스워드 보호, 바이오메트릭스 등과 같이, 메모리 모듈(900)로의 판독 또는 기록 액세스를 제한하는 회로를 포함할 수 있다. 추가 회로(920)는 메모리 모듈(900)의 상태를 나타내는 회로를 포함할 수도 있다. 예를 들면, 추가 회로(920)는 전력이 메모리 모듈(900)에 공급되고 있는지 여부 및 메모리 모듈(900)이 현재 액세스되고 있는지 여부를 결정하고, 전력이 공급되는 동 안에는 연속(solid) 라이트 및 액세스되고 있는 동안에는 플래싱 라이트와 같이, 그 상태의 표시를 표시하는 기능을 포함할 수 있다. 추가 회로(920)는 메모리 모듈(900) 내에서 전력 요구조건들을 조정하는데 도움을 주는 디커플링 커패시터들과 같은 패시브 디바이스들을 더 포함할 수 있다.
결론
여기에 기재된 다양한 실시예들은 트렌치들 내에 형성된 유전체 전하 캐리어 트래핑 사이트들을 활용하는 메모리 셀들을 포함한다. 다양한 실시예들의 메모리 셀들은 2개의 제어 게이트들을 구비하고 있다. 하나의 제어 게이트는 전하 캐리어 트랩을 포함하는 트렌치에 인접하여 형성된다. 다른 제어 게이트는 트렌치 위에 형성된 부분을 가지고 있고, 일부 실시예들에 대해 이러한 제어 게이트는 트렌치까지 연장될 수 있다. 전하 캐리어 트래핑 사이트들은 트렌치의 측벽 상의 이산 포메이션들, 하나의 측벽으로부터 나머지까지 트렌치의 기저부 주위로 연장되는 연속층, 또는 측벽들 사이에서 연장되는 플러그들일 수 있다.
특정 실시예들이 여기에 예시되고 설명되었지만, 본 기술분야의 통상의 기술자라면, 동일한 목적을 달성하도록 계산된 임의의 배열이 도시된 특정 실시예들에 대해 대체될 수 있다는 것을 알 수 있을 것이다. 본 발명의 다수의 적응들은 본 기술분야의 통상의 기술자들에게는 자명할 것이다. 따라서, 본 어플리케이션은 본 발명의 임의의 적응들 또는 변동들을 커버하려는 것이다.

Claims (41)

  1. 메모리 셀에 있어서,
    반도체 기판 위에 놓여지는 제1 제어 게이트;
    상기 제1 제어 게이트 위에 놓여지는 제1 부분, 상기 제1 제어 게이트의 제1 사이드에 인접하는 제2 부분, 및 상기 제1 제어 게이트의 제2 사이드에 인접하는 제3 부분을 구비하는 제2 제어 게이트;
    상기 기판 내에서, 상기 제1 제어 게이트의 상기 제1 사이드에 인접하는 제1 전하 캐리어 트랩;
    상기 기판 내에서, 상기 제1 제어 게이트의 상기 제2 사이드에 인접하는 제2 전하 캐리어 트랩; 및
    상기 제1 및 제2 전하 캐리어 트래핑 사이트들 사이에서 연장되는 상기 기판의 도전성으로 도핑된 부분
    을 포함하는 메모리 셀.
  2. 제1항에 있어서, 상기 제2 제어 게이트의 상기 제2 및 제3 부분들은 상기 기판의 표면 아래로 연장되는 메모리 셀.
  3. 제1항에 있어서, 상기 전하 캐리어 트래핑 사이트들은 상기 기판 내의 트렌치들에 형성되는 메모리 셀.
  4. 제3항에 있어서, 상기 전하 캐리어 트래핑 사이트들은 그들 각각의 트렌치들의 하나의 측벽의 일부를 따라서만 연장되는 메모리 셀.
  5. 제4항에 있어서, 상기 제2 제어 게이트의 상기 제2 및 제3 부분들은 상기 전하 캐리어 트래핑 사이트들에 인접하는 레벨까지 연장되는 메모리 셀.
  6. 제3항에 있어서, 상기 전하 캐리어 트래핑 사이트들은 그들 각각의 트렌치들의 하나의 측벽으로부터 그들 각각의 트렌치들의 다른 측벽까지의 연속층으로서 연장되는 메모리 셀.
  7. 제3항에 있어서, 상기 전하 캐리어 트래핑 사이트들은 하나의 측벽으로부터 다른 측벽까지 그들 각각의 트렌치들의 기저부를 가로질러 연장되는 메모리 셀.
  8. 제3항에 있어서, 상기 전하 캐리어 트래핑 사이트들은 그들 각각의 트렌치들의 측벽들 사이에서 연장되는 메모리 셀.
  9. 제8항에 있어서, 상기 전하 캐리어 트래핑 사이트들의 상부 표면들은 상기 기판의 상부 표면 아래에서 오목하게 되는 메모리 셀.
  10. 제1항에 있어서, 동일한 제2 제어 게이트 및 상이한 제1 제어 게이트를 공유하는 제2 메모리 셀에 인접하는 메모리 셀.
  11. 메모리 디바이스로서,
    복수의 비트 라인;
    적어도 하나의 소스 라인;
    복수의 제1 제어 게이트;
    상기 제1 제어 게이트들과 교차하는 복수의 제2 제어 게이트;
    소스 라인과 비트 라인 사이에 직렬로 결합되는 메모리 셀들의 복수의 스트링 - 각각의 메모리 셀은 제1 제어 게이트와 제2 제어 게이트의 교차점에 형성됨 -; 및
    상기 메모리 셀들의 제어 및 액세스를 위한 회로
    를 포함하고,
    상기 메모리 셀들은 그들 각각의 제1 제어 게이트들의 제1 및 제2 사이드들에 인접한 전하 트래핑 영역들을 포함하는 메모리 디바이스.
  12. 제11항에 있어서, 상기 전하 트래핑 영역들은 인접하는 메모리 셀들 사이에 개재된 트렌치들에 형성되는 메모리 디바이스.
  13. 제12항에 있어서, 상기 트렌치들은 부분적으로 제1 유전체 재료로 채워지고, 상기 전하 트래핑 영역들은 상기 제1 유전체 재료 위에 트렌치들의 측벽들 상에 형성된 제2 유전체 재료를 포함하는 메모리 디바이스.
  14. 제13항에 있어서, 제2 제어 게이트의 일부는 트렌치의 제1 측벽 상의 전하 트래핑 영역과 그 트렌치의 제2 측벽의 전하 트래핑 영역 사이에 개재되는 메모리 디바이스.
  15. 제13항에 있어서, 트렌치의 제1 측벽 상의 전하 트래핑 영역은 그 트렌치의 제2 측벽까지 연장되는 메모리 디바이스.
  16. 제12항에 있어서, 상기 전하 트래핑 영역들은 상기 트렌치들의 측벽들 및 기저부들을 라이닝(line)하는 메모리 디바이스.
  17. 제12항에 있어서, 상기 전하 캐리어 트래핑 영역들은 그들 각각의 트렌치들의 하나의 측벽으로부터 그들 각각의 트렌치들의 다른 측벽까지의 연속층으로서 연장되는 메모리 디바이스.
  18. 메모리 셀들의 어레이를 형성하는 방법으로서,
    반도체 기판 내에 트렌치들을 형성하는 단계;
    상기 트렌치들 내에 전하 트래핑 영역들을 형성하는 단계;
    상기 트렌치들 사이에 도전성으로 도핑된 영역들을 형성하는 단계;
    상기 트렌치들 사이에서 상기 기판의 표면 상에 게이트 유전체를 형성하는 단계;
    상기 게이트 유전체 위에 놓여지고 상기 트렌치들에 실질적으로 평행인 제1 제어 게이트들을 형성하는 단계;
    상기 제1 제어 게이트들 위에 놓여지는 게이트간(intergate) 유전체를 형성하는 단계; 및
    상기 게이트간 유전체 위에 놓여지고 상기 트렌치들 위에 놓여지는 적어도 일부를 구비하는 제2 제어 게이트들을 형성하는 단계 - 상기 제2 제어 게이트들은 상기 제1 제어 게이트들과 실질적으로 직교함 -
    를 포함하는 메모리 셀 어레이 형성 방법.
  19. 제18항에 있어서, 전하 트래핑 영역들을 상기 트렌치들에 형성하는 단계는 실리콘 질화물을 포함하는 전하 트래핑 영역들을 형성하는 단계를 포함하는 메모리 셀 어레이 형성 방법.
  20. 제18항에 있어서, 전하 트래핑 영역들을 상기 트렌치들에 형성하는 단계는, 전하를 저장할 수 있고 실리콘 질화물의 유전 상수보다 큰 유전 상수를 가지는 유전체 재료의 전하 트래핑 영역들을 형성하는 단계를 포함하는 메모리 셀 어레이 형성 방법.
  21. 제18항에 있어서, 전하 트래핑 영역들을 상기 트렌치들에 형성하는 단계는, 전하를 저장할 수 있고 약 10보다 큰 유전 상수를 가지는 유전체 재료의 전하 트래핑 영역들을 형성하는 단계를 포함하는 메모리 셀 어레이 형성 방법.
  22. 제18항에 있어서, 전하 트래핑 영역들을 상기 트렌치들에 형성하는 단계는 상기 트렌치들의 대향하는 측벽들 상에 이산 영역들로서 전하 트래핑 영역들을 형성하는 단계를 포함하는 메모리 셀 어레이 형성 방법.
  23. 제18항에 있어서, 전하 트래핑 영역들을 상기 트렌치들에 형성하는 단계는 트렌치의 하나의 측벽으로부터 그 트렌치의 대향하는 측벽까지 연장되는 연속 영역으로서 전하 트래핑 영역을 형성하는 단계를 포함하는 메모리 셀 어레이 형성 방법.
  24. 제18항에 있어서, 전하 트래핑 영역들을 상기 트렌치들에 형성하는 단계는 상기 트렌치들의 측벽들 및 기저부들 주위로 연장되는 연속 영역들로서 전하 트래핑 영역들을 형성하는 단계를 포함하는 메모리 셀 어레이 형성 방법.
  25. 제18항에 있어서, 전하 트래핑 영역들을 상기 트렌치들에 형성하는 단계는 상기 트렌치들을 하나의 측벽으로부터 다른 측벽까지 가로질러 연장되는 연속 영역 들로서 전하 트래핑 영역들을 형성하는 단계를 포함하는 메모리 셀 어레이 형성 방법.
  26. 메모리 셀들의 어레이에서 타겟 메모리 셀을 프로그래밍하는 방법으로서,
    상기 타겟 메모리 셀의 액티브 영역 위에 놓여지는 제1 제어 게이트에 제1 전위를 인가하는 단계;
    상기 제1 제어 게이트 위에 놓여지는 제1 부분 및 상기 제1 제어 게이트에 인접한 제2 부분을 구비하는 제2 제어 게이트에 제2 전위를 인가하는 단계; 및
    적어도 부분적으로는 상기 제1 전위 및 상기 제2 전위에 응답하여, 상기 타겟 메모리 셀의 적어도 하나의 전하 트래핑 영역에 전하를 주입하는 단계
    를 포함하는 타겟 메모리 셀 프로그래밍 방법.
  27. 제26항에 있어서, 제1 전위를 제1 제어 게이트에 인가하는 단계는, 그라운드 전위와 대략 동일한 전위를 상기 제1 제어 게이트에 인가하는 단계를 포함하는 타겟 메모리 셀 프로그래밍 방법.
  28. 제27항에 있어서, 제1 전위를 제1 제어 게이트에 인가하는 단계는, 양의 전위를 상기 제1 제어 게이트에 인가하는 단계를 포함하는 타겟 메모리 셀 프로그래밍 방법.
  29. 제27항에 있어서, 제2 전위를 제2 제어 게이트에 인가하는 단계는, 전하 캐리어들의 터널링을 개시할만큼 충분한 전위를 상기 제2 제어 게이트에 인가하는 단계를 포함하는 타겟 메모리 셀 프로그래밍 방법.
  30. 제26항에 있어서, 제2 전위를 제2 제어 게이트에 인가하는 단계는, 상기 제1 제어 게이트에 실질적으로 직교하도록 연장되는 제2 제어 게이트에 제2 전위를 인가하는 단계를 포함하는 타겟 메모리 셀 프로그래밍 방법.
  31. 제26항에 있어서, 제2 전위를 제2 제어 게이트에 인가하는 단계는, 상기 제1 제어 게이트에 인접하는 제2 부분을 구비하고 상기 제1 제어 게이트의 레벨 아래에서 연장되는 제2 제어 게이트에 제2 전위를 인가하는 단계를 포함하는 타겟 메모리 셀 프로그래밍 방법.
  32. 제26항에 있어서,
    상기 타겟 메모리 셀과 연관된 상기 제2 제어 게이트와 실질적으로 평행한 다른 제2 제어 게이트에 제3 전위를 인가하는 단계를 더 포함하는 타겟 메모리 셀 프로그래밍 방법.
  33. 제32항에 있어서, 상기 타겟 메모리 셀과 연관된 상기 제2 제어 게이트와 실질적으로 평행한 다른 제2 제어 게이트에 제3 전위를 인가하는 단계는, 그 다른 제 2 제어 게이트에 그 다른 제2 제어 게이트와 연관된 메모리 셀들의 터널링을 개시하는데 불충분한 전위를 인가하는 단계를 포함하는 타겟 메모리 셀 프로그래밍 방법.
  34. 메모리 셀들의 어레이에서 타겟 메모리 셀을 판독하는 방법으로서,
    상기 타겟 메모리 셀의 액티브 영역 위에 놓이는 제1 제어 게이트에 제1 전위를 인가하는 단계;
    상기 제1 제어 게이트 위에 놓여지는 제1 부분 및 상기 제1 제어 게이트에 인접하는 제2 부분을 구비하는 제2 제어 게이트에 제2 전위를 인가하는 단계; 및
    상기 제1 전위 및 상기 제2 전위를 인가하고 있는 동안에 상기 타겟 메모리 셀의 컨덕턴스를 감지하는 단계 - 상기 컨덕턴스는 상기 타겟 메모리 셀의 데이터 값을 나타냄 -
    를 포함하는 타겟 메모리 셀 판독 방법.
  35. 제34항에 있어서, 제1 전위를 제1 제어 게이트에 인가하는 단계는, 상기 제1 제어 게이트에 그라운드 전위와 대략적으로 동일한 전위를 인가하는 단계를 포함하는 타겟 메모리 셀 판독 방법.
  36. 제35항에 있어서, 제1 전위를 제1 제어 게이트에 인가하는 단계는, 양의 전위를 상기 제1 제어 게이트에 인가하는 단계를 포함하는 타겟 메모리 셀 판독 방 법.
  37. 제35항에 있어서, 제2 전위를 제2 제어 게이트에 인가하는 단계는, 상기 타겟 메모리 셀이 제1 데이터 값을 가지는 경우에는 상기 타겟 메모리 셀의 하나 이상의 전하 캐리어 트래핑 사이트들에 저장된 전하를 극복하기에 충분한 전위를 상기 제2 제어 게이트에 인가하고, 상기 타겟 메모리 셀이 제2 데이터 값을 가지는 경우에는 상기 타겟 메모리 셀의 하나 이상의 전하 캐리어 트래핑 사이트들에 저장된 전하를 극복하기에 불충분한 전위를 상기 제2 제어 게이트에 인가하는 단계를 포함하는 타겟 메모리 셀 판독 방법.
  38. 제34항에 있어서, 상기 제2 전위를 제2 제어 게이트에 인가하는 단계는, 상기 제1 제어 게이트에 실질적으로 직교하도록 연장되는 제2 제어 게이트에 제2 전위를 인가하는 단계를 포함하는 타겟 메모리 셀 판독 방법.
  39. 제34항에 있어서, 상기 제2 전위를 제2 제어 게이트에 인가하는 단계는, 상기 제1 제어 게이트에 인접하는 제2 부분을 구비하고 상기 제1 제어 게이트의 레벨 아래에서 연장되는 제2 제어 게이트에 제2 전위를 인가하는 단계를 포함하는 타겟 메모리 셀 판독 방법.
  40. 제34항에 있어서, 상기 타겟 메모리 셀과 연관된 상기 제2 제어 게이트와 실 질적으로 평행한 다른 제2 제어 게이트에 제3 전위를 인가하는 단계를 더 포함하는 타겟 메모리 셀 판독 방법.
  41. 제40항에 있어서, 상기 타겟 메모리 셀과 연관된 상기 제2 제어 게이트와 실질적으로 평행한 다른 제2 제어 게이트에 제3 전위를 인가하는 단계는, 그 다른 제2 제어 게이트에 이들 메모리 셀들의 데이터 값들에 관계없이 그 다른 제2 제어 게이트와 연관된 메모리 셀들의 하나 이상의 전하 캐리어 트래핑 사이트들에 저장된 전하를 극복하는데 충분한 전위를 인가하는 단계를 포함하는 타겟 메모리 셀 판독 방법.
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