KR100902591B1 - 반도체 메모리 소자의 제조 방법 - Google Patents

반도체 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 워드 라인의 저항을 낮출 수 있는 반도체 메모리 소자의 제조 방법에 관한 것이다.
본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 순차적으로 적층된 터널 산화막, 플로팅 게이트 전극, 유전체막 및 폴리 실리콘으로 이루어진 컨트롤 게이트 전극을 형성하는 단계와; 상기 터널 산화막, 플로팅 게이트 전극, 유전체막 및 컨트롤 게이트 전극 각각의 측면을 덮도록 스페이서 측벽을 형성하는 단계와; 상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 컨트럴 게이트 전극의 폴리 실리콘을 완전히 실리사이드화하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 메모리 소자의 제조 방법{Method of Fabricating Semiconductor Memory Device}
본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 특히 워드 라인의 저항을 낮출 수 있는 반도체 메모리 소자의 제조 방법에 관한 것이다.
최근에는 많은 데이터를 저장할 수 있는 대용량 메모리 소자의 개발을 위해서 반도체 메모리 소자의 고집적화 및 고속화 기술에 대한 연구가 활발하게 진행되고 있다.
반도체 메모리 소자인 플래쉬 메모리 소자는 전기적으로 데이터를 메모리 셀에 기입하는 프로그램(program)과 메모리 셀에 기입된 데이터를 제거하는 소거(erase)가 가능하며, 일정 주기로 데이터(data)를 재작성하는 리프레시(refresh) 기능이 필요 없는 장점을 가지고 있다.
이러한 플래쉬 메모리셀은 고집적화에 유리해 디지털 카메라, MP3 플레이어 등의 대용량 메모리가 필요한 기기에 사용되는 낸드(NAND)형 메모리셀과, 읽기/쓰기 속도가 빨라 휴대폰, 셋톱박스, PDA와 같은 기기에 사용되는 노어(NOR)형 메모리셀로 구분된다.
여기서, 노어형 메모리 셀은 반도체 기판 상에 서로 중첩되게 형성되는 플로팅 게이트 전극 및 컨트롤 게이트 전극과, 컨트럴 게이트 전극을 기준으로 반도체 기판의 양측에 형성되는 소스 영역 및 드레인 영역을 포함한다.
노어형 메모리 셀(MC)의 컨트롤 게이트 전극은 도 1에 도시된 바와 같이 워드 라인(WL)에 접속되며, 드레인 영역은 워드 라인(WL)과 교차하는 비트 라인(BL)에 접속되며, 소스 영역은 워드 라인(WL)과 교차하며 비트 라인(BL)에 평행한 공통 소스 라인(CSL)에 접속된다. 여기서, 공통 소스 라인(CSL)은 인접한 셀들의 소스 영역에 공통으로 접속된다.
이러한 플래쉬 메모리 소자는 고에너지 전자를 플로팅 게이트 전극에 주입시킴으로써 셀을 기록(프로그래밍)하고, 반대로 F-N 터널링(Fowler-Nordheim tunneling)을 이용하여 플로팅 게이트 전극에 있는 전자를 기판 또는 소오스/드레인 영역을 통해 방출함으로써 셀을 소거한다.
이와 같은, 플래쉬 메모리 셀(MC)의 컨트롤 게이트 전극은 폴리 실리콘으로 형성된다. 폴리 실리콘으로 형성되는 컨트롤 게이트 전극은 상대적으로 높은 자체 저항으로 인해 컨트롤 게이트 전극, 즉 워드 라인(WL)의 저항이 증가하게 된다. 이에 따라, 워드 라인(WL)에 공급되는 전압이 메모리 셀(MC)의 위치에 따라 달라지게 됨과 아울러 과잉 소거(over erase) 동작하는 메모리 셀(MC)이 발생되는 문제점이 있다.
상기와 같은 문제점을 해결하기 위하여, 본 발명은 워드 라인의 저항을 낮출 수 있는 반도체 메모리 소자의 제조 방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판 상에 순차적으로 적층된 터널 산화막, 플로팅 게이트 전극, 유전체막 및 폴리 실리콘으로 이루어진 컨트롤 게이트 전극을 형성하는 단계와; 상기 터널 산화막, 플로팅 게이트 전극, 유전체막 및 컨트롤 게이트 전극 각각의 측면을 덮도록 스페이서 측벽을 형성하는 단계와; 상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계와; 상기 컨트럴 게이트 전극의 폴리 실리콘을 완전히 실리사이드화하는 단계를 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 메모리 소자의 제조 방법은 상기 실리사이드화하는 단계와 동시에 상기 드레인 영역을 완전히 실리사이드화하는 단계를 추가로 포함하는 것을 특징으로 한다.
이 경우, 상기 컨트럴 게이트 전극 및 상기 드레인 영역을 완전히 실리사이드화하는 단계는 상기 소스 영역 및 드레인 영역을 형성한 후 반도체 기판 상에 금속층을 전면 증착하는 단계와; 상기 컨트럴 게이트 전극 및 상기 드레인 영역이 상기 금속층과 반응하도록 열처리하는 단계를 포함하는 것을 특징으로 한다.
한편, 상기 열처리는 약 750~850℃에서 약 30~80초의 조건으로 진행되는 것을 특징으로 한다.
또한, 상기 금속층은 코발트, 니켈, 텅스텐 또는 티타늄으로 형성되는 것을 특징으로 한다.
한편, 상기 유전체막은 제1 내지 제3 절연막이 순차적으로 적층되어 형성되며, 상기 제1 및 제3 절연막은 산화막으로 형성되며, 상기 제2 절연막은 HfO2, HfSiO, HfSiOxNy, AlxOy 등의 고유전율(High-K)절연체 또는 질화막으로 형성되는 것을 특징으로 한다.
한편, 상기 터널 산화막은 약 8~10nm 두께의 SiOx 또는 SiOxNy로 형성되는 것을 특징으로 한다.
본 발명에 따른 반도체 메모리 소자의 제조 방법은 컨트럴 게이트 전극을 이루는 폴리 실리콘막과 금속층을 반응시켜 폴리 실리콘막을 완전히 실리사이드화한다. 이와 같이 실리사이드화된 컨트럴 게이트 전극은 금속과 유사한 도전율을 가짐으로써 워드 라인의 자체 저항을 낮출 수 있다. 이에 따라, 본 발명에 따른 반도체 메모리 소자의 제조 방법은 종래 반도체 메모리 소자에 비해 고속 동작하게 되며, 과잉 소거를 방지할 수 있으며, 플래쉬 셀 어레이 구조에서의 균일성 및 안정성을 향상시킬 수 있다.
이하, 첨부된 도면 및 실시 예를 통해 본 발명의 실시 예를 구체적으로 살펴보면 다음과 같다.
도 2는 본 발명에 따른 플래쉬 메모리 소자를 나타내는 단면도이다.
도 2에 도시된 플래쉬 메모리 소자는 데이터가 저장되는 플로팅 게이트 전극(114)과, 워드 라인과 접속되는 컨트럴 게이트 전극(118)과, 컨트럴 게이트 전극(118)과 플로팅 게이트 전극(114)을 절연시키는 유전체막(116)과, 컨트롤 게이트 전극(118)의 양측으로 노출된 반도체 기판(101)에 형성된 소스 영역(122) 및 드레인 영역(124)을 포함한다. 소스 영역(122)은 공통 소스 라인과 접속되며, 드레인 영역(124)은 비트 라인과 접속된다.
컨트럴 게이트 전극(118)은 폴리 실리콘과 코발트, 니켈, 텅스텐 또는 티타늄등의 금속층과 반응하여 폴리 실리콘이 전부 실리사이드화됨으로써 형성된다. 실리사이드화된 컨트럴 게이트 전극(118)은 종래 폴리 실리콘으로 형성된 컨트럴 게이트 전극에 비해 자체 저항을 낮출 수 있다. 이에 따라, 본 발명에 따른 플래쉬 메모리 소자의 컨트럴 게이트 전극(118), 즉 워드 라인의 자체 저항을 낮출 수 있어 종래 플래쉬 메모리 소자에 비해 고속 구현이 가능하며, 과잉 소거를 방지할 수 있으며 균일성 및 안정성을 향상시킬 수 있다.
드레인 영역(124)은 크리스탈 실리콘과 코발트, 니켈, 텅스텐 또는 티타늄등의 금속층과 반응하여 드레인 영역(124)의 표면이 실리사이드화된다.
이러한 플래쉬 메모리 소자의 프로그램 동작은 채널 열전자 주입 방식으로 드레인 영역에 채널 열전자를 형성하여 플로팅 게이트 전극(114)으로 전자를 주입한다. 플래쉬 메모리 소자의 소거 동작은 FN 터널링(Fowler-Nordheim tunneling)을 이용하여 플로팅 게이트 전극(114)에 주입된 전자를 반도체 기판(101) 또는 소스/드레인 영역(122,124)으로 방출한다.
도 3a 내지 도 3f는 도 2에 도시된 플래쉬 메모리 셀의 제조 방법을 나타내는 단면도이며, 도 4는 도 2에 도시된 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 흐름도이다.
먼저, STI(Shallow Trench Isolation) 공정을 실시하여 액티브 영역과 필드 영역을 정의하는 소자 분리막(미도시)을 형성한다(S1단계). 이때, 소자 분리막은 HDP(High Density Plasma) 산화막으로 형성할 수 있다. 그런 다음, 웰(well) 이온주입공정과 문턱전압 조절용 이온주입공정 및 활성화(activation) 공정을 실시하여 반도체 기판(101) 내부의 소정 영역에 웰 영역(미도시)을 형성한다(S1단계). 한편, 웰 영역 형성공정은 소자의 제조공정에 따라 소자 분리막 형성공정 전에 형성할 수도 있다.
이어서, 열산화공정을 통해 반도체 기판(101) 상에 도 3a에 도시된 바와 같이 SiOx를 8~10nm두께로 성장시킴으로써 터널 산화막(112)이 형성된다(S2단계). 한편, 터널 산화막(112)을 SiOx로 형성한 후, 질화(Nitridation)공정을 더 진행할 수도 있으며, 이 경우 터널 산화막(112)은 SiOxNy로 형성된다.
터널 산화막(112) 상에 플로팅 게이트 전극용 제1 폴리실리콘막(132)을 증착하게 된다(S3단계). 이 때, 제1 폴리 실리콘막(132)은 언도프트(un-doped) 또는 도프트(doped) 실리콘막이 약 80~110nm의 두께로 형성된다. 예를 들어, 제1 폴리 실리콘막(132)은 SiH4 또는 SiH4와 PH3를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
제1 폴리 실리콘막(132) 상에 제1 절연막(116a), 제2 절연막(116b) 및 제3 절연막(116c)을 순차적으로 증착된다(S4단계). 예를 들어, 제1 절연막(116a)은 열산화공정을 통해 산화막으로 형성되며, 제2 절연막(116b)은 CVD(Chemical Vapor Deposition), PECVD(Plasma Enhanced CVD) 또는 APCVD(Atmospheric Pressure CVD) 방식을 통해 질화막으로 형성되며, 제3 절연막(116c)은 CVD 방식으로 산화막으로 형성된다. 한편, 제2 절연막(116b)은 질화막 대신에 HfO2, HfSiO, HfSiOxNy, AlxOy 등의 고유전율(High-K)절연체로 형성될 수도 있다.
제3 절연막(116c) 상에 컨트럴 게이트 전극용 제2 폴리 실리콘막(134)이 증착된다(S5단계). 이 때, 제2 폴리 실리콘막(134)은 100~150nm의 두께로 형성된다. 제2 폴리 실리콘막(134)은 SiH4 또는SiH4와 PH3를 이용하여 LPCVD(Low Pressure Chemical Vapor Deposition) 방식으로 증착한다.
그런 다음, 도 3b에 도시된 바와 같이 터널 산화막(112), 제1 폴리 실리콘막(132), 제1 내지 제3 절연막(116a, 116b, 116c) 및 제2 폴리 실리콘막(134)이 포토리소그래피 공정과 식각 공정에 의해 패터닝됨으로써 반도체 기판(101) 상에 동일 패턴의 터널산화막(112), 플로팅 게이트 전극(114), 유전체막(116) 및 컨트롤 게이트 전극(118)이 순차적으로 적층되도록 형성된다(S6단계). 여기서, 유전체막(116)은 제1 산화막(116a), 질화막(116b) 및 제2 산화막(116c)이 적층된 구조로 형성된다.
그런 다음, 컨트롤 게이트 전극(118)이 형성된 반도체 기판(101) 상에 절연막으로 도포된 후, 포토리소그래피공정과 식각 공정에 의해 패터닝됨으로써 도 3c 에 도시된 바와 같이 스페이서 측벽(120)이 형성된다(S7단계). 이 때, 스페이서 측벽(120)은 터널 산화막(112), 플로팅 게이트 전극(114), 유전체막(116) 및 컨트롤 게이트 전극(118) 각각의 측면 상에 형성된다.
그런 다음, 컨트롤 게이트 전극(118)에 의해 노출된 반도체 기판(101) 상에 불순물 이온을 주입함으로써 도 3d에 도시된 바와 같이 반도체 기판(101)에 소스 영역(122) 및 드레인 영역(124)이 형성된다(S8단계). 이 때, 소스 영역(122)은 인접한 플래쉬 메모리셀끼리 공유하도록 형성되며, 스페이서 측벽(120)에 의해 덮혀지도록 형성된다. 이외에도 소스 영역(122)은 원하는 설계에 따라 스페이서 측벽에 의해 노출될 수도 있다. 이 경우, 소스 영역(122)의 표면은 추후 증착되는 금속층과 반응하는 실리사이드화공정에 의해 실리사이드화될 수도 있다.
소스 영역(122) 및 드레인 영역(124)이 형성된 반도체 기판(101) 전면에 도 3e에 도시된 바와 같이 금속층(126)이 증착된다. 여기서, 금속층(126)은 코발트, 니켈, 텅스텐 또는 티타늄등으로 형성된다.
금속층이 증착된 후, 약 750~850℃에서 약 30~80초의 조건으로 급속열처리(Rapid Thermal Process: RTP)한다. 급속 열처리 공정을 통해 금속층(126)은 스페이서 측벽(120)에 의해 노출된 컨트롤 게이트 전극(118) 및 드레인 영역(124)과 반응하게 된다. 즉, 제2 폴리 실리콘막으로 이루어진 컨트롤 게이트 전극(118)과 반응하여 컨트롤 게이트 전극(118)은 도 3f에 도시된 바와 같이 완전히 실리사이드화된다(S9단계). 그리고, 금속층(126)과 크리스탈 실리콘으로 이루어진 드레인 영역(124)이 반응함으로써 드레인 영역(124)의 표면은 실리사이드화된다.
한편, 금속층이 니켈로 이루어지는 경우, 니켈의 비저항이 매우 낮아 니켈과 컨트럴 게이트 전극(118) 및 드레인 영역(124) 각각의 실리콘이 반응하여 형성된 니켈 실리사이드도 비저항이 매우 낮아 RC 딜레이(delay)를 줄여서 속도를 증가시킬 수 있다.
그런 다음, 컨트럴 게이트 전극(118) 및 드레인 영역(124)과 반응한 금속층(126)을 제외한 나머지 금속층(126)은 선택적으로 제거한다.
이 후, 알루미늄(Al) 또는 구리(Cu)를 이용하여 인터커넥트(interconnect)공정을 진행한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다.
도 1은 종래 노어형 플래쉬 메모리 셀 어레이를 나타내는 회로도이다.
도 2는 본 발명에 따른 노어형 플래쉬 메모리 셀 어레이를 나타내는 단면도이다.
도 3a 내지 도 3f는 도 2에 도시된 플래쉬 메모리 셀의 제조 방법을 나타내는 단면도이다.
도 4는 도 2에 도시된 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 흐름도이다.

Claims (7)

  1. 반도체 기판 상에 순차적으로 적층된 터널 산화막, 플로팅 게이트 전극, 유전체막 및 폴리 실리콘으로 이루어진 컨트롤 게이트 전극을 형성하는 단계와;
    상기 터널 산화막, 플로팅 게이트 전극, 유전체막 및 컨트롤 게이트 전극 각각의 측면을 덮도록 스페이서 측벽을 형성하는 단계와;
    상기 반도체 기판에 소스 영역 및 드레인 영역을 형성하는 단계와;
    상기 스페이서 측벽에 의해 노출된 컨트롤 게이트 전극에 대하여 실리사이드 반응시켜 상기 컨트럴 게이트 전극의 폴리 실리콘을 완전히 실리사이드화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 실리사이드화하는 단계와 동시에 상기 드레인 영역을 완전히 실리사이드화하는 단계를 추가로 포함하는 것을 특징으로 하는 메모리 소자의 제조 방법.
  3. 제1항에 있어서, 상기 컨트럴 게이트 전극의 폴리 실리콘을 완전히 실리사이드화하는 단계는,
    소스 영역 및 드레인 영역이 형성된 반도체 기판 전면에 금속층을 증착하는 단계; 및
    열처리 공정을 수행하여 상기 금속층을 스페이서 측벽에 의해 노출된 컨트롤 게이트 전극과 반응시켜 상기 컨트롤 게이트 전극을 완전히 실리사이드화하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  4. 제 2 항에 있어서,
    상기 컨트럴 게이트 전극의 폴리 실리콘 및 상기 드레인 영역을 완전히 실리사이드화하는 단계는
    상기 소스 영역 및 드레인 영역을 형성한 후 반도체 기판 상에 금속층을 전면 증착하는 단계와;
    상기 컨트럴 게이트 전극 및 상기 드레인 영역이 상기 금속층과 반응하도록 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 금속층은 코발트, 니켈, 텅스텐 또는 티타늄으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  6. 제 1 항에 있어서,
    상기 유전체막은 제1 내지 제3 절연막이 순차적으로 적층되어 형성되며,
    상기 제1 및 제3 절연막은 산화막으로 형성되며, 상기 제2 절연막은 HfO2, 또는 HfSiO으로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
  7. 제 1 항에 있어서,
    상기 터널 산화막은 8~10nm 두께로 형성되는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020007864A (ko) * 2000-07-19 2002-01-29 박종섭 비휘발성 메모리 소자 및 그 제조방법
US7105406B2 (en) 2003-06-20 2006-09-12 Sandisk Corporation Self aligned non-volatile memory cell and process for fabrication
US20060202256A1 (en) 2002-10-28 2006-09-14 Eliyahou Harari Flash Memory Cell Arrays Having Dual Control Gates Per Memory Cell Charge Storage Element
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Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020007864A (ko) * 2000-07-19 2002-01-29 박종섭 비휘발성 메모리 소자 및 그 제조방법
US20060202256A1 (en) 2002-10-28 2006-09-14 Eliyahou Harari Flash Memory Cell Arrays Having Dual Control Gates Per Memory Cell Charge Storage Element
US7105406B2 (en) 2003-06-20 2006-09-12 Sandisk Corporation Self aligned non-volatile memory cell and process for fabrication
WO2007069180A1 (en) 2005-12-15 2007-06-21 Nxp B.V. Non-volatile memory device having a gap in the tunnuel insulating layer and method of manufacturing the same

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