JPH03220774A - Ｍｏｓ電界効果トランジスタ - Google Patents
Ｍｏｓ電界効果トランジスタInfo
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- JPH03220774A JPH03220774A JP2015722A JP1572290A JPH03220774A JP H03220774 A JPH03220774 A JP H03220774A JP 2015722 A JP2015722 A JP 2015722A JP 1572290 A JP1572290 A JP 1572290A JP H03220774 A JPH03220774 A JP H03220774A
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- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000012535 impurity Substances 0.000 claims abstract description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims abstract description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims abstract description 6
- 239000011574 phosphorus Substances 0.000 claims abstract description 6
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（イ〉産業上の利用分野
本発明は、ＭＯＳ電界効果トランジスタに関するもので
あり、更に詳しく言えばドレイン耐圧を大幅に向上させ
た高耐圧ＭＯＳ電界効果トランジスタの構造に関するも
のである。
あり、更に詳しく言えばドレイン耐圧を大幅に向上させ
た高耐圧ＭＯＳ電界効果トランジスタの構造に関するも
のである。
（口〉従来の技術
第３図は従来例に係る高耐圧オフセットゲート型ＭＯ３
電界効果トランジスタの構造を示す断面図である。
電界効果トランジスタの構造を示す断面図である。
図において、Ｐ型シリコン基板（１〉上にゲート絶縁膜
（２）を介してポリシリコン膜からなるゲート電極〈３
〉と、ゲート電極（３〉に対して自己整合的に前記基板
（１）上に形成されたＮ型低濃度ソース・ドレイン拡散
層（４） 、 （５）と、オフセットゲート状に前記基
板（１〉上に形成された才一ミックコンタクト補償用の
Ｎ型高濃度拡散層（６） 、 （７）と、前記Ｎ型高濃
度拡散層（６） 、 （７）とオーミンクコンタクトに
よって接続されたアルミニウムより成るソース・ドレイ
ン電極層（８） 、 （９）とを有している。
（２）を介してポリシリコン膜からなるゲート電極〈３
〉と、ゲート電極（３〉に対して自己整合的に前記基板
（１）上に形成されたＮ型低濃度ソース・ドレイン拡散
層（４） 、 （５）と、オフセットゲート状に前記基
板（１〉上に形成された才一ミックコンタクト補償用の
Ｎ型高濃度拡散層（６） 、 （７）と、前記Ｎ型高濃
度拡散層（６） 、 （７）とオーミンクコンタクトに
よって接続されたアルミニウムより成るソース・ドレイ
ン電極層（８） 、 （９）とを有している。
この構造によれば、高濃度拡散層（８） 、 （９）は
、ゲート電極（３）からオフセットされているので、ソ
ース・ドレイン拡散層（４） 、 （５）の不純物濃度
を低くすることにより、ゲート電ｔｉｎ（３）端部にお
ける電界を緩和し、より高耐圧（ソース・ドレイン耐圧
）のＭＯＳ電界効果トランジスタを提供することができ
る。
、ゲート電極（３）からオフセットされているので、ソ
ース・ドレイン拡散層（４） 、 （５）の不純物濃度
を低くすることにより、ゲート電ｔｉｎ（３）端部にお
ける電界を緩和し、より高耐圧（ソース・ドレイン耐圧
）のＭＯＳ電界効果トランジスタを提供することができ
る。
（ハ）発明が解決しようとする課題
ところで、ソース・ドレイン拡散層（４） 、 （５）
の不純物濃度を低くすると、それに伴なって拡散の深さ
も浅くなり、第３図に示すように、高濃度拡散層（６）
、 （７）が基板（１〉に直接、接触するようになる
。
の不純物濃度を低くすると、それに伴なって拡散の深さ
も浅くなり、第３図に示すように、高濃度拡散層（６）
、 （７）が基板（１〉に直接、接触するようになる
。
このため、第２図に示すように、ソース・ドレイン拡散
層（４） 、 （５）の不純物濃度をある程度以上に低
くすると、高濃度拡散層（６） 、 （７）と基板（１
〉とのなすＰＮ接合部の耐圧によって律速され、耐圧が
下がるという問題がある。（曲線Ａ）なお、図において
横軸社ソース・ドレイン形成用のイオン注入量、縦軸は
ソース・ドレイン耐圧（ゲート電圧＝Ｏｖ）を示してい
る。本発明はかかる従来の問題に鑑みて創作されたもの
であり、より高耐圧のＭＯＳ電界効果トランジスタの提
供を目的とする。
層（４） 、 （５）の不純物濃度をある程度以上に低
くすると、高濃度拡散層（６） 、 （７）と基板（１
〉とのなすＰＮ接合部の耐圧によって律速され、耐圧が
下がるという問題がある。（曲線Ａ）なお、図において
横軸社ソース・ドレイン形成用のイオン注入量、縦軸は
ソース・ドレイン耐圧（ゲート電圧＝Ｏｖ）を示してい
る。本発明はかかる従来の問題に鑑みて創作されたもの
であり、より高耐圧のＭＯＳ電界効果トランジスタの提
供を目的とする。
（二〉課題を解決するための手段
本発明のＭＯＳ電界効果トランジスタの構造は、前述の
オフセットゲート型ＭＯＳ電界効果トランジスタにおい
て、オーミンクコンタクト補償用の高濃度拡散層を包含
する低濃度拡散層が設けられていることを特徴としてい
る“。
オフセットゲート型ＭＯＳ電界効果トランジスタにおい
て、オーミンクコンタクト補償用の高濃度拡散層を包含
する低濃度拡散層が設けられていることを特徴としてい
る“。
〈ホ〉作用
本発明によれば、オーミンクコンタクト補償用の高濃度
拡散層は、低濃度拡散層に包含されているので、ソース
・ドしイン不純物濃度を低くしても、前記高濃度不純物
層が基板と直接、接触する４− ことがない。
拡散層は、低濃度拡散層に包含されているので、ソース
・ドしイン不純物濃度を低くしても、前記高濃度不純物
層が基板と直接、接触する４− ことがない。
従って、ＭＯＳ電界効果トランジスタのソース・ドレイ
ン耐圧はソース・ドレインの不純物濃度の制御により一
義的に設定することができるとともに、より高耐圧化が
可能となる。
ン耐圧はソース・ドレインの不純物濃度の制御により一
義的に設定することができるとともに、より高耐圧化が
可能となる。
（へ）実施例
本発明に係る一実施例を第１図を参照しながら説明する
。図において、Ｐ型シリコン基板（１１〉上に約１００
０Ａのゲート絶縁膜（１２）を介してリンをドープして
低抵抗化したポリシリコン膜からなるゲート電極（１３
〉と、ゲート電極（１３）に対して自己整合的に補記基
板〈１１〉上に形成されたＮ型の低濃度ソース・ドレイ
ン拡散層（１４） 、 （１５）と、オンセットゲート
状に前記基板（１１）上に形成されたオーミックコンタ
クト補正用のＮ型高濃度拡散層（１６） 、 （１７）
と、高濃度拡散層（１６） 、 （１７）を包含するＮ
型低濃度拡散層（１ｇ＞ 、 （１９）が設けられてい
る。
。図において、Ｐ型シリコン基板（１１〉上に約１００
０Ａのゲート絶縁膜（１２）を介してリンをドープして
低抵抗化したポリシリコン膜からなるゲート電極（１３
〉と、ゲート電極（１３）に対して自己整合的に補記基
板〈１１〉上に形成されたＮ型の低濃度ソース・ドレイ
ン拡散層（１４） 、 （１５）と、オンセットゲート
状に前記基板（１１）上に形成されたオーミックコンタ
クト補正用のＮ型高濃度拡散層（１６） 、 （１７）
と、高濃度拡散層（１６） 、 （１７）を包含するＮ
型低濃度拡散層（１ｇ＞ 、 （１９）が設けられてい
る。
ここで、ソース・ドレイン拡散層（１４） 、 （１５
）及び低濃度拡散層（１ｇ） 、 （１９）はリンを不
純物として含有して形成されており、高濃度拡散層（１
６） 、 （１７）は砒素を不純物として含有して形成
されている。
）及び低濃度拡散層（１ｇ） 、 （１９）はリンを不
純物として含有して形成されており、高濃度拡散層（１
６） 、 （１７）は砒素を不純物として含有して形成
されている。
また、高濃度拡散層（１６） 、 （１７）の表面不純
物濃度は、１×１０°〜Ｉ Ｘ １０ ”ａｔｏｍ／Ｃ
ｍ”、拡散の深さは０．３μｍ程度であり、低濃度拡散
層（１８） 。
物濃度は、１×１０°〜Ｉ Ｘ １０ ”ａｔｏｍ／Ｃ
ｍ”、拡散の深さは０．３μｍ程度であり、低濃度拡散
層（１８） 。
（１９〉の表面不純物濃度はｌＸｌ０”〜ｌＸｌ０”ａ
ｔｏｍ／ ｃｍ”、拡散深さは０．５μｍ〜１．０１１
ｍである。
ｔｏｍ／ ｃｍ”、拡散深さは０．５μｍ〜１．０１１
ｍである。
さらに、高濃度拡散層（１６） 、 （１７）とオーミ
ックコンタクトによって接続されたアルミニウム又はア
ルミニウム合金より成るソース・ドレイン電極層（２０
） 、 （２１）が設けられている。
ックコンタクトによって接続されたアルミニウム又はア
ルミニウム合金より成るソース・ドレイン電極層（２０
） 、 （２１）が設けられている。
第２図は、第１図に示す本発明の実施例に係るＭＯ３電
界効果トランジスタのソース・ドレイン耐圧（ゲート電
圧＝Ｏｖ）を示す図である。
界効果トランジスタのソース・ドレイン耐圧（ゲート電
圧＝Ｏｖ）を示す図である。
図において、Ｂが本発明の耐圧特性を示し、Ａが従来例
の耐圧特性を示している。
の耐圧特性を示している。
このように、本発明の実施例によればオーミックコンタ
クト補償用の高濃度拡散層（１６） 、 （１７）は低
濃度拡散層（１８） 、 （１９）に包含されているの
で、ソース・ドレイン拡散層（１４） 、 （ｔ５）の
不純物濃度を低くしても、高濃度拡散層（１６） 、
（１７）が基板（１１）と直接、接触することがない。
クト補償用の高濃度拡散層（１６） 、 （１７）は低
濃度拡散層（１８） 、 （１９）に包含されているの
で、ソース・ドレイン拡散層（１４） 、 （ｔ５）の
不純物濃度を低くしても、高濃度拡散層（１６） 、
（１７）が基板（１１）と直接、接触することがない。
従って、ＭＯＳ電界効果トランジスタのソース・ドレイ
ン耐圧は、ソース・ドレイン拡散層（１４） 、 （１
５）の不純物濃度の制御により一義的に設定することが
できるとともに、高耐圧化が可能となる。
ン耐圧は、ソース・ドレイン拡散層（１４） 、 （１
５）の不純物濃度の制御により一義的に設定することが
できるとともに、高耐圧化が可能となる。
（ト〉発明の詳細
な説明したように、本発明によればオーミックコンタク
ト補償用の高濃度拡散層を包含する低濃度拡散層が設け
られているので、高濃度拡散層と基板とのなすＰＮ接合
の耐圧に律速されることなく、より高耐圧のＭＯＳ電界
効果トランジスタを製造することができる。
ト補償用の高濃度拡散層を包含する低濃度拡散層が設け
られているので、高濃度拡散層と基板とのなすＰＮ接合
の耐圧に律速されることなく、より高耐圧のＭＯＳ電界
効果トランジスタを製造することができる。
第１図は、本発明の実施例に係るＭＯＳ電界効果トラン
ジスタの構造を示す断面図、 第２図は、本発明の実施例に係るＭＯＳ電界効果トラン
ジスタの耐圧特性図、 ７− 第３図は、 従来例に係るオフセラ トゲート型の ＭＯＳ電界効果トランジスタの構造を示す断面図である
。
ジスタの構造を示す断面図、 第２図は、本発明の実施例に係るＭＯＳ電界効果トラン
ジスタの耐圧特性図、 ７− 第３図は、 従来例に係るオフセラ トゲート型の ＭＯＳ電界効果トランジスタの構造を示す断面図である
。
Claims (3)
- （１）一導電型の半導体基板と該基板上にゲート絶縁膜
を介して設けたゲート電極と、 該ゲート電極端に対して自己整合的に前記基板表面に形
成された逆導電型の低濃度ソース・ドレイン拡散層と、 オフセットゲート状に前記基板表面に形成されたオーミ
ックコンタクト補償用の逆導電型の高濃度拡散層とを具
備したオフセットゲート型ＭＯＳ電界効果トランジスタ
において、 前記高濃度拡散層を包含する逆導電型の低濃度拡散層が
設けられていることを特徴とするＭＯＳ電界効果トラン
ジスタ。 - （２）前記第１、第２の低濃度拡散層はリンを含有し、
前記高濃度不純物層は砒素を含有することを特徴とする
請求項第１項記載のＭＯＳ電界効果トランジスタ。 - （３）前記高濃度不純物層とオーミックコンタクトによ
って接続するソース・ドレイン電極が設けられているこ
とを特徴とする請求項第１項又は請求項第２項記載のＭ
ＯＳ電界効果トランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015722A JPH03220774A (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ電界効果トランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2015722A JPH03220774A (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ電界効果トランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03220774A true JPH03220774A (ja) | 1991-09-27 |
Family
ID=11896652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2015722A Pending JPH03220774A (ja) | 1990-01-25 | 1990-01-25 | Ｍｏｓ電界効果トランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03220774A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693959A (en) * | 1995-04-10 | 1997-12-02 | Canon Kabushiki Kaisha | Thin film transistor and liquid crystal display using the same |
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
| JP2002530889A (ja) * | 1998-11-25 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 不揮発性メモリの周辺トランジスタ |
| JP2006114768A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| JP2008140817A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
-
1990
- 1990-01-25 JP JP2015722A patent/JPH03220774A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5693959A (en) * | 1995-04-10 | 1997-12-02 | Canon Kabushiki Kaisha | Thin film transistor and liquid crystal display using the same |
| US5932906A (en) * | 1995-06-28 | 1999-08-03 | Mitsubishi Denki Kabushiki Kaisha | DRAM semiconductor device |
| KR100280930B1 (ko) * | 1995-06-28 | 2001-02-01 | 다니구찌 이찌로오 | 반도체 장치 |
| JP2002530889A (ja) * | 1998-11-25 | 2002-09-17 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | 不揮発性メモリの周辺トランジスタ |
| JP2006114768A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
| US8298898B2 (en) | 2004-10-15 | 2012-10-30 | Fujitsu Semiconductor Limited | Manufacturing method of semiconductor device with increased drain breakdown voltage |
| JP2008140817A (ja) * | 2006-11-30 | 2008-06-19 | Toshiba Corp | 半導体装置 |
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