KR19980024386A - 반도체 장치 및 그 제조방법 - Google Patents

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Abstract

공정수의 최소한의 증가만으로, 트리플 웰 구조를 갖는 고성능의 반도체 장치를 제조한다.
반도체 장치가, 어떤 전도형을 가지는 기판과, 상기 기판의 속에 형성된 상기 기판과 같은 전도형을 가지는 제 1 웰과, 상기 기판의 속에 형성된 상기 기판과 반대의 전도형을 가지는 제 2 웰과, 상기 기판의 속의 깊은 위치에 형성된 상기 기판과 반대의 전도형을 갖는 매설 웰을 구비하고 있다. 이 반도체 장치는, 상기 제 1 웰의 하부면의 적어도 일부에 접하도록 형성된, 상기 기판과 같은 전도형의 매설 웰을 또한 구비하고 있고, 그것에 의해서, 상기 제 1 웰의 적어도 일부는 전기적으로 상기 기판에 접속되어 있다.

Description

반도체 장치 및 그 제조방법
본 발명은 고성능의 반도체 장치 및 그것을 실현하기 위한 제조방법에 관한 것이다.
최근, CMOS 반도체 장치에 있어서, 1칩내의 N웰 P웰의 각각에 있어서 2종류 이상의 기판 전위를 혼재시키기 위해서, 종래의 트윈 웰 구조에 더욱 깊은 웰이 추가되어 있는 트리플 웰 구조를 채용하는 케이스가 증가하고 있다(예를 들면, 미쯔비시덴끼 기보, 제 68권, 제 3호, 제 7∼10페이지(1994년) 등을 참조). 트리플 웰 구조의 반도체 장치의 제조방법으로서는 일반적으로, 도 6(a) 내지 도 6(e)에 도시하는 방법이 사용되고 있다.
구체적으로는 먼저, 도(6a)에 도시하는 바와 같이 P형 반도체 기판(41)의 한쪽 주면상에, LOCOS 분리막(42)을 형성한다. 그 후에, 도 6(b)에 도시하는 바와 같이, P형 반도체 기판(41)의 주면상의 소정 영역을 LOCOS 분리막(42)을 포함하여 덮는 레지스트 마스크(43)를 형성한다. 그리고, 마스크943)를 사용하여 P+(인 이온)를 고가속 에너지로 기판(41)에 주입하고, 깊은 위치에 N웰(44)을 형성한다.
다음에, 레지스트 마스트(43)를 제거하고, P형 반도체 기판(41)의 주면상의 소정의 영역을 덮는 새로운 레지스트 마스크(45)를 형성한다. 그리고, 마스크(45)를 사용하여 B+(붕소 이온)을 기판(41)에 주입하고, 깊은 N웰(44)에 접하는 제 1의 P웰(46)을 형성한다. 또한, 같은 주입 처리에 있어서, 반도체 기판(41)의 제 1의 P웰(46)이 형성되어 있지 않는 영역에는 제 2의 P웰(47)이 형성된다(도6(c) 참조). 또한, 동일 마스트(45)를 사용하여 다른 주입 조건으로서의 주입 처리를 행함에 따라, 제 1의 P웰(46)의 내부에, 기판 전위가 깊은 제 1의 N채널 MOS 트랜지스터의 펀치스루(punch throuugh) 스토퍼층 및 경계치 전압 제어층(모두 도 6(c)에는 도시하지 않음)을 형성한다.
계속해서, 레지스트 마스크(45)를 제거한 후에, 제 1 및 제 2의 P웰(46 및 47)이 형성된 곳에 상당하는 영역에, 새로운 레지스트 마스크(48)을 형성한다. 그리고, 마스크(48)를 이용하여 P+를 기판(41)에 주입하고, N웰(49)을 형성한다(도 6(d) 참조). 그리고, 동일 마스크(48)를 사용하여 다른 주입 조건으로 주입처리를 행함에 따라, N웰(49)의 내부에, P채널 MOS 트랜지스터를 위한 펀치스루 스토퍼층 및 경계치 전압 제어층(모두 도 6(d)에는 도시하지 않음)을 형성한다.
계속해서, 레지스트 마스크(48)를 제거한 후에, 제 2의 P웰(47)이 형성된 곳 이외에 상당하는 영역에, 새로운 레지스트 마스크(50)를 형성한다(도 (6e) 참조). 그리고, 마스크(50)를 이용하여 B+를 기판(41)에 주입하고, 제 2의 P웰(47)의 내부에, 기판 전위가 얕은 제 2의 N채널 MOS 트랜지스터를 위한 펀치스루 스토퍼층 및 경계치 전압 제어층(모도 도 6(e)에는 도시하지 않음)을 형성한다.
상술한 종래 기술의 방법으로 트리플 웰 구조를 형성하면, 종래의 트윈 웰 구조의 제조 프로세스와 비교하여, 2공정의 마스크 공정이 증가한다. 일반적으로, 마스크 공정은 마스크층의 도포 공정이라든지 패터닝 공정 및 그 박리 공정을 따르기 때문에, 상기와 같은 2공정의 패터닝 공정 및 그 박리 공정을 따르기 때문에, 상기와 같은 2공정의 마스크 공정 증가는 제조시간이라든지 제조비용의 대폭적인 증가를 초래한다.
본 발명은 상기 과제를 고려하여 행하여진 것으로, 그 목적은, (1) 공정수의 최소한의 증가만으로 제조될 수 있는 트리플 웰 구조를 갖는, 고성능의 반도체 장치를 제공하는 것, 및 (2) 그러한 반도체 장치의 제조방법을 제공하는 것이다.
본 발명의 반도체 장치는 어떤 전도형을 가지는 기판과, 상기 기판의 속에 형성된 상기 기판과 같은 전도형을 가지는 제 1 웰과, 상기 기판의 속에 형성된 상기 기판과 반대의 전도형을 가지는 제 2 웰과, 상기 기판의 속이 깊은 위치에 형성된 상기 기판과 반대의 전도형을 갖는 매설 웰을 구비하는 반도체 장치로서, 상기 제 1웰의 하면의 적어도 일부에 접하도록 형성된, 상기 기판과 동일 전도형의 매설 웰을 또한 구비하고 있으며, 그것에 의해서, 상기 제 1 웰의 적어도 일부는 전기적으로 상기 기판에 접속하고 있고, 그것에 의해서 상기 목적이 달성된다.
본 발명의 다른 국면에 의하면, 제 1 전도형을 가지는 기판고, 상기 기판에 설치된, 제 2 전도형의 제 1 웰, 및 제 1 전도형의 제 2 웰, 제 1 전도형의 제 3 웰, 제 2 전도형의 제 4 웰, 및 제 1 전도형의 제 5 웰을 구비하는 반도체 장치가 제공된다. 여기에서, 상기 제 1 웰은 상기 기판의 깊은 위치에 형성된 제 2 전도형의 매설 웰이고, 상기 4 웰은, 상기 제 1 웰의 상부에 접하여 형성되어 있고, 상기 제 2 웰은 상기 제 1 웰의 상부에 접하며 동시에 상기 제 4 웰에 둘러싸여 형성되어 있고, 상기 제 5 웰은 상기 제 3 웰의 하부의 적어도 일부에 접하도록 형성된 제 1 전도형이 매설 웰이고, 상기 제 1 웰과 상기 제 5 웰은 상기 기판내에서 거의 같은 높이로 형성되어 있다. 이러한 특징에 의해서, 상기 목적이 달성된다.
어떤 실시 형태에서는 상기 제 3 웰의 하부는 전면적으로 상기 제 5 웰에 접하고 있다.
다른 실시 형태에서는 상기 제 3 웰의 하부 일부가 상기 제 5 웰에 접하고, 나머지는 상기 제 1 웰에 접하고 있다.
어떤 실시 형태에서는 상기 제 2 웰의 일부, 메모리셀 트랜지스터를 포함하는 메모리셀 영역이고, 상기 제 2 웰의 나머지의 부분은 상기 메모리셀 트랜지스터와 같은 채널형의 트랜지스터를 포함하는 상기 메모리셀 부근의 주변 회로 영역이고, 상기 제 3 웰은 상기 메모리셀 트랜지스터와 같은 채널형의 트랜지스터를 포함하는 상기 메모리셀로부터 떨어진 주변 회로 영역이고, 상기 제 4 웰은 상기 메모리셀 트랜지스터와는 역채널형의 트랜지스터를 포함하는 주변 회로 영역이다.
다른 실시 형태에서는 상기 제 3 웰의 일부가, 메모리셀 트랜지스터를 포함하는 메모리셀 영역이고, 상기 제 3 웰의 나머지의 부분은 상기 메모리셀 트랜지스터와 동일한 채널형의 트랜지스터를 포함하는 상기 메모리셀 부근의 주변 회로 영역이고, 상기 제 2 웰은 상기 메모리셀 트랜지스터와 동일한 채널형의 트랜지스터를 포함하는 메모리셀로부터 떨어진 주변 회로 영역이고, 상기 제 4 웰은 상기 메모리셀 트랜지스터와 역채널의 트랜지스터를 포함하는 주변 회로 영역이며, 상기 제 3 웰중에 상기 메모리셀 영역의 하부에만, 상기 제 5 웰이 형성되어 있다.
또한, 상기 메모리셀 영역과 상기 메모리셀 부근의 주변 회로 영역의 사이의 경계면과 상기 제 5 웰의 상기 기판에 수직인 경계면은 거의 동일한 면내에 있을 수 있다.
본 발명의 반도체 장치의 제조방법의 제 1 전도형의 기판으로의 이온주입에 의해서 제 2 전도형의 제 1웰을 상기 기판내가 깊은 위치에 형성되는 공정과, 상기 기판으로의 이온주입에 의해서 상기 제 1 웰의 상부에 접하는 제 1 전도형의 제 2 웰 및 제 1 전도형의 제 3 웰을 형성하는 공정과, 상기 제 2 및 제 3 웰의 사이에 상당하는 위치에 제 2 전도형의 제 4 웰을 상기 제 1 웰의 상부에 접하도록 형성하는 공정고, 이온 주입에 의해서 상기 제 3 웰의 바로 아래에 상당하는 곳의 상기 제 1 웰의 적어도 일부를 없애고 그 대신에 제 1 전도형의 제 5 웰을 형성하는 공정을 포함하고 있고, 그것에 따라, 상기의 목적이 달성된다.
어떤 실시 형태에서는 상기 제 2 및 제 3 웰을 형성하기 위한 상기 이온 주입은 마스크를 사용하지 않는 상기 기판 표면으로의 전면 주입 공정이고, 상기 제 4 웰을 형성하기 위한 상기 이온 주입의 도즈량은 상기 전면 주입 공정에서 주입된 제 1 전도형의 불순물의 농도와 밸런스를 이루고, 제 2 전도형의 불순물의 소정의 실효 농도가 얻어지도록 설정된다.
어떤 실시 형태에서는 상기 제 5 웰의 형성을 위한 이온 주입 공정에 있어서는 상기 제 3 웰에 형성되는 트랜지스터의 경계치 제어층 형성이 동시에 행하여진다.
어떤 실시 형태에서는 상기 제 3 웰의 바로 아래에 상당하는 곳의 상기 제 1 웰의 전체를 없애고, 그 대신에 상기 제 5 웰을 형성한다.
혹은 상기 제 3 웰의 바로 아래에 상당하는 곳의 상기 제 1 웰의 일부만을 없애고, 그 대신에 상기 제 5 웰을 형성한다.
어떤 실시 형태에서는 상기 제 5 웰의 형성을 위한 이온주입에서는 상기 제 3 월 내에서 메모리셀 형성 영역이 되는 곳을 덮는 레지스트 마스크를 형성하고, 주입 처리를 행한다.
도 1은 본 발명의 제 1 실시 형태에 있어서의 반도체 장치의 구성을 모식적으로 나타내는 단면도.
도 2(a) 내지 도 2(e)는 도 1의 반도체 장치의 제조방법을 모식적으로 나타내는 공정 단면도.
도 (3a) 내지 도 3(d)는 본 발명의 제 2 실시 형태에 있어서의 반도체 장치의 제조방법을 모식적으로 나타내는 공정 단면도.
도 4는 본 발명의 제 3 실시 형태에 있어서의 반도체 장치의 구성을 모식적으로 나타내는 단면도.
도 5(a) 내지 도 5(f)는 도 4의 반도체 장치의 제조방법을 모식적으로 나타내는 공정 단면도.
도 6(a) 내지 도 6(e)는 종래 기술에 있어서의 반도체 장치의 제조방법을 모식적으로 나타내는 공정 단면도.
*도면의 주요부분에 대한 부호의 설명*
1, 41 : P형 반도체 기판2, 42 : LOCOS막(분리 영역)
3, 3a, 3b, 44 : 매설 N웰4, 46 : 제 1의 P웰
5, 47 : 제 2의 P웰6, 6a, 6b, 6c, 49 : N웰
7 : 매설 P웰8, 9, 10, 11, 45, 48, 50 : 레지스트막
30 : P형 영역40 : 제 1의 P웰 형성 영역
51 : 제 2의 P웰 형성 영역52 : 메모리셀 영역
53 : 주변 회로 영역
(제 1 실시의 형태)
도 1은 본 발명의 제 1 실시 형태에 있어서의 반도체 장치의 구성을 도시하는 단면도이다.
도 1에 도시하는 바와 같이, 본 실시 형태의 반도체 장치에서는 P형 반도체 기판(1)의 한쪽 주면 부근에서, 이 주면을 따라서 제 1의 P웰(4) 및 제 2의 P웰(5)이 선택적으로 형성되고 있다. 이 중의 제 1의 P웰(4)은 제 1의 P웰(4)에 인접하여 배치된 N웰(6b 및 6c)과, 제 1의 P웰(4) 및 N웰(6b 및 6c)의 저면부에 접하도록 깊은 위치에 형성된 깊은 N웰(3b, 이하에서는 「매설 N 웰」이라고도 부른다)에 의해서, 둘러싸여 있다. 한편, 제 2의 P웰(5)은 제 2의 P웰(5)의 바로 아래에 위치하면서 동시에 제 2의 P웰(5)에 접하도록 형성된 깊은 P웰(이하에서는 「매설 P웰」이라고도 부른다, 7)을 통하여, 반도체 기판(1)과 전기적으로 접속되어 있다.
이 결과, 제 1의 P웰(4)과 제 2의 P웰(5)은 서로 전기적으로 분단되어 있고, 제 1의 P웰(4)과 제 2의 P웰(5)을 서로 다른 전위를 설정할 수 있다.
또, 이하의 설명에서는 간단하게 하기 위해서, N웰(6a, 6b 및 6c)을 「N웰 (6)」이라고 총칭하고, 또한 매설 N웰(8a 및 8b)을 「매설 N 웰(3)」이라고 총칭한다.
반도체 기판(1)의 주면상으로서 각 웰(4∼6)의 경계부분의 위에는 LOCOS막(분리 영역, 2)이 각각 배치되어 있다.
매설 N웰(3)과 매설 P웰(7)은 기판내의 거의 같은 높이로 형성되어 있다. 이것에 의해서, 제 1 및 제 2의 P웰(4 및 5)의 각 하면과 N웰(6)의 하면은 거의 같은 높이에 위치하게 된다.
본 실시형태에서는 N웰(6)에 인접하여 제 2의 P웰(5)이 배치되어 있는 구조를 예를 들어 설명하고 있지만, 제 2의 P웰(6)을 둘러싸는 구성으로 하면, N웰(6)의 전위를 종래의 장치에서와 동일하게 개개로 변화시킬 수 있다.
다음에 본 실시 형태에 있어서의 반도체 장치의 제조방법을 도2(a) 내지 2(e)를 참조하여 설명한다.
구체적으로는 우선, 도 2(a)에 도시하는 바와 같이, 저항율이 예를 들면 약 1×1015㎝-3인 P형 반도체 기판(1)의 한쪽 주면상의 소정 위치에, 두께가 예를 들면 약 300nm인 LOCOS 산화막(2)을 선택적으로 형성한다. 반도체 기판(1)으로서는 예를 들면 실리콘 기판을 사용한다.
다음에, 도 2(b)에 도시하는 바와 같이, 반도체 기판(1)의 주면의 전면에 P+(인 이온)을 주입하고, 기판(1)의 깊은 위치에 매설 N웰(3)을 형성한다. 주입 조건은 예를 들면, 가속 에너지를 약 1200keV, 도즈량을 약 3×1012㎝-2으로 한다.
다음에, 도 2(c)에 도시하는 바와 같이, 반도체 기판(1)의 주면의 소정의 영역상에, 레지스트막(8)을 공지의 방법으로 선택적으로 형성한다. 그 후에, 이 레지스트막(8)을 마스크로서 이용하고, 반도체 기판(1)의 주면측에서 B+를 3종류의 주입 조건, 즉, 가속 에너지 약 400keV 또는 도즈량을 약 3×1013㎝-2, 가속 에너지 약 100keV 또는 도즈량 약 3×1012㎝-2및 가속 에너지 약 20 keV 또는 도즈량 약 2×1012㎝-2로 주입한다. 이것에 의해, 제 1의 P웰(4)이, 매설 N웰(3)의 상연부분에 접하여 형성되는 동시에, 이 제 1의 P웰(4)의 내부에, 이 웰(4)에 형성되어야 할 제 1의 N 채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층으로 형성된다(단, 이들 층은 도시하지 않음).
또한, 상기의 공정에서는 후술하는 제 2의 P웰(5, 도 2(e) 참조)이 되는 영역(제 2의 P웰 형성 영역, 51)에도 B+가 주입된다. 이것에 의해서, 영역(51)에서의 제 2의 P웰(5)의 형성이 거의 완료하는 동시에, 그 내부에도, 펀치스루 스토퍼층 및 경계치 전압 제어층을 포함하는 동일 층구조(도시하지 않음)가 형성된다.
다음에, 레지스트막(8)을 제거한 후에, 도 2(d)에 도시한 바와 같이, 레지스트막(8)에 의해서 덮혀져 있지 않았던 영역을 선택적으로 덮는 레지스트막(9)을 형성한다. 그리고, 레지스트막(9)을 마스크로서 사용하고, 반도체 기판(1)의 주면측에서, P+를 2종류의 주입 조건, 즉, 가속 에너지 약 700keV 또는 도즈량 약 1×1013㎝-2, 및 가속 에너지 약 200keV 또는 도즈량 약 3×1012㎝-2로 주입한다. 또한, 동일 레지스트막(9)을 마스크로서 사용하고, 반도체 기판(1)의 주면측에서, B+를 가속 에너지 약 20keV 또한 도즈량 약 도즈량 약 3×1012㎝-2으로 주입한다. 이것에 의해, N웰(6)이 매설 N웰(3)의 상연부분에 접하여 형성되는 동시에, 이 N웰(6)의 내부에, 이 웰(6)에 형성되는 P채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층이 형성된다(단, 이들 층은 도시하지 않음).
다음에 레지스트막(9)을 제거한 후에, 반도체 기판(1)의 주면중에 도 2(d)에 도시하는 영역(제 2의 P웰 형성 영역, 51)에 대응하는 부분을 제외한 곳을, 도 2(e)에 도시하는 바와 같이 레지스트막(10)으로 덮는다. 그 후에, 이 레지스트막(10)을 마스크로서 이용하고, 반도체 기판(1)의 주면측에서 B+를 3종류의 주입 조건, 즉, 가속 에너지 약 700keV 또는 도즈량 약 1×1013㎝-2, 및 가속 에너지 약 180keV 또는 도즈량 약 2×1012㎝-2및 가속 에너지 약 20keV 또는 도즈량 약 2×1012㎝-2로, 주입한다. 이것에 의해, 영역(51)에 제 2의 P웰(5)이 형성되는 동시에, 제 2의 P웰(5)의 바로 아래에 위치하는 곳의 매설 N웰(3)이 카운터 주입에 의해서 없어지고, 대신에 제 2의 P웰(5)에 접하는 깊은 P웰(7), 매설 P웰(7)이 형성된다. 또한, 이 B+주입 처리와 도 2(c)를 참조하여 설명한 앞의 B+주입 처리에 의해서, 매설 P웰(7)의 내부에 형성되는 제 2의 N채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층으로 형성된다(단, 이들 층은 도시하지 않음).
본 실시 형태에서의 반도체 장치를 DRAM에 적용하는 경우에는 기판(1)과 전기적으로 접속하고 있지 않는 제 1의 P웰(4)를, 메모리셀 및 센스앰프 등의 메모리셀 부근의 주변 회로의 NMOS 영역(백바이어스가 있는 영역)으로 하고, 기판(1)과 전기적으로 접속하고 있는 제 2의 P웰(5)을, 그것 이외의 주변 회로의 NMOS 영역(백바이어스가 없는 영역)으로 하면, N채널 MOS 트랜지스터의 경계치 전압 제어를 위해 카운터 주입 처리를 사용하지 않아도 되기 때문에, 불순물에 기인하는 이동도의 열화를 억제할 수 있는 등, 특히 효과적이다.
상기의 구성을 보다 구체적으로 설명하면, 제 1의 P웰(4)의 일부가, 메모리셀 트랜지스터를 포함하는 메모리셀 영역이고, 제 1의 P웰(4)의 나머지 부분은 메모리셀 트랜지스터와 같은 채널형의 트랜지스터를 포함하는 메모리셀 근방의 주변회로 영역이다. 또, 제 2의 P웰(5)은 메모리셀 트랜지스터와 동일한 채널형의 트랜지스터를 포함하는 메모리셀로부터 떨어진 주변 회로 영역이다. 또, N웰(6)은 메모리셀 트랜지스터와는 역채널형의 트랜지스터를 포함하는 주변 회로 영역이다.
상기와 같은 배치의 경우에는 래치업이 발생하기 쉬운 전원 회로 등이 깊은 N웰 및 P웰(매설 N웰 및 매설 P웰(3 및 7))이 형성되어 래치업 내성이 향상하고 있는 영역에 배치되어 있으므로, 형성되는 반도체칩 전체의 래치 업 내성을 향상시키데에도 장점이 있다.
(제 2 실시의 형태)
다음에, 본 발명의 제 2 실시 형태에서의 반도체 장치의 제조방법을 도 3(a) 내지 도 3(d)를 참조하여 설명한다.
상기에 설명한 제 1 실시 형태에서는 제 1 및 제 2의 P웰(4 및 5)과 N웰(6)을, 다른 패턴의 레지스트막(마스크(8, 9 및 10)을 사용하여 형성되어 있다.
그것에 대하여 이하에 설명하는 제 2 실시 형태에서는 P웰을 마스크를 사용하지 않는 전면 주입으로써 형성한다. 그 후에 행해지는 N웰의 형성으로서는 전면 주입된 역전도형의 불순물에 의해, N웰 형성을 위해 주입되는 불순물의 일부가 없어지는 것을 고려하여, N웰 형성을 위한 도즈량을 미리 많이 설정하여 주입 처리를 행하고, 소정의 실효 불순물 농도를 얻도록 한다.
구체적으로는 우선, 도 3(a)에 도시하는 바와 같이, 저항율이 예를 들면 약 1×1015㎝-3인 P형 반도체 기판(1)의 한쪽의 주면상의 소정 위치에, 두께가 예를 들면 약 300 nm인 LOCOS 산화막(2)을 선택적으로 형성한다. 반도체 기판(1)으로서는 예를 들면 실리콘 기판을 사용한다.
다음에, 도 3(b)에 도시하는 바와 같이, 반도체 기판(1)의 주면의 전면에 P+(인 이온)을 주입하고, 기판(1)의 깊은 위치에 매설 N웰(3)을 형성한다. 주입 조건은 예를 들면 가속 에너지를 약 1200keV, 도즈량을 약 3×1012㎝-2으로 한다.
또한, 반도체 기판(1)의 주면의 전면에 B+를 3종류의 주입 조건, 즉, 가속 에너지 약 400keV 또는 도즈량 1×1013㎝-2, 가속 에너지 약 100keV 또는 도즈량 약 3×1012㎝-2및 가속 에너지 약 20keV 또는 도즈량 약 2×1012㎝-2로 주입한다. 이것에 의해, 매설 N웰(3)의 상연 부분에 접하고, P형 영역(30)이 형성된다. 또한, P형 영역(30)의 내부에 이 영역(30)에 형성되는 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층이 형성된다(단지, 이들 층은 도시하지 않음).
다음에, 도 3(c)에 도시하는 바와 같이, 반도체 기판(1)의 주면중에 N웰(6)의 형성 영역에 상당하는 곳을 제외한 부분을 선택적으로 덮는 레지스트막을 형성한다. 그리고, 레지스트막(9)을 마스크로서 사용하고, 반도체 기판(1)의 주면측으로부터, P+를 2종류의 주입 조건, 즉, 가속 에너지 약 700keV 또는 도즈량 약 2×1013㎝-2및 가속 에너지 약 200keV 또는 도즈량 약 6×1012㎝-2에서 주입한다. 또한 계속해서, 같은 레지스트막(9)을 마스크로서 사용하고, 반도체 기판(1)의 주면측에서, B+를 가속 에너지 약 20keV 또는 도즈량 1×1012㎝-2로 주입한다. 이것에 의해, P형 영역(30)중의 소정의 부분의 전도형이 카운터 주입에 의해서 실효적으로 N형으로 바뀌고, N웰(6)이, 매설 N웰(3)의 상연 부분에 접하여 형성되어 있다. 또한, 이 N웰(6)의 내부에는 이 웰(6)에 형성되는 P채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층이 형성된다(단, 이들 층은 도시하지 않음).
다음에, 레지스트막(9)을 제거한 후에, 반도체 기판(1)의 주면중에서 도 3(c)에 도시하는)제 2의 P웰 형성 영역, 51)에 대응하는 부분을 제외한 곳을 도 3(d)에 도시하는 바와 같이 레지스트막(10)으로 덮는다. 그 후에, 이 레지스트막(10)을 마스크로서 이용하고, 반도체 기판(1)의 주면측에서 B+를 3종류의 주입 조건, 즉, 가속 에너지 약 700keV 또는 도즈량 약 1×1013㎝-2, 가속 에너지 약 130keV 또한 도즈량 약 2×1012㎝-2및 가속 에너지 약 20keV 또는 도즈량 약 2×1012㎝-2에서 주입한다. 이것에 의해, 영역(51)에 제 2의 P웰(5)이 형성된다. 또한, P형 영역(30)중에 N웰(6) 및 제 2의 P웰(5)을 제외한 곳이 제 1의 P웰(4)가 된다.
또한, 제 2의 P웰(5)의 바로 아래에 위치하는 장소의 매설 N웰(3)가 카운터 주입에 의해서 없어지고, 대신에 제 2의 P웰(5)에 접하는 깊은 P웰(7, 매설 P웰(7))이 형성된다. 또한, 이 B+주입 처리와 도 2(c)를 참조하여 설명한 앞의 B+주입 처리에 의해서, 매설 P웰(7)의 내부에 형성되는 제 2의 N채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층(1)이 형성된다(단, 이들 층은 도시하지 않음). 매설 N웰(3)과 매설 P웰(7)은 기판내의 거의 같은 높이로 형성되어 있다. 이것에 의해서, 제 1 및 제 2의 P웰(4 및 5)의 각 하부면과 N웰(6)의 하부면은 거의 같은 높이에 위치하게 된다.
이상 설명에서는 매설 N웰을 형성한 후에, P웰의 형성을 위해서 사용되는 P형 영역(30)을 마스크가 없는 전면 주입으로 형성하고 있지만, 이것과는 반대로, N웰을 마스크가 없는 전면 주입으로 형성하는 것도 가능하다. 그 경우에는 매설 N웰과 다른 N웰을 공통화해도 된다.
본 실시 형태에서는 반도체 장치를 DRAM에 적용하는 경우에, 기판(1)에 전기적으로 접속하고 있지 않는 제 1의 P웰(4)을 메모리셀 및 센스앰프 등의 메모리셀 부근의 주변 회로의 NMOS 영역(백바이어스가 있는 영역)으로 하고, 기판(1)에 전기적으로 접속하고 있는 제 2의 P웰(5)을 그것 이외의 주변 회로의 NMOS 영역(백바이어스가 없는 영역)으로 하면 특히 효과적이라는 것은 제 1 실시 형태의 경우와 같다.
(제 3 실시의 형태)
도 4는 본 발명의 제 3 실시 형태에 있어서의 반도체 장치의 구성을 도시하는 단면도이다.
도 4에 도시하는 바와 같이, 본 실시 형태의 반도체 장치에서는 P형 반도체 기판(1)의 한쪽의 주면의 부근에서, 이 주면을 따라서 제 1의 P웰(4) 및 제 2의 P웰(5)이 선택적으로 형성되어 있다. 이 중 제 1의 P웰(4)은 제 1 실시 형태에 있어서와 같이, 제 1의 P웰(4)에 인접하여 배치된 N웰(6)과, 제 1의 P웰(4) 및 N웰(6)의 저면부에 접하도록 깊은 위치에 형성된 깊은 N웰(매설 N웰(3))에 둘러싸여 있다. 한편, 제 2의 P웰(5)은 제 1 실시 형태와는 다르고, 제 2의 P웰(5)의 바로 아래에 위치하며 동시에 제 2의 P웰(5)에 접하도록 형성된 깊은 P웰(매설 P웰(7)을 통해, 반도체 기판(1)과 전기적으로 접속되어 있다. 단, 제 1 실시 형태의 구성과 다르고, 제 2의 P웰(5)의 바로 아래의 매설 P웰(7)은 제 2의 P웰(5)의 일부분에만 상당하도록 설치되어 있고, 제 2의 P웰(5)의 저면의 나머지의 부분은 매설 N웰(8)에 접하고 있다.
이 결과, 제 1의 P웰(4)과 제 2의 P웰(5)과 서로 전기적으로 분단되어 있고, 제 1의 P웰(4)과 제 2의 P웰(5)을 상호 다른 전위로 설정할 수 있다.
반도체 기판(1)의 주면상으로서 각 웰(4∼16)의 경계 부분상에는 LOCOS 막(2)이 각각 배치되어 있다.
매설 N웰(3)과 매설 P웰(7)은 기판내의 거의 같은 높이로 형성되어 있다. 이것에 의해서, 제 1 및 제 2의 P웰(4 및 5)의 각 하부면과 N웰(6)의 하부면은 거의 같은 높이에 위치하게 된다.
본 실시 형태에서는 N웰(6)에 인접하여 제 2의 P웰(5)이 배치되어 있는 구조를 예를 들어 설명하고 있지만, 제 2의 P웰(5)로 N웰(6)을 둘러싸는 구성으로 하면, N웰(6)의 전위를 종래의 장치에 두면 동일하게 개개로 변화시킬 수 있다.
다음에 본 실시 형태에 있어서의 반도체 장치의 제조방법을 도 5(a)내지 도 5(f)를 참조하여 설명한다.
구체적으로는 우선, 도 5(a)에 도시하는 바와 같이, 저항율이 예를 들면 약 1×1015㎝-2인 P형 반도체 기판(1)의 한쪽의 주면상의 소정 위치에 두께가 예를 들면 약 300nm인 LOCOS 산화막(2)을 선택적으로 형성한다. 반도체 기판(1)으로서는 예를 들면 실리콘 기판를 사용한다.
다음에, 도 5(b)에 도시하는 바와 같이, 반도체 기판(1)의 주면의 전면에 P+(인 이온)을 주입하고, 기판(1)이 깊은 위치에 매설 N웰(3)을 형성한다. 주입 조건은 예를 들면 가속 에너지를 약 1200keV, 도즈량을 약 3×1012㎝-2으로 한다.
다음에, 도 5(c)에 도시하는 바와 같이, 반도체 기판(1)의 주면의 소정의 영역상에, 레지스트막(8)을 공지의 방법으로 선택적으로 형성한다. 그 후에, 이 레지스트막(8)을 마스크로서 이용하고, 반도체 기판(1)의 주면측으로부터 B+를 3종류의 주입 조건, 즉, 가속 에너지 약 400keV 또는 도즈량 1×1013㎝-2, 가속 에너지 약 100keV 또는 도즈량 약 3×1012㎝-2및 가속 에너지 약 20keV 또는 도즈량 약 2×1012㎝-2에서 주입한다. 이것에 의해, 후술하는 제 1의 P웰(4, 도 5(e) 참조)이 매설 N웰(3)의 상연 부분에 접하여 형성되는 영역(제 1의 P웰 형성 영역, 40)에, 제 1의 P웰(4)로서 기능할 수 있는 정도의 불순물이 주입된다. 또한, 그 영역(40)의 내부에는 이 영역(40)에 형성되는 제 1 채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층이 형성되지 않는다(단, 이들 층은 도시하지 않음).
또한, 상기의 공정에서는 영역(51)에도 B+가 주입되고 제 2의 P웰(5)이 형성되는 동시에 그 내부에, 펀치스루 스토퍼층 및 경계치 전압 제어층을 포함하는 두 가지의 층 구조(도시하지 않음)가 형성된다.
다음에, 레지스트막(8)을 제거한 후에, 도 5(d)에 도시하는 바와 같이, 레지스트막(8)에 의해 덮혀져 있지 않는 영역을 선택적으로 덮는 레지스트막(9)을 형성한다. 그리고 레지스트막(9)을 마스크로서 사용하고, 반도체 기판(1)의 주면측으로부터 P+를 2종류의 주입 조건, 즉, 가속 에너지 약 700keV 또는 도즈량 1×1012㎝-2, 및 가속 에너지 약 200keV 또는 도즈량 약 3×1012㎝-2주입한다. 또한, 동하여 레지스트막(9)을 마스크로서 사용하여 반도체 기판(1)의 주면측에서, B+를 가속 에너지 약 20keV 또는 도즈량 약 3×1012㎝-2주입한다. 이것에 의해, N웰(6)이, 매설 N웰(3)의 상연 부분에 접하여 형성되는 동시에, 이 N웰(6)의 내부에, 이 웰(6)에 형성되는 P채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층이 형성되지 않는다(단, 이들 층은 도시하지 않음).
다음에, 레지스트막(9)을 제거한 후에, 반도체 기판(1)의 주면중에 영역(40)에 대응하는 부분을 제외한 장소를, 도 5(e)에 도시하는 바와 같이 레지스트막(10)으로 덮는다. 그 후에, 이 레지스트막(10)을 마스크로서 이용하고, 반도체 기판(1)의 주면측에서 B+를 2종류의 주입 조건, 즉, 가속 에너지 약 130keV 또는 도즈량 2×1012㎝-2, 및 가속 에너지 약 20keV 또는 도즈량 약 2×1012㎝-2으로 주입한다. 이 B+주입 처리와 도 5(c)를 참조하여 설명한 앞의 B+주입 처리에 의해서, 영역(40)에 제 1의 P웰(4)이 형성되는 동시에, 그 내부에, 이 영역(40)에 형성되어야 되는 제 1의 N채널 MOS 트랜지스터의 펀치스루 스토퍼층과 그 경계치 전압 제어층이 형성된다(단, 이들 층은 도시하지 않음).
다음에, 레지스트막(10)을 제거한 후에, 반도체 기판(1)의 주면중에 도 5(d)에 도시하는 제 2웰(5)의 일부의 영역(52)에 대응하는 부분을 제외한 곳을 도5(f)에 도시하는 바와 같이 레지스트막(11)을 마스크로서 이용하고, 반도체 기판(1)의 주면측에서 B+를 2종류의 주입 조건, 즉, 가속 에너지 약 700keV 또는 도즈량 1×1013㎝-2및 가속 에너지 약 20keV 또는 도즈량 약 3×1012㎝-2주입한다. 이것에 의해, 제 2의 P웰(5)중의 영역(52)의 바로 아래에 위치하는 곳의 매설 N웰(3)이 카운터 주입에 의해서 부정되고, 대신에 제 2의 P웰(5)에 접하는 깊은 P웰(7, 매설 P웰(7))이 형성된다 또한, 이 B+주입 처리와 도 5(c)를 참조하여 앞의 B+주입 처리에 의해서, 영역(52)의 내부에, 매설 P웰(7)의 내부에 형성되는 제 3N 채널 MOS 트랜지스터의 펀치스루 스토퍼용과 그 경계치 전압 제어층이 형성된다(단, 이들 층은 도시하지 않음). 또, 제 2 웰(5)의 나머지 영역(53)에는 이 B+주입 처리에서는 불순물은 주입되지 않는다.
상기와 같이, 본 실시 형태에서는 제 1 실시 형태의 경우와는 다르고, 매설 P웰의 형성을 위한 주입 처리를, 제 3N 채널 MOS 트랜지스터의 경계치 제어를 위한 주입 처리에 동시에 행한다.
이상 설명에서는 제 1 및 제 2의 P웰(4 및 5)과 N웰(6)을 다른 패턴의 레지스트막(마스크, 8∼11)을 사용하여 형성하고 있다. 혹은 제 2 실시 형태에서 설명한 바와 같이, P웰을, 마스크를 사용하지 않는 전면 주입에 의해서 형성하는 것도 가능하다. 그 경우에는 그 후에 행해지는 N웰의 형성에 있어서, 전면 주입된 역전도형의 불순물에 의해, N웰 형성을 위해 주입되는 불순물의 일부가 없어지는 것을 고려하여, N웰 형성을 위한 도즈량을 미리 많이 설정하여 주입 처리를 행하고, 소정의 실효 불순물 농도를 얻도록 한다. 혹은 P웰을 마스크가 없는 전면 주입으로 형성하는 대신에, N웰을 마스크가 없는 전면 주입으로 형성하는 것도 가능하다.
본 실시 형태에서의 반도체 장치를 DRAM에 적용하는 경우에는 제 1의 P웰(4)의 바람직한 역할과 제 2의 P웰(5)의 바람직한 역할이 제 1 및 제 2 실시 형태의 경우에 대하여, 서로 교체한다. 구체적으로는 본 실시 형태에 있어서의 반도체 장치를 DRAM에 적용하는 경우, 제 2의 P웰(5)중에 매설 P웰(7)를 통해 기판(1)과 전기적으로 접속하고 있는 영역(52)을 메모리셀 영역(52)으로 하고, 제 2의 P웰(5) 중에 기판(1)과 전기적으로 접속하고 있지 않는 영역(53)을, 센스앰프 등의 메모리셀 부근의 주변 회로의 NMOS 영역(백바이어스가 있는 영역)으로 하고, 제 1의 P웰(4)를 그것 이외의 주변 회로의 NMOS 영역(백바이어스가 없는 영역)으로 하는 것이 바람직하다. 이와 같이 설정하면, N채널 MOS 트랜지스터 경계치 전압 제어를 위해 카운터 주입 처리를 사용하지 않아도 되므로, 불순물에 기인하는 이동도의 열화를 억제할 수 있는 등, 특히 효과적이다. 상기의 경우, 제 2의 P웰(5)에 형성되는 제 2 및 제 3N 채널 MOS 트랜지스터는 각각 메모리셀 부근의 주변 회로 트랜지스터 및 메모리셀 트랜지스터로서 기능한다.
상기의 구성예를 보다 구체적으로 설명하면, 제 2의 P웰(5)의 일부의 영역(52)이, 메모리셀 트랜지스터를 포함하는 메모 셀 영역(52)이고, 한편, 제 2의 P웰(5)의 나머지 영역(53)은 메모리셀 트랜지스터와 동일한 채널형의 트랜지스터를 포함하는 메모리셀 부근의 주변 회로 영역(53)이다. 제 1의 P웰(4)은 메모리셀 트랜지스터와 동일한 채널형의 트랜지스터를 포함하는 메모리셀으로부터 떨어진 주변 회로 영역이다. 또한, N웰(6)은 메모리셀 트랜지스터와는 역채널형의 트랜지스터를 포함하는 주변 회로 영역이다. 그리고, 제 2의 P웰(2)중의 메모리셀 영역(52)의 하부에만, 매설 P웰(7)이 형성되어 있고, 기판(1)과 전기적으로 통전하고 있다.
상기의 경우에는 핫캐리어라든지 언더/오버슈트 등으로 노이즈가 되는 캐리어가 대량으로 발생하는 입출력 회도 등이 형성되어 있는 제 1의 P웰(4)을, N웰(6)이라든지 매설 N웰(8)에 의해서 그 주위를 둘러싸는 구성이 얻어진다. 이것에 의해서, 제 1의 P웰(4)이 전기적으로 분단되며, 어떤 제 1의 P웰(4)에서 상기의 원인으로 발생한 캐리어가 다른 제 1의 P웰(4)에 유입하지 않는 구성이 실현되어, 노이즈에 의한 오동작 등의 악영향을 억제할 수 있다. 또한, 방사선 등에 의해서 소수 캐리어가 기판 심부에서 발생하여 확산하는 경우라도, 메모리셀 부분으로의 침입구가 좁게 되어 있기 때문에, 소수 캐리어는 매설 N웰로 포획되기 쉽고, 결과적으로 메모리셀로의 악영향을 억제할 수 있다.
또, 이상에 설명한 제 3 실시 형태의 구성에서는 제 2의 P웰(5)에 있어서의 메모리셀 영역(52)과 메모리셀 부근의 NMOS 주변 회로 영역(53)의 경계로 분리 영역을 설치하지 않지만, 상기의 부분에 분리 영역을 설치해도 된다.
또한, 상기의 설명에서 제 2의 P웰(5)의 내부에서, 기판(1)에 전기적으로 접속하고 있는 영역(52)과 기판(1)에 직접으로는 전기적으로 접속하고 있지 않는 영역(53)은 인접하여 설치되어 있다. 그러나, 이것은 다른 구성으로 하는 것도 가능하고, 에를 들면, 제 2의 P웰(5)의 중심 부근에 매설 P웰(7)을 설치하여 기판(1)과 전기적으로 접통시키고(즉, 제 2의 P웰(5)의 중심부근에 영역(52)을 설치하고), 기판(1)과 직접으로는 전기적으로 접속하고 있지 않는 영역(53)을 그 주위를 둘러싸도록 설치해도 좋다. 혹은 일부의 매설 N웰(3)이 매설 P웰(7)에 둘러싸이고, 전기적으로 부유한 플로팅 상태로 되어 있어도 좋다.
이상에서 설명한 제 1, 제 2 및 제 3 각 실시 형태의 구성에서는 매설 웰 이외의 웰의 경계의 전부 대응하는 위치로 분리 영역(2)을 설치하고 있지만, 이러한 분리 영역의 형성은 반드시 필수가 아니다.
또한, 매설 N웰(3)은 공정의 초기 단게에서 일괄해서 형성하고 있지만, N웰 및 P웰의 형성시에 매설 N웰(3)을 형성해도 되고, 혹은 그것들을 일괄 형성과 조합해도 된다. 또한, 그 경우에는 N웰의 바로 아래에 상당하는 곳과 P웰의 바로 아래에 상당하는 곳에서, 매설 N웰의 프로 파일을 독자적으로 설정해도 된다.
또한, 제 1, 제 2 및 제 3 각 실시 형태에서는 제 1의 P웰 및 제 2의 P웰은 바로 그 바로 아래 매설 P웰이 설치되어 있는지 아닌지라는 점을 제외하면, 각각의 내부에 설치되는 펀치스루 스토퍼층 및 경계치 전압 제어층의 불순물 농도가 다르다. 그러나, 반드시 그와 같은 설정으로 할 필요는 없고, 본 발명의 의도에 따르고 있는 한은 도2(e), 도 3(d), 및 도 5(e)의 P웰의 선택적인 형성 프로세스에서의 불순물 주입 처리를, 다른 주입 조건으로 행하는 것이 가능하다. 예를 들면, 제 1의 P웰 및 제 2의 P웰을 각각의 내부에 설치하는 펀치스루 스토퍼층 혹은 경계치 전압 제어층, 혹은 그 양방의 불순물 농도를 서로 같게 하여, 그 바로 아래에 매설 P웰이 설치되어 있는지 아닌지라는 점만 다르게 형성해도 된다. 또한, 웰 주입이 추가되더라도 좋다.
상기와 같이, 본 발명에 의하면 N 채널 MOS 트랜지스터 및 P채널 MQS 트랜지스터에 대하여 1칩내에서 여러 가지 기판 전위가 설정될 수 있는 트리플 웰 구조의 반도체 장치를, 종래의 트윈 웰 구조의 제조 프로세스에 대하여 제 1 공정의 마스크 공정을 추가하는 것만으로, 형성하는 것이 가능하다. 이것에 의해, 최소한의 프로세스 공정수의 증가로, 고성능인 반도체 장치(칩)을 실현할 수 있다.
이 때, 본 발명에 의하면, 반도체 기판의 전면에 불순물이온을 주입하고, 깊은 N웰을 형성한다. 이 과정에서, 다른 기판 전위를 가지는 2종류의 P웰중의 한쪽(통상은 기판 전위가 얕은 P웰)하에서는 깊은 N웰 영역이 카운터 주입에 의해서 없어지고, 실효적으로 기판과 같은 전도형이 된다.
소정의 N채널을 P웰로 둘러싸는 구조로 하는 것에 의해, 개개의 N웰의 전위를 서로 다른 레벨로 설정하는 것이 가능하게 된다. 또한, 부가적인 매설 웰이 형성됨으로써 시트 저항이 감소되어, 결과적으로 래치업 내성이 향상한다.
본 발명에 의하면, P형 기판을 사용한 경우에, 가장 높은 가속 에너지를 필요로 하기 때문에 주입 처리가 불안정하게 되기 쉬운 매설 N웰의 형성 공정을, 마스크 레스 주입에 의하여 실시할 수 있다. 이 결과, 주입시의 레지스트로부터의 아웃 가스의 영향에 의한 장치내의 진공도 열화에 기인하여 주입 처리가 불안정하게 되는 문제점이 해소된다. 특히, 다가 이온을 사용하여 고가속 에너지에서의 주입처리를 실시할 때에, 상기의 효과가 특히 현저하게 공헌한다.

Claims (13)

  1. 어떤 전도형을 갖는 기판과,
    상기 기판의 속에 형성된, 상기 기판과 같은 전도형을 가지는 제 1 웰과,
    상기 기판의 속에 형성된, 상기 기판과 반대의 전도형을 가지는 제 2 웰과,
    상기 기판의 속의 깊은 위치에 형성된, 상기 기판과 반대의 전도형을 가지는 매설 웰을 구비한 반도체 장치로서,
    상기 제 1 웰의 하부면의 적어도 일부에 접하도록 형성된, 상기 기판과 같은 전도형의 매설 웰을 또한 구비하고 있고, 그것에 의해서, 상기 제 1 웰의 적어도 일부는 전기적으로 상기 기판에 접속하고 있는 것을 특징으로 하는 반도체 장치.
  2. 제 1 전도형을 가지는 기판과,
    상기 기판에 설치된, 제 2 전도형의 제 1 웰, 제 1 전도형의 제 2 웰, 제 1 전도형의 제 3 웰, 제 2 전도형의 제 4 웰, 및 제 1 전도형의 제 5 웰을 구비하는 반도체 장치로서,
    상기 제 1 웰은 상기 기판의 깊은 위치에 형성된 제 2 전도형의 매설 웰이고,
    상기 제 4 웰은 상기 제 1 웰의 상부에 접하여 형성되어 있고,
    상기 제 2 웰은 상기 제 1 웰의 상부에 접하고 동시에 상기 제 4 웰에 둘러 싸여서 형성되며,
    상기 제 5 웰은 상기 제 3 웰의 하부의 적어도 일부에 접하도록 형성된 제 1 전도형의 매설 웰이고,
    상기 제 1 웰과 상기 제 5 웰은 상기 기판내에서 거의 같은 높이로 형성되어 있는 것으로 특징으로 하는 반도체 장치.
  3. 제 2 항에 있어서, 상기 제 3 웰의 하부는 전면적으로 상기 제 5 웰에 접하고 있는 것을 특징으로 하는 반도체 장치.
  4. 제 2 항에 있어서, 상기 제 3 웰의 하부의 일부가 상기 제 5 웰에 접하고, 나머지는 상기 제 1 웰에 접하고 있는 것을 특징으로 하는 반도체 장치.
  5. 제 2 항에 있어서, 상기 제 2 웰의 일부가, 메모리셀 트랜지스터를 포함하는 메모리셀 영역이고, 제 2 웰의 나머지 부분은 상기 메모리셀 트랜지스터와 같은 채널형의 트랜지스터를 포함하는 상기 메모리셀 부근의 주변 회로 영역이고,
    상기 제 3 웰은 상기 메모리셀 트랜지스터와 같은 채널형의 트랜지스터를 포함하는 상기 메모리셀로부터 떨어진 주변 회로 영역이고,
    상기 제 4 웰은 상기 메모리셀 트랜지스터와는 역채널형의 트랜지스터를 포함하는 주변 회로 영역인 것을 특징으로 하는 반도체 장치.
  6. 제 2 항에 있어서, 상기 제 3 웰의 일부가, 메모리셀 트랜지스터를 포함하는 메모리셀 영역이고, 상기 제 3 웰의 나머지 부분은 상기 메모리셀 트랜지스터와 동일한 채널형의 트랜지스터를 포함하는 상기 메모리셀 부근의 주변 회로 영역이고,
    상기 제 2 웰은 상기 메모리셀 트랜지스터와 동일한 채널형의 트랜지스터를 포함하는 상기 메모리셀로부터 떨어진 주변 회로 영역이고,
    상기 제 4 웰은 상기 메모리셀 트랜지스터와는 역채널형의 트랜지스터를 포함하는 주변 회로 영역이고,
    상기 제 3 웰중에서 상기 메모리셀 영역의 하부에만, 상기 제 5 웰이 형성되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 6 항에 있어서, 상기 메모리셀 영역과 상기 메모리셀 부근의 주변 회로 영역 사이의 경계면과 상기 제 5 웰의 상기 기판에 수직인 경계면이 거의 동일한 면내에 있는 것을 특징으로 하는 반도체 장치.
  8. 제 1 전도형의 기판으로의 이온 주입에 의해서, 제 2 전도형의 제 1 웰을 상기 기판내의 깊은 위치에 형성하는 공정과,
    상기 기판으로의 이온주입에 의해서, 상기 제 1 웰의 상부에 접하는 제 1 전도형의 제 2 웰 및 제 1 전도형의 제 3 웰을 형성하는 공정과,
    상기 제 2 및 제 3 웰의 사이에 상당하는 위치에, 제 2 전도형의 제 4 웰을 상기 제 1 웰의 상부에 접하도록 형성하는 공정과,
    이온 주입에 의해서, 상기 제 3 웰의 바로 아래에 상당하는 곳의 상기 제 1 웰의 적어도 일부를 없애고, 그 대신에 제 1 전도형의 제 5 웰을 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
  9. 제 8 항에 있어서, 상기 제 2 및 제 3 웰을 형성하기 위한 상기 이온주입은 마스크를 사용하지 않는 상기 기판 표면으로의 전면 주입 공정이고,
    상기 제 4 웰을 형성하기 위한 상기 이온 주입의 도즈량은 상기 전면 주입공정에서 주입된 제 1 전도형의 불순물의 농도와 균형을 이루고, 제 2 전도형의 불순물의 소정의 실효 농도가 얻어지도록 설정되는 것을 특징을 하는 반도체 장치의 제조방법.
  10. 제 8 항에 있어서, 상기 제 5 웰의 형성을 위한 이온 주입 공정에 있어서는 상기 제 3 웰에 형성되는 트랜지스터의 경계치 제어층의 형성이 동시에 행해지는 것을 특징으로 하는 반도체 장치의 제조방법.
  11. 제 8 항에 있어서, 상기 제 3 웰의 바로 아래에 상당하는 곳의 상기 제 1 웰의 전체를 없애고, 그 대신에 상기 제 5 웰을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  12. 제 8 항에 있어서, 상기 제 3 웰의 바로 아래에 상당하는 곳의 상기 제 1웰의 일부만을 없애고, 그 대신에 상기 제 5 웰을 형성하는 것을 특징으로 하는 반도체 장치의 제조방법.
  13. 제 8 항에 있어서, 상기 제 5 웰의 형성을 위한 이온 주입에서는 상기 제 3 웰의 내에서 메모리셀 형성 영역이 되는 곳을 덮는 레지스트 마스크를 형성하고, 주입 처리를 행하는 것을 특징으로 하는 반도체 장치의 제조방법.
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