CN115763479A - 半导体结构及其制作方法 - Google Patents

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Abstract

本申请涉及一种半导体结构及其制作方法。半导体结构包括第一导电类型阱区，第一导电类型阱区包括：第一器件区，第一器件区内形成有第一有源区，第一有源区形成有第一器件单元，第一器件单元用于提供第一类驱动电流；第二器件区，与第一器件区在第一导电类型阱区的长度方向上相连，第二器件区内形成有第二有源区，第二有源区形成有第二器件单元，第二器件单元用于提供第二类驱动电流，第二类驱动电流的电流值高于第一类驱动电流的电流值；第一器件区与第二器件区的阱区宽度相同。本申请能够有效提高半导体产品性能以及良率。

Description

半导体结构及其制作方法
技术领域
本申请涉及集成电路技术领域，特别是涉及一种半导体结构及其制作方法。
背景技术
对于MOS管等半导体器件，其导电沟道的宽长比与其所能提供的驱动电流呈正比。即导电沟道的宽长比越大，器件所能提供的驱动电流越大。而导电沟道位于相应阱区内的有源区内。因此，在进行半导体结构的设计时，通常根据器件单元所需提供驱动电流的大小设置其所在的阱区的宽度。对于需要提供较大驱动电流的器件单元，通常设置其所在的阱区的宽度较大。
然而，采用此种设计方式时，较小尺寸的产品性能以及良率并不理想。
发明内容
有鉴于此，本申请实施例提供一种半导体结构及其制作方法。所述半导体结构及其制作方法能够有效提高半导体产品性能以及良率。
为了实现上述目的，一方面，本申请提供了一种半导体结构，包括第一导电类型阱区，所述第一导电类型阱区包括：
第一器件区，所述第一器件区内形成有第一有源区，所述第一有源区形成有第一器件单元，所述第一器件单元用于提供第一类驱动电流；
第二器件区，与所述第一器件区在所述第一导电类型阱区的长度方向上相连，所述第二器件区内形成有第二有源区，所述第二有源区形成有第二器件单元，所述第二器件单元用于提供第二类驱动电流，所述第二类驱动电流的电流值高于所述第一类驱动电流的电流值；
所述第一器件区与所述第二器件区的阱区宽度相同。
在其中一个实施例中，所述第一导电类型阱区的长度方向为行方向，所述第一器件单元中的晶体管与所述第二器件单元中的晶体管呈行列排布，所述第一有源区宽度与所述第二有源区宽度相同。
在其中一个实施例中，所述第二器件单元中的晶体管的阈值电压低于所述第一器件单元中的晶体管的阈值电压。
在其中一个实施例中，
所述第二器件区的掺杂浓度低于所述第一器件区的掺杂浓度，和/或，
所述第二器件单元中的晶体管的栅介质层厚度小于所述第一器件单元中的晶体管的栅介质层厚度，和/或，
所述第二器件单元中的晶体管的栅极与所述第二有源区之间的功函数之差小于所述第一器件单元中的晶体管的栅极与所述第一有源区之间的功函数之差。
在其中一个实施例中，所述第二器件单元包括基础器件与附增器件，所述附增器件与所述基础器件之间平行耦合连接。
在其中一个实施例中，所述半导体结构包括检测放大电路以及开关控制电路，所述检测放大电路包括所述第一器件单元，所述开关控制电路通过数据信号线连接所述检测放大电路，且所述开关控制电路包括所述第二器件单元。
在其中一个实施例中，
所述第一器件单元包括晶体管单元P01和晶体管单元P02；
所述检测放大电路还包括第三器件单元，所述第三器件单元包括晶体管单元N03和晶体管单元N04；
所述晶体管单元N03与所述晶体管单元P01构成反相器，所述晶体管单元N04与所述晶体管单元P02构成反相器，且所述晶体管单元N04与所述晶体管单元P02的栅极连接所述晶体管单元N03与所述晶体管单元P01的漏极，所述晶体管单元N04与所述晶体管单元P02的漏极连接所述晶体管单元N03与所述晶体管单元P01的栅极。
在其中一个实施例中，
所述第二器件单元包括晶体管单元P1、晶体管单元P2以及晶体管单元P3；
所述数据信号线包括第一数据线以及第二数据线；
所述晶体管单元P1的漏极连接所述第一数据线，所述晶体管单元P2的漏极连接所述第二数据线，所述晶体管单元P3的源极与漏极分别连接所述第一数据线与所述第二数据线。
在其中一个实施例中，
所述开关控制电路还包括第四器件单元，所述第四器件单元包括晶体管单元N1、晶体管单元N2以及晶体管单元N3；
所述晶体管单元N1的漏极连接所述第一数据线，所述晶体管单元N2的漏极连接所述第二数据线，所述晶体管单元N3的源极与漏极分别连接所述第一数据线与所述第二数据线。
在其中一个实施例中，所述开关控制电路还包括P型开关单元以及N型开关单元，所述P型开关单元用于开启所述第四器件单元，所述N型开关单元用于开启所述第二器件单元。
本申请还提供了一种半导体结构的制作方法，包括：
提供衬底；
于所述衬底上形成第一导电类型阱区；所述第一导电类型阱区包括阱区宽度相同的第一器件区与第二器件区；
于所述第一器件区形成第一有源区，且于所述第二器件区形成第二有源区；
于所述第一有源区上形成第一器件单元，且于所述第二有源区上形成第二器件单元，所述第一器件单元具有第一类驱动电流，所述第二器件单元具有第二类驱动电流，所述第二类驱动电流的电流值高于所述第一类驱动电流的电流值。
在其中一个实施例中，所述第一导电类型阱区的长度方向为行方向，所述第一器件单元中的晶体管与所述第二器件单元中的晶体管呈行列排布，所述第一有源区宽度与所述第二有源区宽度相同。
在其中一个实施例中，所述第二器件单元中的晶体管的阈值电压低于所述第一器件单元中的晶体管的阈值电压。
在其中一个实施例中，所述第二器件区的掺杂浓度低于所述第一器件区的掺杂浓度。
在其中一个实施例中，
所述于所述第一有源区上形成第一器件单元，且于所述第二有源区上形成第二器件单元，包括：
于所述第一有源区上形成第一栅介质层，且于所述第二有源区上形成第二栅介质层；
于所述第一栅介质层上形成第一栅极，且于所述第二栅介质层上形成第二栅极。
在其中一个实施例中，
所述第二栅介质层的厚度小于所述第一栅介质层的厚度，和/或，
所述第二栅极与所述第二有源区之间的功函数之差小于所述第一栅极与所述第一有源区之间的功函数之差。
在其中一个实施例中，所述第二器件单元包括基础器件与附增器件，所述附增器件与所述基础器件之间平行耦合连接。
上述半导体结构及其制作方法，设置在第一导电类型阱区的长度方向上相连的第一器件区A1与第二器件区A2的阱区宽度相同，从而使得第一器件区A1与第二器件区A2之间不会形成台阶，进而有效减少阱边的总边长，以此可以有效降低阱邻近效应对器件性能的影响。因此，本申请可以有效提高半导体结构性能以及良率。
附图说明
为了更清楚地说明本申请实施例或传统技术中的技术方案，下面将对实施例或传统技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为一实施例中提供的半导体结构的结构示意图；
图2为另一实施例中提供的半导体结构的结构示意图；
图3为一实施例中提供的半导体结构的电路示意图；
图4为一实施例中提供的半导体结构的制作方法的流程示意图。
附图标记说明：
附图标记说明：100-第一器件单元，200-第二器件单元，210-基础器件，220-附增器件，300-第三器件单元，400-第四器件单元。
具体实施方式
为了便于理解本申请，下面将参照相关附图对本申请进行更全面的描述。附图中给出了本申请的实施例。但是，本申请可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使本申请的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中在本申请的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本申请。
应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层、掺杂类型和/或部分，这些元件、部件、区、层、掺杂类型和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层、掺杂类型或部分与另一个元件、部件、区、层、掺杂类型或部分。因此，在不脱离本申请教导之下，下面讨论的第一元件、部件、区、层、掺杂类型或部分可表示为第二元件、部件、区、层或部分。
在此使用时，单数形式的“一”、“一个”和“所述/该”也可以包括复数形式，除非上下文清楚指出另外的方式。还应当理解的是，术语“包括/包含”或“具有”等指定所陈述的特征、整体、步骤、操作、组件、部分或它们的组合的存在，但是不排除存在或添加一个或更多个其他特征、整体、步骤、操作、组件、部分或它们的组合的可能性。同时，在本说明书中，术语“和/或”包括相关所列项目的任何及所有组合。
在一个实施例中，请参阅图1，提供一种半导体结构，包括第一导电类型阱区。
第一导电类型可以为N型，也可以为P型。即，第一导电类型阱区可以为N型阱区，也可以为P型阱区。
第一导电类型阱区包括第一器件区A1以及第二器件区A2。第二器件区A2与第一器件区A1在第一导电类型阱区的长度方向上相连。
第一器件区A1内形成有第一有源区AA1。第二器件区A2内形成有第二有源区AA2。
具体地，可以在包括第一器件区A1以及第二器件区A2的第一导电类型阱区形成后，在第一导电类型阱区内形成浅沟槽隔离结构。浅沟槽隔离结构将第一导电类型阱区的第一器件区A1分离而形成第一有源区AA1，同时，浅沟槽隔离结构将第一导电类型阱区的第二器件区A2分离而形成第二有源区AA2。
可以理解的是，这里第一有源区AA1可以包括一个或者一个以上区域。同理，第二有源区AA1也可以包括一个或者一个以上区域。
第一有源区AA1形成有第一器件单元100。第一器件单元100用于提供第一类驱动电流。第二有源区AA1形成有第二器件单元200。第二器件单元200提供第二类驱动电流。第二类驱动电流的电流值高于第一类驱动电流的电流值。
第一器件单元100与第二器件单元200均可以包括多个晶体管，多个晶体管共同实现同一功能。作为示例，请参阅图1，其中，晶体管单元P01与晶体管单元P02均为第一器件单元100，且二者均包括横向排列的两个晶体管。晶体管单元P1、晶体管单元P2以及晶体管单元P3均为第二器件单元200。晶体管单元P3包括纵向排列的两个晶体管。而晶体管单元P1以及晶体管单元P2均包括呈两行两列排列的四个晶体管。
当然，第一器件单元100和/或第二器件单元200也可以只包括一个晶体管，本实施例对此并没有限制。
于此同时，在本实施例中，设置第一器件区A1与第二器件区A2的阱区宽度相同，从而可以有效提高半导体结构性能以及良率。
具体地，在半导体结构制作过程中，首先提供衬底。然后，对衬底进行离子注入形成第一导电类型阱区。而在进行离子注入制造工艺时，离子从注入所用的掩模版的边沿开始扩散，在阱边附近的地方变得密集，从而导致阱表面掺杂浓度会随着距离掩模版的边沿的远近而有所不同，因此整个阱的掺杂浓度是不均匀的。这种不均匀造成器件的性能会随着距离阱边距离的不同而不同，从而形成阱邻近效应(WPE)。
在本实施例中，设置在第一导电类型阱区的长度方向上相连的第一器件区A1与第二器件区A2的阱区宽度相同，从而使得第一器件区A1与第二器件区A2之间不会形成台阶，进而有效减少阱边的总边长，以此可以有效降低阱邻近效应对器件性能的影响。因此，本实施例可以有效提高半导体结构性能以及良率。
在一个实施例中，以第一导电类型阱区的长度方向为行方向，设置第一器件单元100中的晶体管与第二器件单元200中的晶体管呈行列排布。同时，第一有源区AA1宽度与第二有源区AA2宽度相同，从而使得第一器件单元100以及第二器件单元200的位于同一行的晶体管的沟道宽度相同，从而便于器件的设计及制备。
可以理解的是，晶体管的源漏电流方向为沟道长度方向，而与沟道长度方向垂直的方向为沟道宽度方向。即沟道宽度方向与第一导电类型阱区的宽度方向一致。
作为示例，请参阅图1，可以设置第一器件单元100包括多个晶体管，且第二器件单元200包括多个晶体管。同时，第一器件单元100内的多个晶体管与第二器件单元200内的多个晶体管呈多行多列排布。
此时，可以设置第一器件单元100以及第二器件单元200的位于每一行的晶体管的沟道宽度相同。
当然，第一器件单元100以及第二器件单元200内也可以均只包括一个晶体管。此时，也可以设置第一器件单元100中的晶体管与第二器件单元200的晶体管位于同一行，且导电沟通的宽度相同。
在一个实施例中，设置第二器件单元200中的晶体管的阈值电压低于第一器件单元100中的晶体管的阈值电压。
对于晶体管器件，其阈值电压越低，对应的漏极电流越大，即器件可以提供的驱动电流越大。因此，在本实施例中，可以通过阈值电压的设置，而使得第二器件单元200可以提供电流值较大的第二类驱动电流。
在一个实施例中，设置第二器件区A2的掺杂浓度低于第一器件区A1的掺杂浓度，从而可以使得在第二器件区A2内形成的第二有源区AA2的掺杂浓度低于第一器件区A1内形成的第一有源区AA1的掺杂浓度。
同时，第二器件单元200形成在第二有源区AA2，而第一器件单元100形成在第一有源区AA1。因此，此时可以使得第二器件单元200中的晶体管的导电沟道的掺杂浓度低于第一器件单元100中的晶体管的导电沟道掺杂浓度。
而晶体管器件的导电沟道的掺杂浓度越低，器件阈值电压越低。
因此，本实施例通过第二器件区A2以及第一器件区A1的掺杂浓度的设计，可以方便而有效地实现第二器件单元200中的晶体管的阈值电压低于第一器件单元100中的晶体管的阈值电压。
具体地，作为示例，可以在形成进行离子注入的时候，使得对第二器件区A2的注入剂量低于地第一器件区A1的注入剂量，从而使得第二器件区A2的掺杂浓度低于第一器件区A1的掺杂浓度。
在一个实施例中，第二器件单元200中的晶体管的栅介质层厚度小于第一器件单元100中的晶体管的栅介质层厚度。
晶体管器件的栅介质层厚度越大，器件阈值电压越高。因此，本实施例可以通过栅介质层厚度而有效实现第二器件单元200中的晶体管的阈值电压低于第一器件单元100中的晶体管的阈值电压。
具体地，作为示例，可以在第二器件区A2内沉积厚度较小的栅介质层，而在第一器件区A1内沉积厚度较大的栅介质层。
在一个实施例中，第二器件单元200中的晶体管的栅极与第二有源区AA2之间的功函数之差小于第一器件单元100中的晶体管的栅极与第一有源区AA1之间的功函数之差。
栅极与有源区之间的功函数之差不同，器件的阈值电压不同。功函数之差越小，通常阈值电压越低。
因此，本实施例可以通过功函数之差而有效实现第二器件单元200中的晶体管的阈值电压低于第一器件单元100中的晶体管的阈值电压。
具体地，作为示例，可以使得第一有源区AA1与第二有源区AA2具有相同的功函数，而第二器件单元200中的晶体管的栅极与第一器件单元100中的晶体管的栅极选则不同功函数的材料。
在一个实施例中，请参阅图2，第二器件单元200包括基础器件210与附增器件220。附增器件220即为了在与第一器件单元100所在第一器件区A1具有相同阱区宽度的第二器件区A2内形成可以提高更大驱动电流而增设的器件。
具体地，作为示例，请参阅图2，可以在第二器件区A2区内的晶体管单元P1以及晶体管单元P3内增设一个或多个晶体管作为附增器件220。所增设的晶体管与晶体管单元P1及晶体管单元P1内晶体管的结构大小相同，并且所增设置的晶体管与原晶体管共用一个源极或漏极。
在传统工艺过程中，如果第二器件单元200所需提供的驱动电流的较大，通常可能需要对应增加第二器件单元200中的晶体管的沟道宽度，导致设置第二器件单元200所在的阱区的宽度较大，第一器件区A1与第二器件区A2之间形成台阶。
而在本实施例中，通过增设附增器件220来实现第二器件单元200具有较大驱动电流，同时设置第二器件单元200所在的第二器件区A2的阱区宽度与第一器件单元100所在的第一器件区A1的阱区宽度相同，从而即保证足够的驱动电流需求，又可以有效降低阱邻近效应对器件性能的影响。
在一个实施例中，半导体结构包括检测放大电路Sense Amplifier以及开关控制电路SWC。检测放大电路包括第一器件单元100，开关控制电路包括第二器件单元200。
同时，开关控制电路SWC通过数据信号线连接检测放大电路Sense Amplifier，从而为检测放大电路Sense Amplifier提供信号。
在一个实施例中，请参阅图3，第一器件单元100包括晶体管单元P01和晶体管单元P02，晶体管单元P01和晶体管单元P02构成两个第一器件单元100。同时，检测放大电路还包括第三器件单元300。第三器件单元300包括晶体管单元N03和晶体管单元N04，晶体管单元N03和晶体管单元N04构成两个第三器件单元300。
晶体管单元N03与晶体管单元P01构成反相器。二者的栅极连接在一起，并且，二者的漏极连接在一起。同时，晶体管单元N03的源极连接低电平信号端，从而在导通时输入低电平信号。晶体管单元P01的源极连接高电平信号端，从而在导通时输入高电平信号。
晶体管单元N04与晶体管单元P02构成反相器。二者的栅极连接在一起，并且，二者的漏极连接在一起。同时，晶体管单元N04的源极连接低电平信号端，从而在导通时输入低电平信号。晶体管单元P02的源极连接高电平信号端，从而在导通时输入高电平信号。
同时，晶体管单元N04与晶体管单元P02的栅极连接晶体管单元N03与晶体管单元P01的漏极，且晶体管单元N04与晶体管单元P02的漏极连接晶体管单元N03与晶体管单元P01的栅极。因此，当晶体管单元N04与晶体管单元P02的栅极接到低电平的检测信号时，晶体管单元P02打开，从而向晶体管单元P02的漏极(即晶体管单元N03与晶体管单元P01的栅极)输出高电平信号而打开晶体管单元N03。晶体管单元N03向其漏极(即晶体管单元N04与晶体管单元P02的栅极)输出低电平信号而再次打开P02而循环进行，从而使得晶体管单元N04与晶体管单元P02的栅极(即晶体管单元N03与晶体管单元P01的漏极)一侧电压越来越低，而晶体管单元N03与晶体管单元P01的栅极(即晶体管单元N04与晶体管单元P02的漏极)一侧电压越来越高，从而对检测信号进行有效放大。
在一个实施例中，请参阅图3，数据信号线包括第一数据线Ldat#以及第二数据线Ldat。第二器件单元200包括晶体管单元P1、晶体管单元P2以及晶体管单元P3，晶体管单元P1、晶体管单元P2以及晶体管单元P3构成三个第二器件单元200。
将晶体管单元N04与晶体管单元P02的栅极(即晶体管单元N03与晶体管单元P01的漏极)一侧记为A侧，且将晶体管单元N03与晶体管单元P01的栅极(即晶体管单元N04与晶体管单元P02的漏极)一侧电压记为B侧。
晶体管单元P1的漏极连接第一数据线Ldat#，同时晶体管单元P2的漏极连接第二数据线Ldat，从而使得开关控制电路可以分别通过第一数据线Ldat#以及第二数据线Ldat而分别连接检测放大单路的A侧与B侧。晶体管单元P1与晶体管单元P2的源极接入相同电压，从而通过第一数据线Ldat#以及第二数据线Ldat为检测放大单路的A侧与B侧预充入等电位电压，从而保证检测准确性。
晶体管单元P3的源极端与漏极分别连接第一数据线Ldat#与第二数据线Ldat，从而可以对于预充电压进行均衡，进而进一步保证检测准确性。
在一个实施例中，请参阅图3，开关控制电路还可以包括第四器件单元400，第四器件单元400包括晶体管单元N1、晶体管单元N2以及晶体管单元N3，晶体管单元N1、晶体管单元N2以及晶体管单元N3构成三个第四器件单元400。
晶体管单元N1的漏极连接第一数据线Ldat#，同时晶体管单元N2的漏极连接第二数据线Ldat，从而使得开关控制电路可以分别通过第一数据线Ldat#以及第二数据线Ldat而分别连接检测放大单路的A侧与B侧。晶体管单元N1与晶体管单元N2的源极接入相同电压，从而通过第一数据线Ldat#以及第二数据线Ldat为检测放大单路的A侧与B侧预充入等电位电压，从而保证检测准确性。
晶体管单元N3的源极端与漏极分别连接第一数据线Ldat#与第二数据线Ldat，从而可以对于预充电压进行均衡，进而进一步保证检测准确性。
作为示例，检测放大电路还可以包括晶体管单元N01以及晶体管单元N02。晶体管单元N01两端可以分别连接第一数据线Ldat#与晶体管单元N04与检测放大单路的A侧(即晶体管单元P02的栅极(即晶体管单元N03与晶体管单元P01的漏极)一侧)，同时晶体管单元N02两端可以分别连接第二数据线Ldat与检测放大单路的B侧(即晶体管单元N03与晶体管单元P01的栅极(即晶体管单元N04与晶体管单元P02的漏极)一侧)，从而可以通过晶体管单元N01与晶体管单元N02控制预充信号在检测信号之前输入至检测放大单路的A侧与B侧。并在预充完成之后，可以关闭晶体管单元N01与晶体管单元N02，然后再输入检测信号。
在一个实施例中，请参阅图3，开关控制电路还包括P型开关单元500以及N型开关单元600。
P型开关单元500用于开启第四器件单元400，N型开关单元600用于开启第二器件单元400。
具体地，请参阅图3，P型开关单元500可以包括晶体管单元Ppre，N型开关单元600可以包括晶体管单元Npre。二者的漏极可以连接在一起，且与第二器件单元200中的各个晶体管的栅极连接，并与第四器件单元400中的各个晶体管的栅极连接。同时，二者的栅极可以连接在一起，从而通过同一栅压信号进行控制。P型开关单元500的源极接高电平信号端。N型开关单元600的源极接低电平信号端。
当输入低电平的栅压信号时，P型开关单元500打开，从而使其源极高电平信号输入至第四器件单元400，而开启第四器件单元400。当输入高电平的栅压信号时，N型开关单元600打开，从而使其源极低电平信号输入至第二器件单元200，而开启第二器件单元200。
在一个实施例中，请参阅图4，还提供一种半导体结构的制作方法，包括如下步骤：
步骤S100，提供衬底；
步骤S200，于衬底上形成第一导电类型阱区；第一导电类型阱区包括阱区宽度相同的第一器件区与第二器件区；
步骤S300，于第一器件区形成第一有源区，且于第二器件区形成第二有源区；
步骤S400，于第一有源区上形成第一器件单元，且于第二有源区上形成第二器件单元，第一器件单元用于提供第一类驱动电流，第二器件单元用于提供第二类驱动电流，第二类驱动电流的电流值高于第一类驱动电流的电流值。
在一个实施例中，第一导电类型阱区的长度方向为行方向，第一器件单元中的晶体管与第二器件单元中的晶体管呈行列排布，第一器件单元以及第二器件单元的位于同一行的晶体管的沟道宽度相同。
在一个实施例中，第二器件单元中的晶体管的阈值电压低于第一器件单元中的晶体管的阈值电压。
在一个实施例中，第二器件区的掺杂浓度低于第一器件区的掺杂浓度。
在一个实施例中，步骤S400包括：
步骤S410，于第一有源区上形成第一栅介质层，且于第二有源区上形成第二栅介质层；
步骤S420，于第一栅介质层上形成第一栅极，且于第二栅介质层上形成第二栅极。
在一个实施例中，第二栅介质层的厚度小于第一栅介质层的厚度。
在一个实施例中，第二栅极与第二有源区之间的功函数之差小于第一栅极与第一有源区之间的功函数之差。
在一个实施例中，第二器件单元包括基础器件与附增器件，附增器件与基础器件之间平行耦合连接。
关于半导体结构的制作方法的具体限定可以参见上文中对于半导体结构的限定，在此不再赘述。
应该理解的是，虽然图4的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤并不是必然按照箭头指示的顺序依次执行。除非本文中有明确的说明，这些步骤的执行并没有严格的顺序限制，这些步骤可以以其它的顺序执行。而且，图1中的至少一部分步骤可以包括多个步骤或者多个阶段，这些步骤或者阶段并不必然是在同一时刻执行完成，而是可以在不同的时刻执行，这些步骤或者阶段的执行顺序也不必然是依次进行，而是可以与其它步骤或者其它步骤中的步骤或者阶段的至少一部分轮流或者交替地执行。
在本说明书的描述中，参考术语“一个实施例”、“理想实施例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特征包含于本申请的至少一个实施例或示例中。在本说明书中，对上述术语的示意性描述不一定指的是相同的实施例或示例。
上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本申请的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对申请专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本申请构思的前提下，还可以做出若干变形和改进，这些都属于本申请的保护范围。因此，本申请专利的保护范围应以所附权利要求为准。

Claims (17)

1.一种半导体结构，其特征在于，包括第一导电类型阱区，所述第一导电类型阱区包括：
第一器件区，所述第一器件区内形成有第一有源区，所述第一有源区形成有第一器件单元，所述第一器件单元用于提供第一类驱动电流；
第二器件区，与所述第一器件区在所述第一导电类型阱区的长度方向上相连，所述第二器件区内形成有第二有源区，所述第二有源区形成有第二器件单元，所述第二器件单元用于提供第二类驱动电流，所述第二类驱动电流的电流值高于所述第一类驱动电流的电流值；
所述第一器件区与所述第二器件区的阱区宽度相同。
2.根据权利要求1所述的半导体结构，其特征在于，所述第一导电类型阱区的长度方向为行方向，所述第一器件单元中的晶体管与所述第二器件单元中的晶体管呈行列排布，所述第一有源区宽度与所述第二有源区宽度相同。
3.根据权利要求1或2所述的半导体结构，其特征在于，所述第二器件单元中的晶体管的阈值电压低于所述第一器件单元中的晶体管的阈值电压。
4.根据权利要求3所述的半导体结构，其特征在于，
所述第二器件区的掺杂浓度低于所述第一器件区的掺杂浓度，和/或，
所述第二器件单元中的晶体管的栅介质层厚度小于所述第一器件单元中的晶体管的栅介质层厚度，和/或，
所述第二器件单元中的晶体管的栅极与所述第二有源区之间的功函数之差小于所述第一器件单元中的晶体管的栅极与所述第一有源区之间的功函数之差。
5.根据权利要求1所述的半导体结构，其特征在于，所述第二器件单元包括基础器件与附增器件，所述附增器件与所述基础器件之间平行耦合连接。
6.根据权利要求1所述的半导体结构，其特征在于，所述半导体结构包括检测放大电路以及开关控制电路，所述检测放大电路包括所述第一器件单元，所述开关控制电路通过数据信号线连接所述检测放大电路，且所述开关控制电路包括所述第二器件单元。
7.根据权利要求6所述的半导体结构，其特征在于，
所述第一器件单元包括晶体管单元P01和晶体管单元P02；
所述检测放大电路还包括第三器件单元，所述第三器件单元包括晶体管单元N03和晶体管单元N04；
所述晶体管单元N03与所述晶体管单元P01构成反相器，所述晶体管单元N04与所述晶体管单元P02构成反相器，且所述晶体管单元N04与所述晶体管单元P02的栅极连接所述晶体管单元N03与所述晶体管单元P01的漏极，所述晶体管单元N04与所述晶体管单元P02的漏极连接所述晶体管单元N03与所述晶体管单元P01的栅极。
8.根据权利要求6所述的半导体结构，其特征在于，
所述第二器件单元包括晶体管单元P1、晶体管单元P2以及晶体管单元P3；
所述数据信号线包括第一数据线以及第二数据线；
所述晶体管单元P1的漏极连接所述第一数据线，所述晶体管单元P2的漏极连接所述第二数据线，所述晶体管单元P3的源极与漏极分别连接所述第一数据线与所述第二数据线。
9.根据权利要求8所述的半导体结构，其特征在于，
所述开关控制电路还包括第四器件单元，所述第四器件单元包括晶体管单元N1、晶体管单元N2以及晶体管单元N3；
所述晶体管单元N1的漏极连接所述第一数据线，所述晶体管单元N2的漏极连接所述第二数据线，所述晶体管单元N3的源极与漏极分别连接所述第一数据线与所述第二数据线。
10.根据权利要求9所述的半导体结构，其特征在于，所述开关控制电路还包括P型开关单元以及N型开关单元，所述P型开关单元用于开启所述第四器件单元，所述N型开关单元用于开启所述第二器件单元。
11.一种半导体结构的制作方法，其特征在于，包括：
提供衬底；
于所述衬底上形成第一导电类型阱区；所述第一导电类型阱区包括阱区宽度相同的第一器件区与第二器件区；
于所述第一器件区形成第一有源区，且于所述第二器件区形成第二有源区；
于所述第一有源区上形成第一器件单元，且于所述第二有源区上形成第二器件单元，所述第一器件单元具有第一类驱动电流，所述第二器件单元具有第二类驱动电流，所述第二类驱动电流的电流值高于所述第一类驱动电流的电流值。
12.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述第一导电类型阱区的长度方向为行方向，所述第一器件单元中的晶体管与所述第二器件单元中的晶体管呈行列排布，所述第一有源区宽度与所述第二有源区宽度相同。
13.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述第二器件单元中的晶体管的阈值电压低于所述第一器件单元中的晶体管的阈值电压。
14.根据权利要求13所述的半导体结构的制作方法，其特征在于，所述第二器件区的掺杂浓度低于所述第一器件区的掺杂浓度。
15.根据权利要求13所述的半导体结构的制作方法，其特征在于，
所述于所述第一有源区上形成第一器件单元，且于所述第二有源区上形成第二器件单元，包括：
于所述第一有源区上形成第一栅介质层，且于所述第二有源区上形成第二栅介质层；
于所述第一栅介质层上形成第一栅极，且于所述第二栅介质层上形成第二栅极。
16.根据权利要求15所述的半导体结构的制作方法，其特征在于，
所述第二栅介质层的厚度小于所述第一栅介质层的厚度，和/或，
所述第二栅极与所述第二有源区之间的功函数之差小于所述第一栅极与所述第一有源区之间的功函数之差。
17.根据权利要求11所述的半导体结构的制作方法，其特征在于，所述第二器件单元包括基础器件与附增器件，所述附增器件与所述基础器件之间平行耦合连接。
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