CN1151549C - 半导体集成电路及其制造方法 - Google Patents

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Abstract

把本来所需金属布线层的层数不同的多个宏单元混合配置到同一LSI芯片上，抑制布线电阻的增大，从而抑制电压降和布线延迟的增大。在LSI衬底上形成的N(N≥3)层以上布线层的多种宏单元之内的至少一个宏单元，具备由第(N-2)布线层形成的布线图形，有第(N-1)布线层的第(N-1)层布线图形和第(N-1)层布线接触图形，与第(N-1)层布线图形相同的第N层布线图形和与第(N-1)层布线接触图形相同的第N层布线接触图形。

Description

半导体集成电路及其制造方法
技术领域
本发明涉及半导体集成电路及其制造方法，特别是涉及已把将在半导体衬底上形成的金属布线层的本来所需的层数不同的多个宏单元混合配置于同一半导体芯片上的大规模集成电路(LSI)的3层以上的金属布线层及其制造方法，例如，使用于对ASIC(专用系统)部分和半导体存储器部分进行混合配置等。
背景技术
在LSI中，有时候要把将在半导体衬底上形成的金属布线层的本来所需的层数不同的多种宏单元混合配置于同一芯片上边。
例如，如图6所示，在LSI芯片60上边，在相邻的区域上已配置形成了ASIC部分61和存储器部分62的情况下，以用现有技术，如图7所示那样，在半导体衬底70上边混合配置3层布线的ASIC部分61和2层布线的存储器部分62的情况为例。
在这种情况下，结果就变成为在ASIC部分61上存在着第1布线层71、第2布线层72和第3布线层73，在存储器部分62上则虽然存在着第1布线层71、第2布线层72，但是，不存在第3布线层73。
在图7中，72a是用于把第2布线层72连接到第1布线层71上的第1接触塞，73a是用于把第3布线层73连接到第2布线层72上的第2接触塞，74是半导体衬底上边的第1绝缘层，75是第1布线层71上边的第2绝缘层，76是第2布线层72上边的第3绝缘层，77是在存储器部分62上的第3绝缘层76上和ASIC部分61中的第3布线层73上边形成的第4绝缘层。
在象上述那样地在与存储器部分同一芯片上边形成ASIC部分61的第3布线层73的情况下，要是用现有的工艺的话，则由于如图7中所示，要先使第2布线层72的表面平坦化后再形成，所以该第二布线层膜厚将变薄，其布线电阻将增大。
但是，在本来所需的金属布线层的层数少的一方的宏单元(在本例中为存储器部分62)中，在把最上层的布线层(上述第2布线层72)用作电源线的情况下，起因于其布线电阻的增大部分的电压降将增大。此外，在把上述最上层布线层(上述第2布线层72)用作决定存储器的工作速度的信号线的情况下，则将会招致起因于其布线电阻的增大部分的布线延迟的增加而造成电学特性(性能)降低。
如上所述，已把本来所需的金属布线层的层数不同的多个宏单元混合配置到同一芯片上边的现有的LSI存在着下述问题：本来所需层数少的一方的宏单元的布线层的布线膜厚变薄，其布线电阻增大，起因于该增大部分会招致电压降或布线延迟的增加。
发明内容
本发明就是为解决上述问题而创造出来的，目的是提供一种在本来所需的金属布线层的层数不同的多个宏单元混合配置到同一芯片上边的情况下，即使是本来所需的金属布线层的层数少的一方的宏单元的布线层的布线膜厚变薄，也可以抑制其布线电阻的增大，可以抑制起因于其增大部分的电压降和布线延迟的增加的半导体集成电路及其制造方法。
作为本发明的第1方面，一种半导体集成电路，具备：在半导体衬底上边形成的第1宏单元，上述第1宏单元具有从最上层布线层开始分别由金属布线层构成的3层布线层，从最上层布线层开始按顺序分别称为第N布线层、第(N-1)布线层和第(N-2)布线层；和在同一半导体衬底上边形成，具有从最上层布线层开始与上述第1宏单元相同的3层布线层的第2宏单元，其特征是，上述第2宏单元具备：由第(N-2)布线层形成的第(N-2)层布线图形；由上述第(N-1)布线层形成的第(N-1)层布线接触图形；由第N布线层形成的第N层布线图形；由上述第N层布线形成，与上述(N-1)层布线接触图形具有相同的图形的第N层布线接触图形；把上述第(N-1)层布线接触图形连接到上述第(N-2)层布线接触图形上的第1接触塞；以及把上述第N层布线接触图形连接到上述第(N-1)层布线接触图形上的第2接触塞。
作为本发明的第2方面，一种半导体集成电路制造方法，在第1宏单元区域和第2宏单元区域上已分别形成了器件之后的半导体衬底上边形成从最上层布线层开始分别由金属布线层构成的3层布线层之际，其特征是具备：在上述半导体衬底上部形成的第1绝缘层上形成第1布线层的工序；在上述第1布线层上边形成第2绝缘层的工序；在上述第2绝缘层上边形成第2层布线的工序；在上述2布线层上边形成第3绝缘层的工序；和在上述第3绝缘层上边形成作为最上层布线层的第3布线层的工序，在上述2个宏单元区域之内的第2宏单元区域上形成：用第1布线层形成的第1层布线图形；用第2布线层形成的第2层布线接触图形；用第3布线层形成的第3层布线图形；用上述第3布线层形成、具有与上述第2层布线接触图形相同的图形的第3层布线接触图形。
如上所述，若采用本发明，则可以实现在本来所需的金属布线层的层数不同的多个宏单元混合配置在同一芯片上边的情况下，即使是本来所需的金属布线层的层数少的一方的宏单元的布线层的布线膜厚变薄，也可以抑制其布线电阻的增大，可以抑制起因于其增大部分的电压降和布线延迟的增加，抑制性能的降低的半导体集成电路及其制造方法。
附图说明
图1示出了本发明的实施例1的LSI的金属布线构造的剖面之一例。
图2示出了图1中的存储器部分的第2层布线和第3层布线的平面图形之一例。
图3示出了本发明的实施例2的LSI的金属布线构造的剖面之一例。
图4示出了图3中的存储器部分的第1层布线、第2层布线和第3布线层的平面图形之一例。
图5示出了本发明的实施例2的LSI的存储器部分的第2布线层和第3布线层的平面图形之一例。
图6示出了在LSI芯片上边的相邻区域上配置形成了ASIC部分和存储器部分后的图形布局之一例。
图7示出了用现有的技术，在半导体衬底上边混合配置3层布线的ASIC部分和2层布线的存储器部分后的LSI的金属布线构造的剖面之一例。
具体实施方式
以下，参照附图详细地说明本发明的实施例。
本发明的LSI构成为把本来所需的金属布线层的层数不同的多个宏单元混合装配到同一芯片上边，使之分别具备N(N≥3)层的金属布线层，且在多个宏单元之内的本来所需的金属布线层的层数少的一方的宏单元具有金属布线构造方面的特征。
图1是本发明的实施例1的LSI的金属布线构造的剖面之一例。图2(a)、(b)对应地示出了图1中的存储器部分的第3层布线和第2层布线的平面图形之一例。
即，示于图1和图2(a)、(b)的LSI具备已形成于半导体衬底10上边的分别具有由金属布线层(例如铝布线)构成的3层布线层的第1宏单元11和在同一半导体衬底10上边形成且和上述第1宏单元11一样具有分别由金属层构成的N层布线层的第2宏单元12。
上述第1宏单元11是比如说含有CPU等的逻辑部分和模拟电路等的至少一部分的ASIC部分，上述第2宏单元12是比如说半导体存储器部分。上述ASIC部分11和存储器部分12，与例如示于图6的ASIC部分61和与存储器部分62一样，被形成为配置在LSI芯片上的相邻的区域上。
上述ASIC部分11本来所需的金属布线层数是3层，在半导体衬底10上边，具备第1绝缘层21、第1布线层22、第2绝缘层23、第2布线层24、第3绝缘层25、第3布线层26、第4绝缘层27和用来使第2布线层24接触到第1布线层22上的第1接触塞24a以及用来使第3布线层26接触到第2布线层24上的第2接触塞26a。
还有，第1布线层22的膜厚，是例如500nm，第2布线层24的膜厚是例如500nm，第3布线层26的膜厚是例如1000nm，第2绝缘层23的膜厚是例如600nm，第3绝缘层25的膜厚是例如700nm，第4绝缘层27的膜厚是例如600nm。
在这种情况下，上述第1接触塞24a，例如由第2布线层24形成，上述第2接触塞26a，例如由第3布线层26形成。
另一方面，上述存储器部分12，虽然本来所需金属布线层的层数是2层，但却形成为和上述ASIC部分11一样具有3层布线构造，而且，存储器部分12的各层的金属布线层用与ASIC部分11对应的各层的金属布线层相同的布线层以相同的膜厚形成。
此外，为了把ASIC部分11和存储器部分12连接起来，用例如第3布线层形成了宏间布线13。
即，上述存储器部分12，在半导体衬底10上边，具备第1绝缘层21、第1布线层22、第2绝缘层23、第2布线层24、第3绝缘层25、第3布线层26、第4绝缘层27和用来使第2布线层24接触到第1布线层22上的第1接触塞24a以及用来使第3布线层26接触到第2布线层24上的第2接触塞26a。
在这种情况下，上述第1接触塞24a，例如由第2布线层24形成，上述第2接触塞26a例如由第3布线层26形成。
此外，如图2(a)所示，第3布线层26具有第3层布线图形26b和第3层布线接触图形26c，如图2(b)所示，第2层布线层24具有第2布线层图形24b和第2层布线接触图形24c。在这种情况下，第3层布线图形26b与第2层布线图形24b相同，第3层布线接触图形26c与第2层布线接触图形24c相同。还有，第2层布线图形24b和第1布线层22的图形通常是不同的。
在用CAD(计算机辅助设计)生成上述LSI的金属布线层的图形的情况下，由于上述第3层布线图形26b与第2层布线接触图形24b图形相同，第3层布线接触图形26c与第2层布线接触图形24c用相同的图形生成，所以，CAD在软件上的负担轻。
即，若采用上述实施例1的LSI的布线构造，则在ASIC部分11和存储器部分12在同一芯片上边形成的情况下，使存储器12的第2布线层24的布线版图用相同的尺度照原样不变地形成于第3布线层26上，其布线膜厚，用与ASIC部分11的第3布线层26相同的膜厚形成。
这样一来，在比如说采用平坦化之后形成除最上层的金属布线层之外的金属布线层、最上层的绝缘层之外的绝缘层的表面的工艺情况下，即使是存储器部分12的第2布线层24的布线膜厚将变薄，由于可以用第2布线层图形24b进行膜厚修正，所以可以抑制第2布线层图形24b的布线电阻的增大。
此外，作为上述第2层布线图形24b，在仅仅配置用于供给上述存储器部分11的工作电源的电源线的情况下，还可以抑制第2层布线图形24b的布线电阻的增大，可以抑制起因于该增大的电压降，可以抑制性能的降低。
此外，作为上述第2层布线图形24b，在配置用于供给上述存储器部分11的工作电源的电源线和用于传送存储器11的信号的信号线的情况下，可以抑制第2层布线图形24的布线电阻的增大，可以抑制起因于该增大的电压降和布线延迟的增大，可以抑制性能的降低。这种情况下，作为上述第3层布线图形26b，也可以仅仅配置上述第2层布线图形24b中的上述电源线和上述信号线中的决定存储器部分11的工作速度的信号线。
另外，由于上述第3层布线图形26b和第2层布线图形24b相同，两者将变成同一电位，所以两者之间的电容耦合比较小。
图3示出了本发明的实施例2的LSI的金属布线构造的剖面之一例。图4(a)、(b)和(c)示出了图3中的存储器部分的第3层布线、第2层布线和第1层布线平面图形之一例。
即，示于图3和图4(a)、(b)、(c)中的LSI参照图1和图2(a)、(b)与前边说过的LSI金属布线构造比，除(1)在存储器部分12a中，用第2布线层仅仅形成了第2层布线接触图形24c(没有形成第2层布线图形24b)，(2)存储器部分12a中的第3层布线图形26b和第1布线层22的图形是相同这一点，除此之外皆是相同的，故赋予同一标号而免予详细说明。
即，若采用上述实施例2的LSI的布线构造，则在同一芯片上形成ASIC部分11和存储器部分12a的情况下，使本来在存储器部分12a的第2布线层24上边形成的布线版图在第3布线层26上形成，其布线膜厚用与ASIC部分11的第3布线层同样的膜厚形成。在这种情况下，在存储器部分11a的第2层布线24上形成为仅仅剩下已在存储器部分11a的第3布线层26上形成的布线版图的接触图形24c。这样一来，若令存储器部分11a的第1布线层22上的接触图形的直径为V1，令第2布线层24的接触图形24c的边缘(fringe)为h1，就可以把在存储器部分11a的第2布线层24上形成的接触图形24c的直径设计成V1+2×h1。
因此，通过采用先使第2布线层24的表面平坦化后形成的工艺，即使存储器部分11a的第2布线层24的接触图形24c的膜厚变薄了，由于可以用第3层布线26修正膜厚，因此仍可以抑制布线电阻的增大。
还有，由于上述第2布线层24的图形是接触图形24，第3布线层26/第2布线层24的图形相对面积和第2布线层24/第1布线层22的图形相对面积都小，第3布线层26/第1布线层22的相对间隔长，所以，相对的布线图形间的电容耦合变成为比上述实施例1小。
图5(a)、(b)示出了本发明的实施例3的LSI的第3层布线和第2层布线的平面图形之一例。
即，具有示于图5(a)、(b)的布线层的LSI，与参照图1和图2(a)、(b)的上述LSI的金属布线构造相比，在第3层布线图形26b的布线宽度被形成为对于上述第2层布线图形24b的布线宽度具有变换差(即，上述第3层布线图形26b和上述第2层布线图形24b布线宽度不同)这一点上不同，由于除此之外是一样的，故赋予同一标号而免予详细说明。
例如，在第3层布线26的设计规则是第2层布线的设计规则的1.2倍的情况下(第2层布线图形24b的最小布线宽度例如为0.5μm，则第3层布线图形26b的最小布线宽度为0.6μm的时候)，作为第3层布线图形26b，相对第2层布线图形24b的布线宽度的两侧，每侧分别宽出(扩大)ΔT＝0.05μm的布线宽度。
即，若采用上述实施例3的LSI的布线构造，则由于在第2布线层24的设计规则和第3布线层26的设计规则不同的情况下，使之具有与各个的布线层的设计规则对应的变换差，所以对于实现不违反设计规则的芯片构成是有效的。
其次，说明本发明的LSI的布线构造的制造方法。
即，实施例4的LSI的布线构造的制造方法的特征是：如图1所示，在第1宏单元11区域和第2宏单元12区域上已分别形成了器件之后的半导体衬底上边分别形成由金属布线层构成的N(N≥3)层的布线层之际，具备：在上述半导体衬底10上边的第1绝缘层21上形成(N-2)层布线层22的工序；在上述(N-2)布线层上边形成第2绝缘层23的工序；在上述第2绝缘层上边形成第(N-1)布线层24的工序；在上述(N-1)布线层上边形成第3绝缘层25的工序；在上述第3绝缘层上边形成第N布线层26的工序，在上述2个宏单元区域之内的一方的宏单元区域上，形成用第(N-2)布线层22形成的第(N-2)层布线图形，用第(N-1)布线层24形成的第(N-1)层布线图形24b，用上述第(N-1)层布线形成的第(N-1)层布线接触图形24c，用第N布线层26形成、具有与上述第(N-1)层布线图形24b相同的图形的第N层布线图形26b，由上述第N布线层26形成、具有与上述第(N-1)层布线接触图形24c相同的图形的第N层布线接触图形26c。
还有，在形成除上述第N布线层26之外的布线层和绝缘层之际，也有时使布线层或绝缘层表面平坦化。
此外，作为上述第(N-1)层布线图形24b，有时候仅仅配置用来供给上述一方的宏单元区域的工作电源的电源线，有时候作为上述第(N-1)层布线图形配置用来供给上述一方的宏单元区域的工作电源的电源线和传送信号用的信号线，作为上述第N层布线图形26b，配置在上述第(N-1)层布线图形24b中的上述电源线和上述信号线之内决定工作速度的信号线。
此外，在上述实施例4中，使上述第N层布线图形26b的布线宽度与上述第(N-1)层布线图形24b的布线宽度不同是可能的。还有，用来使第(N-1)层布线接触图形24c连接到第(N-2)布线层22的图形上的第1接触塞24a虽然也可以在第2绝缘层23上开孔后的第(N-1)布线层24形成时与第(N-1)层布线图形24b同时形成，但也可以在第2绝缘层23上开孔后采用埋入工艺预先埋入接触塞。
和上述一样，用来使第N层布线接触图形26c连接到第(N-1)布线层24的接触图形24c上的第2接触塞26a虽然也可以在第3绝缘层25上开孔后的第N布线层26形成时与第N层布线图形26b同时形成，但也可以在第3绝缘层25上开孔后采用埋入工艺预先埋入接触塞。
此外，实施例5的LSI的布线构造的制造方法的特征是：如图3所示，在第1宏单元11区域和第2宏单元12区域上已分别形成了器件之后的半导体衬底上边分别形成由金属布线层构成的N(N≥3)层布线层之际，具备：在上述半导体衬底10上边的第1绝缘层21上形成(N-2)层布线层22的工序；在上述(N-2)布线层上边形成第2绝缘层23的工序；在上述第2绝缘层上边形成第(N-1)布线层24的工序；在上述(N-1)布线层上边形成第3绝缘层25的工序；在上述第3绝缘层上边形成第N布线层26的工序，在上述2个宏单元区域之内的一方的宏单元区域上，形成用第(N-2)布线层22形成的第(N-2)层布线图形，用第(N-1)布线层24形成的第(N-1)层布线接触图形24c，用第N布线层26形成的第N层布线图形26b，用上述第N布线层26形成并具有与上述第(N-1)层布线接触图形24c相同的图形的第N层布线接触图形26c。
此外，在形成上述第N布线层26以外的布线层和绝缘层之际，有时候要使布线层或绝缘层的表面平坦化。
此外，作为上述第N层布线图形26b，可以使之具有与第(N-2)布线层22的图形相同的图形。或使上述第N层布线图形26b的布线宽度和上述第(N-2)布线层22的图形的布线宽度不同。
还有，用来使第(N-1)层布线接触图形24c连接到第(N-2)布线层22的图形上的第1接触塞24a虽然也可以在第2绝缘层上开孔后的第(N-1)布线层24形成时与第(N-1)层布线图形24c同时形成，但也可以在第2绝缘层23上开孔后采用埋入工艺预先埋入接触塞。
和上述一样，用来使第N层布线接触图形26c连接到第(N-1)布线层24的接触图形24c上的第2接触塞26a虽然也可以在第3绝缘层25上开孔后的第N布线层26形成时与第N层布线图形26b同时形成，但也可以在第3绝缘层25上开孔后采用埋入工艺预先埋入接触塞。

Claims (20)

1、一种半导体集成电路，具备：
在半导体衬底上边形成的第1宏单元，上述第1宏单元具有从最上层布线层开始分别由金属布线层构成的3层布线层，从最上层布线层开始按顺序分别称为第N布线层、第(N-1)布线层和第(N-2)布线层；和
在同一半导体衬底上边形成，具有从最上层布线层开始与上述第1宏单元相同的3层布线层的第2宏单元，其特征是，
上述第1宏单元和上述第2宏单元本来所需的金属布线层彼此不同，
上述第1宏单元和上述第2宏单元的最上层布线层具有相同的厚度并且用同一布线层形成，
上述第2宏单元具备：
由第(N-2)布线层形成的第(N-2)层布线图形；
由上述第(N-1)布线层形成的第(N-1)层布线接触图形；
由第N布线层形成的第N层布线图形；
由上述第N布线层形成，与上述第(N-1)层布线接触图形具有相同的图形的第N层布线接触图形；
把上述第(N-1)层布线接触图形连接到上述第(N-2)层布线图形上的第1接触塞；以及
把上述第N层布线接触图形连接到上述第(N-1)层布线接触图形上的第2接触塞。
2、根据权利要求1的半导体集成电路，其特征是：
上述第2宏单元还具备由上述第(N-1)布线层形成的、与上述第N层布线图形具有相同的图形的第(N-1)层布线图形。
3、根据权利要求2的半导体集成电路，其特征是：作为上述第(N-1)层布线图形仅仅配置用于供给上述第2宏单元的工作电源的电源线。
4、根据权利要求2的半导体集成电路，其特征是：作为上述第(N-1)层布线图形，配置用于供给上述第2宏单元的工作电源的电源线和用于传送上述第2宏单元的信号的信号线；及作为上述第N层布线图形配置有上述第(N-1)层布线图形的电源线和信号线中决定上述第2宏单元工作速度的信号线。
5、根据权利要求2的半导体集成电路，其特征是：上述第N层布线图形和上述第(N-1)层布线图形布线宽度不同。
6、根据权利要求1的半导体集成电路，其特征是：上述第N层布线图形和第(N-2)层布线图形相同。
7、根据权利要求1-6中任一项的半导体集成电路，其特征是：上述第N层布线图形和第(N-2)层布线图形布线宽度不同。
8、根据权利要求1-6中任一项的半导体集成电路，其特征是：用于连接上述第1宏单元与第2宏单元的宏单元间布线用同一布线层形成。
9、根据权利要求1-6中任一项的半导体集成电路，其特征是：上述2个宏单元的同一布线层具有相同的厚度。
10、根据权利要求1-6中任一项的半导体集成电路，其特征是：上述2个宏单元的最上层的金属布线层比下层的金属布线层厚。
11、根据权利要求1-6中任一项的半导体集成电路，其特征是：上述2个宏单元的最上层以外的金属布线层的表面已平坦化。
12、根据权利要求1-6中任一项的半导体集成电路，其特征是：上述第1宏单元是ASIC部分，上述第2宏单元是存储器部分。
13、一种半导体集成电路制造方法，在第1宏单元区域和第2宏单元区域上已分别形成了器件之后的半导体衬底上边形成从最上层布线层开始分别由金属布线层构成的3层布线层之际，其特征是具备：
在上述半导体衬底上部形成的第1绝缘层上形成第1布线层的工序；
在上述第1布线层上边形成第2绝缘层的工序；
在上述第2绝缘层上边形成第2布线层的工序；
在上述2布线层上边形成第3绝缘层的工序；和
在上述第3绝缘层上边形成作为最上层布线层的第3布线层的工序，
在上述2个宏单元区域之内的第2宏单元区域上形成：
用第1布线层形成的第1层布线图形；
用第2布线层形成的第2层布线接触图形；
用第3布线层形成的第3层布线图形；
用上述第3布线层形成、具有与上述第2层布线接触图形相同的图形的第3层布线接触图形，并且在上述第1宏单元区域中形成的第1宏单元和在上述第2宏单元区域中形成的第2宏单元本来所需的金属布线层彼此不同，上述第1宏单元和上述第2宏单元的最上层布线层具有相同的厚度并且用同一布线层形成。
14、根据权利要求13的半导体集成电路制造方法，其特征是：
在上述第2宏单元区域上还形成：
用上述第2布线层形成、具有与上述第3层布线图形相同的图形的第2层布线图形。
15、根据权利要求14的半导体集成电路制造方法，其特征是：作为上述第2层布线图形，仅配置用于供给上述第2宏单元区域的工作电源的电源线。
16、根据权利要求14的半导体集成电路制造方法，其特征是：作为上述第2层布线，配置有用于供给上述第2宏单元区域的工作电源的电源线和用于传送上述第2宏单元区域的信号的信号线；作为上述第3层布线图形配置有上述第2层布线图形的电源线和信号线中决定上述第2宏单元区域工作速度的信号线。
17、根据权利要求14的半导体集成电路制造方法，其特征是：使上述第3层布线图形的布线宽度与上述第2层布线图形的布线宽度不同。
18、根据权利要求13的半导体集成电路制造方法，其特征是：作为上述第3层布线图形使之具有与第1层布线图形相同的图形。
19、根据权利要求13或18的半导体集成电路制造方法，其特征是：使上述第3层布线图形的布线宽度与上述第1层布线图形的布线宽度不同。
20、根据权利要求13-18中任一项的半导体集成电路制造方法，其特征是：在上述2个宏单元区域之内的第2宏单元区域上形成半导体存储器。
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