CN1538506A - 多层半导体晶片结构 - Google Patents
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Abstract
一种多层半导体晶片结构，定义有闲置区域，其为限制测试键设置的区域，第一切割道与第二切割道为定义一芯片的转角点，且第一切割道与第二切割道为一多层结构，且多层结构中的至少一层为低介电常数的介电层。一闲置区域为定义于该第一切割道上，且该闲置区域的面积A1以下列公式定义：A1＝D1×S1，其中D1代表自该芯片的转角点起朝向该芯片的主要区域且沿该第一切割道延伸的距离，S1代表该第一切割道的宽度。另一闲置区域定义于该第一切割道与该第二切割道的交错处，且该闲置区域的面积As以下列公式定义：As＝S1×S2，其中S2代表该第二切割道的宽度。
Description
技术领域
本发明有关于一种具有低介电常数之内金属介电层的半导体晶片，特别有关一种切割道(scribe line)上的测试键(test key)配置的设计规则。本发明更有关于一种于芯片的转角区域的导线环(conductive ring)设计规则。一词汇闲置区域(free area)意谓切割道上禁止设置测试键的区域，其可防止芯片的转角区域附近发生脱层(delamination)或剥离(peeling)的现象。于导线环中形成一个或多个槽沟，则可避免施加于芯片转角区域的应力导致低介电常数层发生裂痕缺陷。
背景技术
集成电路制造业者一直朝着较细小的线路宽度、低介电常数材料以及其它可制造小尺寸且高速的半导体组件的相关技术发展，则如何维持良率与产量的挑战性也变得更加严峻。就可靠度的考量，芯片的转角区域附近的低介电常数材料会发生裂痕缺陷，特别是在芯片切割过程中最易发生。
一个半导体晶片通常包含有多个实质隔绝的芯片，由切割道的设置可使其互相分离。制作有电路的个别芯片会被切割而自晶片分离，且会独立封装或封装成为多芯片模块。在半导体制造中，半导体组件或集成电路(IC)必须持续地在每个步骤中进行测试以维持组件品质，而测试电路与实际组件会同时制造。典型的测试方法是于芯片之间的切割道上提供数个测试键，且由一金属垫将测试键电连接至一外部电极。测试键被选择性地测试晶片的各种不同性质，例如：起始电压、饱和电流、栅极氧化层厚度或漏电流等等。
一般而言，切割道为一种不具有图案的多层结构，宽度约80～100μm，其宽度依据制作于晶片内的芯片尺寸而有所不同。为了防止晶片切割制程所诱发的裂痕波及至芯片内部，每个芯片的周围均设置有一密封环(sealring)，其宽度约为3～10μm。然而在晶片制造过程中，切割道常诱发一些缺陷。而且，若是多层结构中的至少一层由高热膨胀系数的金属材料所构成，此层所发生的尺寸变化便足以诱发高阶内应力至切割道，则切割道的周围部份会产生缺陷，如：剥离、脱层或介电层破裂等等。若多层结构中包含有一低介电常数之内金属介电层，则经常会发现上述的切割道缺陷。
切割道上的测试键配置的设计规则，其主要考量在于切割制程所产生的应力是否会导致芯片转角处的测试键附近发生严重的剥离现象，此剥离现象会使芯片转角处的多层材料接口处发生脱层现象。脱层现象会影响组件可靠度，且会促成阶梯残留(stringer)而干扰集成电路之后续制程与测试。
目前已经提出一些方案来解决有关半导体晶片制造与切割制程的一些技术性问题。一种方式利用电浆蚀刻制程于绝缘区域制作多个沟槽，可使此处的裂痕大幅减少，但仍无法完全防止裂痕产生。因此，当前亟需新开发一种测试键设计规则，用以防止芯片转角处附近发生脱层或剥离的现象。
为了提供线路以供给一接地电压或一电源电压至芯片内的电路单元，现有技术于芯片的主要区域上制作一导电环。在树脂型封装的密封过程中，常发现芯片转角处的保护膜会因应力而破裂。美国专利第5,371,411号揭示一种解决方法，于防护环(guard ring)中制作一沟槽或一列的小孔洞，但是一般认为此种防护环中的开口仍无法防止内金属介电层于芯片切割制程中所产生的裂痕缺陷。如果防护环的转角处附近使用一低介电常数材料，则上述的裂痕问题会变得更加严重，且会降低可靠度。因此，亟需新开发一种有关于芯片转角处的防护环设计规则，用以防止内金属介电层于芯片切割制程中所产生的裂痕现象。
发明内容
有鉴于此，本发明的主要目的就在于提供一闲置区域，为切割道上禁止或实质上限制设置测试键的区域，可防止芯片转角处附近发生脱层或剥离现象。
本发明的另一目的就在于提供一导电环，其包含有一个沟槽、多个沟槽或一列孔洞，可防止低介电常数材料因施加应力于芯片转角处而产生的裂痕问题。
为达成上述目的，本发明提供一种多层半导体晶片结构，用以定义制作于其上的复数个芯片。一第一切割道沿一第一方向延伸，一第二切割道沿一第二方向延伸，其中该第二切割道与该第一切割道交错于一第一芯片之一转角点。至少一闲置区域定义于该第一切割道与该第二切割道之中至少一个之上，其中一测试键被限制设置于该闲置区域内。该闲置区域定义于该多层半导体晶片结构的顶层，或是顶部三层中的至少一层。分离该芯片的切割制程使用下列一种切割方法：钻石切割、雷射切割、射流切割、水刀切割或是上述切割方式的组合。该晶片结构中的至少一层为一低介电常数的介电层，介电常数约略小于3.5，更佳者为电常数小于3.0。
该闲置区域定义于该第一切割道上，且该闲置区域的面积A1以下列公式定义：A1＝D1×S1，其中D1代表自该第一芯片的该转角点起沿该第一方向延伸的距离，且S1代表该第一切割道的宽度。该闲置区域内设置有至少一个测试键，且该测试键与该闲置区域的面积比例R1符合下列公式：R1＝M1/A1，其中M1代表该闲置区域内的该至少一个测试键的总面积，且R1约略小于10％。该距离D1约略小于600μm，该第一切割道的宽度S1约略大于20μm。
该闲置区域定义于该第一切割道与该第二切割道的交错处，且该闲置区域的面积As以下列公式定义：As＝S1×S2，其中S1代表该第一切割道的宽度，且S2代表该第二切割道的宽度。该闲置区域内设置有至少一个测试键，且该测试键与该闲置区域的面积比例Rs符合下列公式：Rs＝Ms/As，其中Ms代表该闲置区域内的该至少一个测试键的总面积，且Rs约略小于10％。该第一切割道的宽度S1与该第二切割道的宽度S2均约略大于20μm。
为达成上述目的，本发明提供一种多层半导体晶片结构，用以定义制作于其上的复数个芯片。该芯片包含有一第一周边区域以平行该第一切割道的方式延伸，一第二周边区域以平行该第二切割道的方式延伸，一导电环形成于该第一芯片的该第一周边区域与该第二周边区域，以及一开口图案形成于该导电环内且邻近于该第一芯片的转角区域。该开口图案包含有至少两个沟槽、或两列孔洞，且该开口图案沿该第一周边区域与该第二周边区域之中至少一个方向延伸。该第一芯片包含有一具有复数个电路单元的电路区域，该导电环电连接至该电路单元以提供一电源电压或一接地电压给该电路单元。该导电环的宽度为50～300μm。
附图说明
图1显示本发明第一实施例的晶片的上视图。
图2显示晶片切割道的多层结构的剖面示意图。
图3A为第一种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。
图3B为第二种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。
图3C为第三种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。
图3D为第四种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。
图4为第五种闲置区域的上视图，其显示一个芯片的四个转角点附近的切割道上的闲置区域。
图5为第六种闲置区域的上视图，其显示四个芯片之间的切割道上的闲置区域。
图6为第七种闲置区域的上视图，其显示四个芯片之间的切割道上的闲置区域。
图7显示主要区域的导电环的第一种开口图案的上视图。
图8为沿第7图的切线8-8显示一对沟槽的剖面示意图。
图9显示导电环的第二种开口图案的上视图。
图10A～10C显示具有开口图案的导电环与前述闲置区域的设计规则结合的上视图。
符号说明：
半导体晶片 10 第一切割道 12 第二切割道 14
芯片 16、16I、16II、16III、16IV
测试键 18 基底 20 材料层 21、22、23
多层结构 24 主要区域 26 连接垫 33
转角点 P、P1、P2、P3、P4
闲置区域 A1、A2、A3、A4、As
第一周边区域 27I 第二周边区域 27II 导电环 28
转角区域 29 沟槽 30 电路区域 32
具体实施方式
第一实施例
本发明第一实施例提供一种具有闲置区域的半导体晶片，闲置区域意指切割道上限制设置测试键的区域，此种禁止或限定设置测试键的区域可以减少芯片转角处附近发生脱层或剥离现象。切割道上的闲置区域可应用于一低介电常数晶片(LK wafer)。值得注意的是，闲置区域意谓一种限定设置测试键的区域，亦即可允许设置少量的测试键于闲置区域内，但是此闲置区域内的测试键总面积与闲置区域面积的比例必须符合一可接受的范围。或者，闲置区域意谓一种禁止设置测试键的区域，亦即不允许放置任何的测试键于闲置区域内。
图1显示本发明第一实施例的晶片的俯视图，其包含的复数个芯片可经由切割道而分隔。一半导体晶片10包含有复数个芯片16，且复数条第一切割道12与第二切割道14可使复数个芯片16之间达成实质隔绝的效果。第一切割道12沿第一方向延伸，第二切割道14沿第二方向延伸，且一条第一切割道12与一条第二切割道14的交错处可定义一个芯片16的至少一个转角点(corner point)。如图中所示，第一切割道12沿水平方向延伸，第二切割道14沿垂直方向延伸，则其交错处可定义四个芯片16的转角点。此外，半导体晶片10包含有复数个测试键18，设置于第一切割道12与第二切割道14的闲置区域以外的区域上，以下会详述闲置区域的设计规则。半导体晶片10为一低介电常数晶片，且第一切割道12与第二切割道14均为一种多层结构。
图2显示晶片切割道的多层结构的剖面示意图。一基底20上制作有一多层结构24，而第一切割道12与第二切割道14均为多层结构24的一部份。基底20由基体硅(bulk Si)、硅绝缘体(SOI)、硅化锗(SiGe)、砷化镓(GaAs)、磷化铟(InP)或其它半导体材料所构成。多层结构24包含有复数个材料层21、22、23，且材料层21、22、23中至少一层为一低介电常数介电层，其介电常数约小于为3.5，较佳者为介电常数小于3.0。举例来说，低介电常数介电层可由下列之一种材质所构成：由化学气相沉积所形成的SiOC、SiOCN、由旋转涂布所形成的SiOC、由化学气相沉积所形成的高分子材料，由旋转涂布所形成的高分子材料、氟硅玻璃(FSG)、氧化硅(SiO2)或上述材质的组合。
以下叙述的闲置区域适用于第一、第二切割道12、14的多层结构24中的至少一层。较佳者为，闲置区域定义于多层结构24的顶层。或者是，闲置区域定义于多层结构24的顶部三层中的至少一层。
由适当的切割方法，包含有钻石切割、激光切割、射流切割(例如：水刀切割)或是上述切割方式的组合，可以使晶片10上的具有电路单元的个别芯片16分离开来。测试键18为一种辅助导电结构、一种电性启动结构(如：脉冲编码调变器(PCM))或一种非电性启动结构(如：讯框单元(frame cell))。
以下实施例详细描述闲置区域，其说明一个芯片16的一个转角点附近的第一、第二切割道12、14上限制设置测试键18的区域。
图3A为第一种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。沿第一方向延伸的第一切割道12与沿第二方向延伸的第二切割道14交错配置以分隔出一个芯片16的主要区域26。主要区域26上制作有电路单元，且第一切割道12与第二切割道14的交错处可定义主要区域26的一个转角点P，且转角点P附近的第一切割道12上定义有一闲置区域A1。依据闲置区域的设计规则，测试键18可以任意放置于闲置区域A1以外的第一切割道12或第二切割道14的任何区域上。闲置区域A1的面积以下列公式定义：A1＝D1×S1，其中D1代表自转角点P朝向主要区域26且以第一方向延伸的距离，S1代表第一切割道12的宽度。较佳者为，D1小于600μm，S1大于20μm。闲置区域A1位于第一切割道12的多层结构24中的至少一层。较佳者为，闲置区域A1位于多层结构24的顶层。或者是，闲置区域A1位于多层结构24的顶部三层中的至少一层。上述闲置区域A1内完全禁止设置测试键18。闲置区域A1内亦可允许设置少许的测试键18，但是先决条件为下列公式所定义的面积比例R1必须约略小于10％：R1＝M1/A1，其中M1代表闲置区域A1内设置测试键18的总面积。
图3B为第二种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。相似于图3A所示的组件于此省略叙述。芯片16的转角点P附近的第二切割道14上定义有一闲置区域A2。相似于前述，依据闲置区域的设计规则，测试键18可以任意放置于闲置区域A2以外的第一切割道12或第二切割道14的任何区域上。闲置区域A2的面积以下列公式定义：A2＝D2×S2，其中D2代表自转角点P朝向主要区域26且以第二方向延伸的距离，S2代表第二切割道14的宽度。较佳者为，D2小于600μm，S2大于20μm。闲置区域A2位于第二切割道14的多层结构24中的至少一层。较佳者为，闲置区域A2位于多层结构24的顶层。或者是，闲置区域A2位于多层结构24的顶部三层中的至少一层。上述闲置区域A2内完全禁止设置测试键18。闲置区域A2内亦可允许设置少许的测试键18，但是先决条件为下列公式所定义的面积比例R2必须约略小于10％：R2＝M2/A2，其中M2代表闲置区域A2内设置测试键18的总面积。
图3C为第三种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。相似于图3A、图3B所示的组件于此省略叙述。位于芯片16的转角点P附近，第一切割道12与第二切割道14的交错配置处定义有一闲置区域As。相似于前述，依据闲置区域的设计规则，测试键18可以任意放置于闲置区域As以外的第一切割道12与第二切割道14的任何区域上。闲置区域As的面积以下列公式定义：As＝S1×S2，其中S1代表第一切割道12的宽度，S2代表第二切割道14的宽度。较佳者为，S1约大于20μm，S2约大于20μm。闲置区域As位于多层结构24中的至少一层。较佳者为，闲置区域As位于多层结构24的顶层。或者是，闲置区域As位于多层结构24的顶部三层中的至少一层。上述闲置区域As内完全禁止设置测试键18。闲置区域As内亦可允许设置少许的测试键18，但是先决条件为下列公式所定义的面积比例Rs必须不大于10％：Rs＝Ms/As，其中Ms代表闲置区域As内设置测试键18的总面积。
图3D为第四种闲置区域的上视图，其显示一个芯片附近的切割道上的闲置区域。相似于图3A～图3C所示的组件于此省略叙述。相似于前述，依据闲置区域的设计规则，测试键18可以任意放置于闲置区域A1、A2、As以外的第一切割道12或第二切割道14的任何区域上。闲置区域A1、A2、As内亦可允许设置少许的测试键18，但是先决条件为下列公式所定义的面积比例R必须约略小于10％：R＝(M1+M2+Ms)/(A1+A2+As)。
以下实施例详细描述闲置区域，其说明一个芯片16的四个转角点附近的第一、第二切割道12、14上限制设置测试键18的区域。图4为第五种闲置区域的上视图，其显示一个芯片的四个转角点附近的切割道上的闲置区域。相似于图3A、图3D所示的组件于此省略叙述。一对第一切割道12I、12II与一对第二切割道14I、14II可分隔出一个芯片16，且其交错处可定义主要区域26的四个转角点P，且每一个转角点P附近定义有闲置区域A1、A2、As。依据闲置区域的设计规则，测试键18可以任意放置于闲置区域A1、A2、As以外的第一切割道12与第二切割道14的任何区域上。
以下实施例详细描述闲置区域，其说明四个芯片16之间的第一、第二切割道12、14上限制设置测试键18的区域。图5为第六种闲置区域的上视图，其显示四个芯片之间的切割道上的闲置区域。第一切割道12与第二切割道14可使相邻的四个芯片16I、16II、16III、16IV互相隔离，且其交错处可分别定义四个芯片16I、16II、16III、16IV的四个转角点P1、P2、P3、P4，且四个转角点P1、P2、P3、P4附近定义有闲置区域A1、A2、A3、A4、As。依据闲置区域的设计规则，测试键18可以任意放置于闲置区域A1、A2、A3、A4、As以外的第一切割道12与第二切割道14的任何区域上。
闲置区域A1定义于第一芯片16I与第三芯片16III之间的第一切割道12上，且邻近于转角点P1、P3。闲置区域A1的面积以下列公式定义：A1＝D1×S1，其中D1代表自转角点P1朝向第一芯片16I的主要区域且以第一方向延伸的距离，S1代表第一切割道12的宽度。较佳者为，D1小于600μm，S1大于20μm。闲置区域A1内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例R1必须约略小于10％：R1＝M1/A1，其中M1代表闲置区域A1内设置测试键18的总面积。
闲置区域A2定义于第一芯片16I与第二芯片16II之间的第二切割道14上，且邻近于转角点P1、P2。闲置区域A2的面积以下列公式定义：A2＝D2×S2，其中D2代表自转角点P2朝向第二芯片16II的主要区域且以第二方向延伸的距离，S2代表第二切割道14的宽度。较佳者为，D2小于600μm，S2大于20μm。闲置区域A2内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例R2必须约略小于10％：R2＝M2/A2，其中M2代表闲置区域A2内设置测试键18的总面积。
闲置区域A3定义于第三芯片16III与第四芯片16IV之间的第二切割道14上，且邻近于转角点P3、P4。闲置区域A3的面积以下列公式定义：A3＝D3×S2，其中D3代表自转角点P3朝向第三芯片16III的主要区域且以第二方向延伸的距离，S2代表第二切割道14的宽度。较佳者为，D3小于600μm，S2大于20μm。闲置区域A3内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例R3必须约略小于10％：R3＝M3/A3，其中M3代表闲置区域A3内设置测试键18的总面积。
闲置区域A4定义于第二芯片16II与第四芯片16IV之间的第一切割道12上，且邻近于转角点P2、P4。闲置区域A4的面积以下列公式定义：A4＝D4×S1，其中D4代表自转角点P4朝向第四芯片16IV的主要区域且以第一方向延伸的距离，S1代表第一切割道12的宽度。较佳者为，D4小于600μm，S1大于20μm。闲置区域A4内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例R4必须约略小于10％：R4＝M4/A4，其中M4代表闲置区域A4内设置测试键18的总面积。
闲置区域As定义于第一切割道12与第二切割道14的交错配置处，且邻近于转角点P1、P2、P3、P4。闲置区域As的面积以下列公式定义：As＝S1×S2，其中S1代表第一切割道12的宽度，S2代表第二切割道14的宽度。较佳者为，S1大于20μm，S2大于20μm。闲置区域As内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例Rs必须约略小于10％：Rs＝Ms/As，其中Ms代表闲置区域As内设置测试键18的总面积。
除此之外，对于第一切割道12或第二切割道14的多层结构24而言，闲置区域A1、A2、A3、A4、As为多层结构24中的至少一层。较佳者为，闲置区域A1、A2、A3、A4、As位于多层结构24的顶层。或者是，闲置区域A1、A2、A3、A4、As位于多层结构24的顶部三层中的至少一层。
图6为第七种闲置区域的上视图，其显示四个芯片之间的切割道上的闲置区域。相似于图5所示的组件于此省略叙述。不同之处在于，闲置区域A1、A2、A3、A4、As为不对称图案，其中D1不等于D4，且D2不等于D3。
相较于现有技术，本发明所提供的上述七种闲置区域可避免切割制程中所施加应力导致芯片转角处附近发生剥离现象，进而可防止芯片转角处附近的多层结构接口发生脱层现象。因此，由闲置区域来限制切割道上的测试键设置区域，可以确保集成电路组件的可靠度。
第二实施例
本发明第二实施例提供一种导电结构，其乃环绕一个芯片的主要区域的周围。为了防止施加于芯片转角处的应力造成破裂缺陷，邻近于芯片转角处的导电结构中提供有一开口图案，且对于使用低介电常数材料的晶片而言，此开口图案设计的防止破裂缺陷的达成效果特别显著。甚且，具有开口图案的导电结构可以与前述闲置区域的设计规则结合，以同时达成二者功效。
图7显示一个主要区域的导电环的第一种开口图案的上视图。相似于先前图标所示的组件于此省略叙述。芯片16的主要区域26由第一切割道12与第二切割道14的交错配置所定义形成。主要区域26的沿第一方向上定义有一第一周边区域27I，主要区域26的沿第二方向上定义有一第二周边区域27II，且第一周边区域27I与第二周边区域27II之交错处定义为一转角区域29。主要区域26内制作有一导电结构(以下称之为一导电环28)，其以邻近于第一周边区域27I与第二周边区域27II的方式延伸。值得注意的是，导电环涵盖圆形、长方形以及正方形的封合型式。导电环28中包含有一开口图案，例如：一个或多个沟槽30，其位置邻近于转角区域29。此外，主要区域26包含有一电路区域32，其内制作有电路单元与导线且被导电环28所环绕。对于被导电环28环绕的一个芯片而言，导电环28电性连接至电路单元以提供一电源电压或一接地电压。较佳者为，导电环28的宽度W为20～350μm。此外，要区域26包含有复数个连接垫33，形成于导电环28外侧的第一周边区域27I或第二周边区域27II上。
芯片16的主要区域26可形成于一低介电常数晶片上，且转角区域29可为多层结构之一部份。图8沿图7的切线8-8显示一对沟槽30的剖面示意图。于主要区域26中，包含有沟槽30的导电环28形成于一基底20的多层结构24上。多层结构24包含有复数个材料层21、22、23，且材料层21、22、23中至少一层为一低介电常数介电层，其介电常数约小于为3.5，较佳者为介电常数小于为3.0。例如：低介电常数介电层由下列之一种材质所构成：由化学气相沉积所形成的SiOC、SiOCN、由旋转涂布所形成的SiOC、由化学气相沉积所形成的高分子材料，由旋转涂布所形成的高分子材料、氟硅玻璃(FSG)、氧化硅(SiO2)或上述材质的组合。
图7的上视图显示一种适当的开口图案，其包含有一对沟槽30，且设置于转角区域29上。对于一个沟槽30而言，其至少一部份会沿着第一方向或第二方向延伸。依据图7所示，位于转角区域29处的导电环28具有至少两个L字型的沟槽30。
图9显示导电环28的第二种开口图案的上视图。位于转角区域29处的导电环28包含有两列的孔洞，且孔洞的列方式可沿第一周边区域27I或第二周边区域27II延伸。依据图9所示，两列的孔洞呈现L字型的排列方式。
图10A～10C显示具有开口图案的导电环与前述闲置区域的设计规则结合的上视图。相似于图3A～3C、图7所示组件于此省略叙述。位于主要区域26的转角点P附近的第一切割道12与第二切割道14上定义有闲置区域A1、A2、As。依据闲置区域的设计规则，测试键18可以任意放置于闲置区域A1、A2、As以外的第一切割道12与第二切割道14的任何区域上。
如图10A所示，测试键18可以任意放置于闲置区域A1以外的第一切割道12或第二切割道14的任何区域上。闲置区域A1的面积以下列公式定义：A1＝D1×S1。闲置区域A1内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例R1必须约略小于10％：R1＝M1/A1，其中M1代表闲置区域A1内设置测试键18的总面积。
如图10B所示，测试键18可以任意放置于闲置区域A2以外的第一切割道12或第二切割道14的任何区域上。闲置区域A2的面积以下列公式定义：A2＝D2×S2。闲置区域A2内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例R2必须约略小于10％：R2＝M2/A2，其中M2代表闲置区域A2内设置测试键18的总面积。
如图10C所示，测试键18可以任意放置于闲置区域As以外的第一切割道12或第二切割道14的任何区域上。闲置区域As的面积以下列公式定义：As＝S1×S2。闲置区域As内亦可允许设置少许的测试键18，但是下列公式所定义的面积比例Rs必须不大于10％：Rs＝Ms/As，其中Ms代表闲置区域As内设置测试键18的总面积。
Claims (10)
1、一种多层半导体晶片结构，用以定义制作于其上的复数个芯片，其特征在于，该晶片结构包含有：
一第一切割道，其具有一选择的宽度，且沿一第一方向延伸，且邻近于该复数个芯片之一第一芯片；
一第二切割道，其具有一选择的宽度，且沿一第二方向延伸，且邻近于该第一芯片，其中该第二切割道与该第一切割道交错于该第一芯片之一转角点；以及
至少一闲置区域，定义于该第一切割道与该第二切割道之中至少一个之上，其中一测试键被限制设置于该闲置区域内。
2、如权利要求1所述的多层半导体晶片结构，其特征在于，该多层半导体晶片结构中的至少一层为一低介电常数的介电层，且该低介电常数的介电层的介电常数约略小于3.5。
3、如权利要求1所述的多层半导体晶片结构，其特征在于，该闲置区域定义于该第一切割道上，且该闲置区域的面积A1以下列公式定义：A1＝D1×S1，其中D1代表自该第一芯片的该转角点起沿该第一方向延伸的距离，且S1代表该第一切割道的宽度。
4、如权利要求1所述的多层半导体晶片结构，其特征在于，该闲置区域定义于该多层半导体晶片结构的顶部三层中的至少一层。
5、如权利要求3所述的多层半导体晶片结构，其特征在于，该闲置区域内设置有至少一个测试键，且该测试键与该闲置区域的面积比例R1符合下列公式：R1＝M1/A1，其中M1代表该闲置区域内的该至少一个测试键的总面积，且R1约略小于10％。
6、如权利要求1所述的多层半导体晶片结构，其特征在于，该第一芯片包含有：
一第一周边区域，形成于该第一芯片内，且平行该第一切割道；
一第二周边区域，形成于该第一芯片内，且平行该第二切割道；
一导电环，沿着该第一周边区域与该第二周边区域而形成于该第一芯片内；以及
一开口图案，形成于该导电环内，且邻近于该第一芯片的转角区域。
7、如权利要求6所述的多层半导体晶片结构，其特征在于，该开口图案沿该第一周边区域与该第二周边区域之中至少一个方向延伸，且包含有至少两个沟槽。
8、如权利要求6所述的多层半导体晶片结构，其特征在于，该第一芯片包含有一具有复数个电路单元的电路区域，该导电环电连接至该电路单元以提供一电源电压或一接地电压给该电路单元。
9、如权利要求1所述的多层半导体晶片结构，其特征在于，该闲置区域定义于该第一切割道与该第二切割道的交错处，且该闲置区域的面积As以下列公式定义：As＝S1×S2，其中S1代表该第一切割道的宽度，且S2代表该第二切割道的宽度。
10、如权利要求9所述的多层半导体晶片结构，其特征在于，该闲置区域内设置有至少一个测试键，且该测试键与该闲置区域的面积比例Rs符合下列公式：Rs＝Ms/As，其中Ms代表该闲置区域内的该至少一个测试键的总面积，且Rs约略小于10％。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant | ||
| CX01 | Expiry of patent term | ||
| CX01 | Expiry of patent term |
Granted publication date: 20060712 |