JPS6084867A - 横注入型２電極ｄｒａｍセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリデバイスに関するもので。

とくに横注入型２電極ＤＲＡＭセルに係わるものである
。

「従来の技術」 この種の半導体メモリデバイスに関する文献等で広り議
論されているように、２５６にレベル以下のＤＲＡＭメ
モリの開発の中心である。いわゆる１１〜ランジスタセ
ルメモリのアーキテクチＡ７アをスケールアップする場
合、約１メガビツトもしくは４メガビットレベル程度が
限界である。すなわち、スケールアップを図ろうとして
も、？ｇ＋電（信号）コンデンサとアルファ粒子余裕度
のために、スケールアップにはある限界があり、それ以
上のスケ−アップが不可能であると思われるからである
。このスケールアップに対するＰ５害を克服すべく、所
定の組込みゲインを持つランダムアクセスメモリ（ｆ（
ＡＭ）の実現に向１ノ工数多くの試みが行われてぎた。

すなわち、情報が所定の物理的位置に電荷として蓄積さ
せた場合、蓄積された電荷が増幅されて読出し信号を生
成することがきわめて望ましい。ｂしこれが実現可能な
らば、ｔ？ンス増幅器とビット線の結線の設晶Ｉがあま
り重大な問題ではなくなり、また読出し中のセルの受り
るピット線負担瓜を減少させることによって高速化が実
現できるとともに、ビット線もしくはセンス増幅器に現
れる浮遊電荷ないし電圧による読出しエラーの発生がお
さえられることとなる。

上記の観点から、高密度でしかもゲインを有するメモリ
セルを設計ずべく多くの試みがなされてきたが、このよ
うなメモリセルの設計は困難である。

［発明が解決しようとする問題点］ 故に本発明の第一の目的はゲインを有する高密度メモリ
セルを提供することにある。

ところで、ゲインを有するセルがすべて等しく望ましい
読出し特性をもっているわけではない。

とくに、大きな読出し信号比、すなわち蓄積された１”
と“０”に対応した信号間の大きな比を・ｂつことがき
わめて望ましい。

従って１本発明の第二の目的は高い読出し比を有するメ
モリヒルを提供することにある。

さらに本発明の第三の目的は１００以上の読み出し比を
有するメモリセルを提供Ｊることにある。

一方ダイナミックＲＡＭにおいて、信頼性のある動作を
行なう上で肝要なことは、漏洩ノイズもしくはアルファ
粒子に起因する電荷源が、メモリ状態の変化を生じさせ
る原因とならないことである。これまでに知られている
すべてのセルの場合。

蓄積領域はバルクシリコンリブストレートからの電荷の
集合にさらされているため、前述したようなノイズ源を
克服するためには十分な電荷をセルに蓄＆ｉｌることが
必要となる。

従って１本発明の第四の目的は蓄積領域がシリコンサブ
ストレートからの電荷の集合にさらされないようなメモ
リセルを提供することにある。

このような目的を達成Ｊ°べくこれまでにも数多くの試
みがなされてきたが、いずれも設計上の困難をともなう
ものであった。これはこれらの試みが、サブストレート
分子ｆｌ（アイソレーション）法を案出することにより
２例えばアルファ粒子に起因する電荷がザプス］・レー
トから蓄積領域に拡散できるように、す°ブストレート
の大ぎさを限定しようとしてきたからである。

故に本発明の第五の目的は１サブストレートのアイソレ
ーションに際してとくに厳しい条件を必要としないメモ
リセルを提供することにある。

従来のメモリセルにおいては通常、蓄積電拘の最小要求
量は、信号についての必要条イ′１（適切な読出し信号
を得るための条件）あるいはノイズについての必要条ｆ
’１．　（蓄ｌａＮ荷の誤反転によるエラーを除くため
の条件）により決定される。このように蓄８！Ｉ電荷吊
についての条件があるということは、すなわち人容鰻の
蓄積コンデンサを用いなければならないことを普通意味
する。ところでリソグラフィー寸法が小さくなるにつれ
て、集積回路の実装密度を高くすることは原則として可
能となるが、前述したようにメモリセル中に面積の大き
な蓄積コンデンサを必要する場合には、リソグラフィー
寸法を小さくＪることを可能としたことによる実装密度
上の利点が無意味になってしまう。

従って２本発明の第六の目的は大容量の蓄積コンデンサ
を用いないメモリセルを提供することにある。

他方９本発明においては、蓄積領域は二酸化シリコン層
によってサブストレー１〜からアイツレ−１へされてい
るため、ノイズの彰胃が低減される。

ざらに本発明のメモリセルは、読出し比が１００以上と
なるように構成されている。このため１本発明では最小
蓄ｖ４１Ｊ荷についての必要条件は前述した信号につい
ての条件、あるいはノイズについての条件による制約を
受けることがなく、従って最小のりラグラフ４１間法を
％積領域のために活用することができるのである。

故に本発明の第七の目的はノイズ余裕度が良好な高密度
メモリ［ルを提供することにある。

さらに本発明の第への目的は蓄積特開が長くかつ信号出
力の大きな高密度メモリセルを提供することにある。

Ｅ問題点を解決しようとするための手段１本発明におい
ては上記目的を達成するためにＥＰＲＯＭ様のメモリト
ランジスタを用い。

ＥＰＲＯＭトランジスタで通常用いられる絶縁フローテ
ィングゲートの代りに、アドレス可能な薄くポリシリコ
ン層を準プ０−ティングゲートとして用い、この薄いポ
リシリコン層をポリシリコンチャンネルＩ−ランジスタ
によってアドレスするようにＪる。

かくて本発明によるメモリセルは、ソース領域とドレイ
ン領域間に半導体チャンネル領域を右ηるメモリトラン
ジスタと、このメモリトランジスタの前記チャンネル領
域上で準フローティンググー１〜を形成する薄い絶縁多
結晶半導体層と、前記メモリトランジスタの前記チＡ７
ンネル上で前記準７０−テイングゲート上部に段Ｇ）ら
れた読み出しゲートと、ｍ記多粘晶半導体層の一部の上
部にあって、該多結晶半導体層内に書込み１〜ランジス
タチ１７ンネル領域を形成する書込みゲートと、前記多
結晶半導体層に結合された書込み線とからなり。

前記書込みｌ−ランジスタが前記準フ１コーティングゲ
ートど前記書込み線間に介在し、前記書込みトランジス
タチャンネル領域のドーパン＋−ｒａ度を前記薄い多結
晶半導体層の残りの部分のドーパント濃度より低くした
ことを特徴とするもである。

Ｌ実施例］ 次に図面を参照し゛Ｃ本発明の詳細な説明する。

第１図（ａ）、第１図（ｂ）、および第１図（Ｃ）に本
発明によるメモリセルのレイアラＩ・およびｎいに直交
する２方向におりる１１断面を示ず。

このセルは通常のドレイン１．ソース２．および絶紅層
３．４を用いてＰ型シリコンに組み込まれたＮチャンネ
ルトランジスタから構成されている。

ただし本実施例ではゲート電極は多層構造であって、ゲ
ート酸化物層６上のの薄いＰ＋ポリシリコン層５（厚さ
約１０００オングストローム）と。

この層５上の第２のグー１〜酸化物７とをイラし、この
＠７上に通常の厚さ約０．５μ■のＮ＋ダグ−〜８が形
成されている。第１図（Ｃ）にこの多ルゲート電極Ｎチ
ャンネル４Ｍ造を承り、、Ｐ十電極５は横方向延長部１
１．１２を有し、他の通常のポリシリコンゲート１０（
Ｎ十がドープされ、厚さは約０．５μｙｒｔ　）にＪ：
つて部分的に留われている。

このゲート１１下面の薄いポリシリコン層には適宜ドー
ピングを施すことにより、１〕ヂＡ７ンネルトラン（ス
タチＡ７ンネル領域が形成されている。領域１２は書込
み用の金属ビット線に接続された１〕十ポリシリコン層
の横方向延長部である。各領域の役割は次の通りである
。

領域１３は書込みビット線である。

領域２は読出しピッ１〜ｍである。

領域１はＶ　ＤＤｌｌである。

領域８は読み出選択用ワード線である。

領域１０は書込み選択用ワード線である。

以下、ト記メモリセルの動作について説明する。

ＬＴＡ込み］ 書込みを行なう［ルは１選択され７ｊ行上の書込みワー
ド線１０をＯｖ、読出しワード８８を５ｖに設定づるこ
とによって選択される。ついでデータＯｖもしくは５Ｖ
が書込みピッ］・線１３上に設定される。書込みワード
線１０はソースおよびドレインとしての領域５，１２を
構え／、：ｉｔ’、［いポリ中でＰチャンネルデバイス
を導通させる。領域５は書込みビット線上の電圧に追従
するフローティング電極である。従ってこの領域５は、
データに応じて（高電圧（５Ｖ））もしくは（低電圧（
Ｏｖ）−Ｖｔ　）に充電され、書込みワード線１ｏは非
導通となって、領域５を絶縁する（ただしＶｔＧよしさ
い（ｌｌ′１電圧）。このとき読出し選択用ワード線８
は非導通されてＯｖとなり、これによって、フローディ
ング電極５の容が結合が行なわれて該Ｎ極の電位が減少
りる。この容量分割は、当然、酸化物層６，７の厚さの
比によっ□て決定される。パルクキＡ７バシタンスは読
出し用のピッ１へ線２を■ロロに保持することによって
小さくなる。従って書込みプ１」レスの終了時には、領
１１ｉ電極５は０が出き込まれた場合には負電位となり
、５Ｖが書込まれた場合には約ゼロ電イＱとなる。

［蓄積］ コノ場合Ｌｌ、’１４４ｉ８をＯＶ、ｍ極１ｏを５Ｖ。

ビット線１３をＯｖ、およびビット線２をｏｖもしくは
５■としてデータが蓄積される。このとさ。

ドレイン１からソース２へ形成されたＮヂＡ７ンネルの
１−ランジスタは、そのしきい値が高Ｉｆ状態にある場
合、領域５の容量結合電圧Ｊ＝すｂ該しきい値が高くな
るように選択されているならば、非導通である。従って
、蓄積時にｔよ選択外のデバイスはＪべてぜロ入力状態
にあり、保持電流はない。

［読出し］ この場合、ピット線２はｏＶにブリヂ１１−ジされ１選
択さ−れたゲート上の読出しワード線が高電圧（５■）
に駆動される。このために７０−ティングゲートは書込
み時における初期の電位（すなわち漏洩弁を無視した場
合、ｏＶまたＧ；Ｊ　５　Ｖ　）に結合される。バルク
ＮチャンネルデバイスがＶ＋例えば２ｖの場合に番よ、
Ｏの状態では電流が流れず１の状態で駆動ｍ流が流れる
。従って、ピッ１〜線は１の状態では充電されるがＯの
状態では変化しない。実際の読出し電流はＮチャンネル
デバイスの組込みゲインを有している。

以上の如く２本発明によるメーしりセルで肝要なことは
、（好ましくはバルクシリコン中の）メモリ１−ランジ
スタが薄いポリシリコン中の準７日−テイングゲート５
と、この卑フローティンググー１〜上の読出しグー１−
８の双方に容量的に結合している点である。この準フ０
−う一インググー１・はポリシリコンチＡ７ンネル１ヘ
ランジスタにＪ、ってアクセスされ、書込みグー１−に
よってアドレスされる。

従ってこのようなデバイス構成にＪ３いては、電荷は幼
いポリシリコントランジスタを介して準フ］コーティン
グゲート中にポンプされる。

ついで、この蓄積された電荷は、読出しゲート８から理
解されるように、メモリトランジスタのしきい値をシフ
ｌ−させ、その結果、読出しグー］・８の読出し電圧は
メモリトランジスタを、準フローティングゲートに蓄積
された電荷の状態に応じで、導通または非導通とする。

ここで、前記読出しおよび店込みゲートをポリシリコン
により形成することは好ましくはあるが、必ずしもポリ
シリコンにより形成される必要はなく、その代りにＩＣ
とえば金属、金属珪化物、珪化物−ポリシリコン複合＠
（ボリリイド）等で形成してしよい。

同様に、メモリトランジスタ自体についても。

必ずしもこれをバルクシリコン中で形成Ｊる必要はなく
、また所望ならばこのトランジスタ自体をＳ　Ｏ１（５
ｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａｔｏｒ）型トランジ
スタで構成してもにい。なお前記ポリシリコン層１２は
９本出願人による特ｎ出願、特願１１］　５９−（ＴＩ
−９’９１４）に記載された方法を用いて形成するのが
好ましい。りなわら、虹ましくはＶざが２０００．（ン
グスト日−ム以下の薄いポリシリコン層を、前記書込み
ゲート１０の下面で、このましくは少なくとも１Ｃ１１
３あたり１０１１にドープした後、原子水素（たとえば
水素プラズマ等）もしくは例えばフッ素、臭素、ヨウ素
などのパツシベーションＩｆ′１１を用いて不活性化し
て前記ポリシリコン層１２を形成する。

上記の諸プロセスを組み合せて用いることに、よって、
しきい値電圧が適度に低くかつターンオフ特性の良好な
ポリシリコントランジスタを製造づることが可能となる
。またポリシリコン１〜ランジスタの直列抵抗はこれを
適瓜に低くリ−ることによって、必要な書込み時間を減
少さけることができる。

前記水素パッシベーション処理は例えば、第２のグー１
〜酸化物層の成長を行なった後、デバイス全体を水素プ
ラズマ中で３００℃で１時間アニーリングづることによ
って行なうのが好ましい。あるいは、この水素パッシベ
ーション処理は第１の（薄い）ポリシリコン層の蒸着を
完了した後で。

かつパターン化を行なう前に行なってもよい。この薄い
ポリシリコンは本実施例においては厚さが１０００オン
ゲスト　ｏ−ムとしているが、必ずしもこの厚さでなく
ともよい。ただし厚さを２０００オングストローム以下
とした場合は、ポリシリコンチャンネルトランジスタの
しきい値電圧が適宜の低さとなる点で好ましい。

水素パッシベーション処理については、後続りるプロセ
スにＪ３ける高″［１１工程にあまり時間をかけるない
ようにするのが望ましい。従って、たとえば、多層酸化
物のプレーナ構造化プロセスは。

たとえば珪硼燐酸ガラス（ＢＰＳＧ）などの低湿多Ｍ酸
化物またはたとえば高分子高温度ポリイミドポリマー（
ＰＩＱ）等の有機物を用いて行ない。

また多層酸化物（ＭＬＯ）のりフローは過渡的加熱法を
用いて行なうことができる。本実施例においてはＯＣＤ
　（アルコールまたはアセ１〜ンに溶解した珪化物の溶
液からなる。いわゆるスピンオンガラス）はスピンオン
されかっベーキングににり乾燥させる。同様に、水素の
雰囲気中にＪ３いて１％シリコンでドープしたアルミニ
ウムを用いる接触焼成Ｍ聞は、４００℃では１０分程度
に短縮するのが好ましい。ただしこのように高温工程を
短縮することは望ましいものではあるが１本発明の要旨
としては必ずしも重要なものではない。ただ。

高温工程が長ずざると、不活性化されたポリシリコンか
ら水素が徐々に逃散して、拡散１１度の低い領域におり
るポリシリコンの比抵抗を増加させ。

ポリシリコンチャンネルトランジスタの特性を劣化させ
る。とはいえこの劣化は急激に起るものではなく、むし
ろ徐々に進行するものである。

薄いポリシリコン層を用いることは、書込み１−ランジ
スタ（例えば薄いポリシリコンチャンネルトランジスタ
）にＪ３ける漏洩電流を減少させるだけでなく、ポリシ
リコン層１２の粒界で空間電荷にＪ、って引き起される
読出しゲートとメモリトランジスタ間の電気的なシール
ドを低下させるのに効果的である。

従って１本発明は従来のメｔリセルに対して数多くの利
点をもつものであり、これら利点の主なものは以下の通
りである。

まず、電荷蓄積領域はバルクザブストレー１・かう酸化
絶縁されているため、セルに対するバルク拡散漏洩やア
ルファ粒子の影響がない。りなわら。

電荷の蓄積はアルファ粒子余裕度やバルク漏洩によって
制限されない。

セルはＮチャンネルＭ　ＯＳ　Ｆ　Ｅ　Ｔなみの人さな
ゲインをもち、一方の状態がしきい値下にあり他方の状
態がしきい値以上であるため、１からＯへの電流差は約
１００ないし１０００１８となる。

作動電圧は２ナブストレ−１〜に対してづべて２単位ユ
ニポーラである。

高電界やインパクトイオン化に対りる制約がない。

漏洩は書込みＰチャンネルデバイスを介して生ずるのみ
であるため、このデバイスを十分にターンオフさｕ’（
［Ｍを蓄積りるようにＪることにＪ、す、漏洩を最小限
とすることができる。

［実験例］ 蓄積ノードのキャパシタンスを５ｆＦ、Ｌ−ルを妨げる
ΔＶを２Ｖ、所望の番積時間を６００ｍ５とした場合、
漏洩電流は １＝（、ΔＶ／Δｔ＝０．１５ＰＡ となる。この場合、Ｐチャンネルデバイスの幅は１μｍ
であるため、このデバイスの漏洩仕様は０．１５ＰＡ／
１　ｕｍとなる。

書込み時間はセルコンデンザを充電するのに必要な電流
により定まる。ポリシリコンＰチャンネルは良好な易動
度をもっていないので、駆動電流仕様は、５Ｖのときの
最大書込み時間を２０ｎｓとすると１次のように定まる
。

］−（５Ｘ１０”　Ｘ５）／　（２０Ｘ１０’）＝１．
２５μＡ 従って要求駆動電流は１．２５μＡ／μｒｎとなる。

第２図はこのようなＰチャンネルデバイスの漏洩弁と駆
動電流との間の関係を示すもので、いずれの仕様も実現
可能である。

セルは信号やアルファ粒子余裕度等の条件による制約を
受１ノないため、リソグラフィ＝Ｊ払を最小どすること
が可能となる。ｌことえば０．２５μ■１アラインメン
トについての１μｍルールによる場合、セルの寸法は１
３．５μｍ２となる。この値は１１−ランジスタセルに
お番ノる３０−３５μｍ２に較べて優れたものである。

（製造法］ 本発明によるメモリセルの製造方法は、薄いポリシリコ
ン層をパターン化して準フローディングゲートを画定す
るためにパターン化■稈を必要とする政体は、Ｎ十の埋
め込まれた標準的な二重ポリシリコンＤＲＡＭを製造す
る工程に準する。

マスキングの手順は以下の通りである。

（１）　活性素子領域（モート）。

（２）埋こみＮ＋。

＋ａｌＶＬ調整。

（４）Ｒいポリシリコン１゜ （５）ポリシリコン２゜ （６）　ポリシリコン３゜ （７）接点。

（ロ）　金　属　Ｒり　。

（９）保護Ａ−バー」−ト。

［発明の効果］ 上記のように本発明においてはＥＰＲＯＭ４Ｍのメ七り
１〜ランジスタを用いて、Ｅｌ）ＲＯＭ＋−ランジスタ
で通常用いられる絶縁７０−ティングゲーｉ−の代りに
、アドレス可能な薄いポリシリコン層を準フローディン
グゲ−１〜として用い、メモリトランジスタをこの準フ
Ｏ−ディンググー１・と、該フローティンググー１−上
の読出しゲートの双方に容量的に係合して、準フローテ
ィングクートをポリシリコンチＡ７ンネルトランジスタ
によってアクヒスし、書込みゲートによってアドレスす
るようにしたため、電荷蓄積領域はバルクナブストレー
１−から酸化絶縁されることとなり、Ｌルに対１゛るバ
ルク拡散漏洩やアルファ粒子の影響が解消され。

ひいては、電荷の蓄積がアルファ粒子余裕度やバルク漏
洩によって制限されないという利点が得られる。五ｌこ
セルはＮチャンネルＭ’　ＯＳ　Ｆ　Ｅ　１’なみの大
ぎなゲインをもも、畠電界やインバク１−イオン化に対
Ｊる制約がない等の長所もある。さらによた謡洩は書込
みＰチャンネルデバイスを介して生ずるのみであるため
、このデバイスを十分にターンＡノさせるようにするこ
とにより、漏洩を最小限とづることができる。

【図面の簡単な説明】

第１図は１本発明によるメモリセルを示すもので、第１
図（ａ）はその平面図、第１図（ｂ）および第１図（Ｃ
）は互いに直行りる２つの部分に沿う断面図、　ＷＳ２
ａ図および第２ｂ図は本発明によるメモリセル中の古込
み１〜ランジスタとして使１１１するに適した薄くポリ
シリコンＩ−ランジスタの駆動電流と漏洩弁との間の関
係を示す特性図である。 １・・・ドレイン領域。 ２・・・ソース領域。 ５・・・フローティング電極。 ８・・・読出しゲート。 １０・・・書込みゲート。 １１・・・書込みビット線。 代理人　浅利　皓 Ｆレイン電圧 Ｒｇ、　２σ しきい値下電圧 手続補正書（自発） 昭和５９年　８月ε日 特許庁長官殿 １、事件の表示 昭和　５９年特許願第　１２３５５０号２、発明の名称 横注入型２電極ＤＲＡＭセル ３、補正をする者 事件との関係　特許出願人 住　所 ４、代理人 ５、補正命令の日イｊ 昭和　年　月　日 ８、補正の内容　別紙のとおり 明細書の浄書（内容に変更なし） 手続補正書（方式） ％式％ １、事件の表示 １１Ｂ和４年特許願第１ノ、ＪＨａ号 ２、発明の名称 ’ｎ宏△型よ喝〜ＤＲＡＭ払］Ｖ ３、補正をする者 事件との関係　特１１出願人 住　所 ４、代理人 昭和！７年７０月２計日 ６、補正により増加する発明の数 ８、補正の内容　別紙のとおり 図面の浄３　（内容に変更なし）

Claims (1)

1. 【特許請求の範囲】 （１）ソース領域とドレイン領域間に半導体チャンネル
   領域を有するメモリトランジスタと、このメモリトラン
   ジスタの＠記チャンネル領域上で準７０−ティングゲー
   トを形成する薄い絶縁多結晶半導体層と、前記メモリト
   ランジスタの前記チャンネル上で前記準フローテイング
   ゲー１−．１：部に設けられた読み出しゲートと、前記
   多結晶半導体層の一部の上部にあって、該多結晶半導体
   層内に書込みトランジスタチャンネル領域を形成する書
   込みゲートと、前記多結晶半導体層に結合された書込み
   線とからなり、前記書込みトランジスタが前記準フＵ−
   ティングゲートと前記書込み線間に介在し、前記書込み
   トランジスタチャンネル領域のドーパンｌ−１１１度を
   前記薄い多結晶半導体層の残りの部分のドーパント１１
   度より低くしたことを特徴とするメモリセル。 （２Ｊ＃ｅｉ！ＷＪい多結晶半導体層はシリコンからな
   ることを特徴とする特許請求範囲第１項記載のメモリセ
   ル。 （３）前記読出しゲートと自込みゲートはいずれもポリ
   シリコンからなり、しかも前記薄く多結晶半導体層より
   厚くしたことを特徴とする特許請求範囲第２項記載のメ
   モリセル。 （４）　前記書込みゲートを前記薄い多結晶半導体層の
   伝導型と反対の伝導型としたことを特徴とする特許請求
   箱ＩＩＩＩ第３項記載のメモリセル。 （５）前記メモリトランジスタの前記チャンネル領域は
   単結晶シリコンからなることを特徴とする特許請求ｆｉ
   ｔｆｕｌ第１項記載のメモリセル。 （６１ｉｙ＋記メセメモリトランジスタ記ソース部どド
   レイン部にそれぞれ接続したピッ１−線および相補ピッ
   線をさらにそなえていることを特徴とする特許請求範囲
   第１項記載のメモリセル。 （１）　前記薄い多結晶半導体層は厚さを２０００オン
   グストローム以下、ドーパント１１度を１ＣＩ０３あた
   り少なくとも１０”、Ｌ、かも実質的に水素の澹度に等
   しい濃度を有することを特徴とする特許請求範囲第２項
   記載のメモリセル。 （０）特許請求範囲第１項記載のメモリセルを複数個用
   いてなるメモリアレイ。