KR20120033244A - 반도체 메모리 장치 및 그 구동 방법 - Google Patents

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    • H10B99/00—Subject matter not provided for in other groups of this subclass

Abstract

종래의 DRAM에서는 용량 소자의 용량을 줄이면, 데이터의 판독 에러가 발생하기 쉬워진다.
하나의 비트선(MBL_m)에 복수개의 셀을 접속시킨다. 각 셀은 서브 비트선(SBL_n_m)과 4 내지 64개의 메모리셀(CL_n_m_1 등)을 가진다. 또한, 각 셀은 선택 트랜지스터(STr1_n_m)와 선택 트랜지스터(STr2_n_m)를 가지고, 또한, 선택 트랜지스터(STr2_n_m)에는 상보형 인버터 등의 증폭 회로(AMP_n_m)를 접속한다. 서브 비트선(SBL_n_m)의 기생 용량은 충분히 작기 때문에, 각 메모리셀의 용량 소자의 전하에 의한 전위 변동을 증폭 회로(AMP_n_m)에서 에러 없이 증폭할 수 있어, 비트선에 출력할 수 있다.

Description

반도체 메모리 장치 및 그 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR DRIVING THE SAME}
본 발명은 반도체를 이용한 메모리 장치에 관한 것이다.
먼저, 본 명세서에서 이용하는 용어에 대하여 간단하게 설명한다. 우선, 트랜지스터의 소스와 드레인에 대하여, 본 명세서에서는 한쪽을 드레인이라고 부를 때 다른 한쪽을 소스라고 한다. 즉, 전위의 고저에 따라, 그것들을 구별하지 않는다. 따라서, 본 명세서에서, 소스로 되어 있는 부분을 드레인이라고 바꿔 읽을 수도 있다.
또한, 본 명세서에 있어서는 「접속한다」고 표현되는 경우에도, 현실의 회로에서는 물리적인 접속 부분이 없고, 단지 배선이 연장되어 있는 경우도 있다. 예를 들면, 절연 게이트형 전계 효과 트랜지스터(이하, 단순히 트랜지스터라고 함)의 회로에서는, 한 개의 배선이 복수의 트랜지스터의 게이트를 겸하고 있는 경우도 있다. 그 경우, 회로도에서는 한 개의 배선으로부터 게이트에 몇개의 분기가 생기도록 쓰여 있는 경우도 있다. 본 명세서에서는, 그러한 경우에도 「배선이 게이트에 접속한다」는 표현을 이용하기도 한다.
또한, 본 명세서에서는, 매트릭스에서 특정의 행이나 열, 위치를 취급하는 경우에는, 부호에 좌표를 나타내는 기호를 붙이고, 예를 들면, 「제 1 선택 트랜지스터(STr1_n_m)」, 「비트선(MBL_m)」, 「서브 비트선(SBL_n_m)」과 같이 표기하지만, 특별히 행이나 열, 위치를 특정하지 않는 경우나 집합적으로 취급하는 경우, 혹은 어느 위치에 있는지 분명한 경우에는, 「제 1 선택 트랜지스터(STr1)」, 「비트선(MBL)」, 「서브 비트선(SBL)」, 혹은, 단지 「제 1 선택 트랜지스터」, 「비트선」, 「서브 비트선」과 같이 표기하는 경우도 있다.
하나의 트랜지스터와 하나의 용량 소자를 이용하여 메모리셀을 형성하는 DRAM은 고집적화할 수 있고, 원리적으로 무제한으로 기입할 수 있고, 또한, 기입 판독의 속도도 비교적 고속으로 행할 수 있기 때문에, 많은 전자기기에서 사용되고 있다. DRAM은 각 메모리셀의 용량 소자에 전하를 축적하는 것에 의해, 데이터를 기억하고, 이 전하를 방출함으로써 데이터를 판독한다.
도 9에 종래의 DRAM의 회로를 나타낸다. 다른 메모리 장치와 마찬가지로 메모리셀이 매트릭스 형상으로 배치된다. 도 9에서는, 제 n 행 제 m 열로부터 제 (n＋5) 행 제 (m＋1) 열까지의 6개의 메모리셀의 양태와, 판독에 사용하는 드라이버 회로를 나타낸다.
이하, 동작에 대하여 간단하게 설명한다. 제 n 행의 메모리셀에 데이터를 기입하려면, 워드선(WL_n)의 전위를 적절한 전위(예를 들면, ＋1.8 V)로 하고, 제 n 행의 메모리셀의 트랜지스터를 온한다. 그리고, 비트선(MBL_m), 비트선(MBL_m＋1) 등의 비트선(MBL)의 전위를 데이터에 따른 전위(예를 들면, ＋1 V 혹은 0 V)로 한다. 이 조작은 도 9의 드라이버 회로의 데이터 입출력 단자(DATA)의 전위를 설정함으로써 행할 수 있다. 그리고, 각 메모리셀의 용량 소자를 그 전위로 충전한다.
판독할 때의 조작은, 기입과 비교하면 복잡하게 된다. 먼저, 비트선(MBL_m), 비트선(MBL_m＋1) 등을 포함하는 모든 비트선(MBL)의 전위를 적절한 전위(예를 들면, ＋0.5 V)로 충전(프리차지)한다. 이 조작은 도 9의 드라이버 회로의 제 1 열 드라이버선(RL1)의 전위를 조작하여, 제 1 열 트랜지스터(CTr1)를 온으로 함으로써 행한다. 제 1 열 트랜지스터(CTr1)의 소스의 전위는 ＋0.5 V이며, 드레인은 비트선(MBL)에 접속되어 있기 때문에, 비트선(MBL)은 ＋0.5 V로 프리차지된다.
또한, 비트선(MBL)에 접속되는 플립플롭 회로(FF)의 전원 전위는 고전위, 저전위 모두 ＋0.5 V로 해 둔다. 또한, 플립플롭 회로(FF_m/m＋1)는 비트선(MBL_m)과 비트선(MBL_m＋1) 사이의 전위의 차(差)를 증폭하는 센스 증폭기로서 기능한다. 플립플롭 회로는 DRAM의 센스 증폭기로서 널리 이용되고 있다.
이 상태에서, 판독하는 행의 워드선의 전위를 적절한 전위로 조작하고, 해당 행의 메모리셀의 트랜지스터를 온으로 한다. 그러면, 비트선의 전위는 메모리셀의 용량 소자의 전위에 따라 변동한다. 예를 들면, 제 (n＋2) 행의 메모리셀의 판독을 행하려면, 워드선(WL_n＋2)을 상기의 전위로 한다.
만약, 제 (n＋2) 행 제 m 열의 메모리셀(CL_n＋2_m)의 용량 소자가 ＋1 V로 충전되어 있었을 경우에는, 비트선(MBL_m)의 전위는 ＋0.5 V보다 높고, 예를 들면, ＋0.6 V가 되고, 용량 소자가 0 V로 충전되어 있었을 경우에는, 비트선(MBL_m)의 전위는 ＋0.5 V보다 낮고, 예를 들면, ＋0.4 V 된다. 한편, 비트선(MBL_m＋1)에는 워드선(WL_n＋2)과 접속하는 메모리셀이 없기 때문에, ＋0.5 V인 채이다.
이 상태에서, 플립플롭 회로(FF)의 전원 전위를 소정의 값으로 한다. 예를 들면, 여기에서는 고전위를 ＋1 V, 저전위를 0 V로 한다. 플립플롭 회로(FF)는 입력되는 전위의 차를 확대하는 작용이 있다. 예를 들면, 플립플롭 회로(FF)의 제 1 단자의 전위가 제 2 단자의 전위보다 높으면, 상기의 조건에서는 제 1 단자의 전위는 ＋1 V, 제 2 단자의 전위는 0 V가 된다.
따라서, 비트선(MBL_m)의 전위가 ＋0.5 V보다 높으면, 플립플롭 회로(FF_m/m＋1)의 비트선(MBL_m)에 접속하는 단자의 전위는 ＋1 V, 비트선(MBL_m＋1)에 접속하는 단자의 전위는 0 V가 된다. 반대로, 비트선(MBL_m)의 전위가 ＋0.5 V보다 낮으면, 플립플롭 회로(FF_m/m＋1)의 비트선(MBL_m)에 접속하는 단자의 전위는 0 V, 비트선(MBL_m＋1)에 접속하는 단자의 전위는 ＋1 V가 된다.
비트선(MBL_m)은 데이터 입출력 단자(DATA_m)에 접속되어 있으므로, 데이터 입출력 단자(DATA_m)의 전위를 판독하면, 메모리셀에 기억되어 있던 데이터를 판독할 수 있다. 이상의 조작에서 문제가 되는 것은 판독 정밀도이다. 비트선(MBL)의 기생 용량(도면에 CS_m, CS_m＋1로 나타냄)이 판독하는 메모리셀의 용량 소자의 용량보다 충분히 작으면, 비트선(MBL)의 전위는 용량 소자의 전위와 거의 같다.
반대로 비트선(MBL)의 기생 용량이 메모리셀의 용량 소자의 용량보다 크면, 비트선(MBL)의 전위는 용량 소자의 전위의 영향을 받기 어려워진다. 예를 들어, 비트선(MBL)의 기생 용량이 용량 소자의 용량의 10배라면, 메모리셀의 트랜지스터를 온으로 하고, 용량 소자에 축적되어 있던 전하를 비트선(MBL)에 방출했다고 하더라도, 전위의 변동은 0.05 V 정도에 지나지 않는다.
플립플롭 회로(FF)는 입력되는 전위의 차이가 작아지면 에러를 발생하기 쉬워진다. 비트선(MBL)은 많은 배선과 교차하기 때문에, 거리가 길어지면 기생 용량이 커진다. 비트선(MBL)의 기생 용량에 대하여 상대적으로 용량 소자의 용량이 작아지면, 전위의 변동도 소폭이 되기 때문에, 판독 시에 에러가 발생하기 쉬워진다.
미세화와 함께, 메모리셀의 크기는 축소하는 경향이 있지만, 상기와 같이 비트선의 기생 용량과의 비율을 일정 이상으로 유지해야 할 필요가 있으므로, 메모리셀의 용량 소자의 용량은 삭감할 수 없다. 즉, 용량 소자를 형성하는 면적이 축소하는 동안, 종래와 같은 용량의 용량 소자를 형성하는 것이 요구되어 왔다.
현재, 용량 소자는 규소 웨이퍼에 깊은 구멍을 뚫는 트렌치 구조, 혹은, 굴뚝 형상의 돌기를 형성하는 스택 구조에 의해 형성되어 있다(비특허문헌 1, 비특허문헌 2 참조). 어느 것도 어스펙트비는 50 이상으로 하는 것이 요구되고 있다. 즉, 깊이나 높이가 2μm 이상의 매우 가늘고 긴 구조물을 한정된 면적에 형성할 필요가 있고, 이것들을 수율 좋게 형성하는 것은 어렵다.
이러한 어려움을 극복하기 위해, 비트선에 서브 비트선을 제공하고, 또한, 서브 비트선에 각각 플립플롭 회로형의 센스 증폭기를 접속하고, 용량 소자의 용량을 저감하는 방법이 제안되어 있다(특허문헌 1 참조). 그러나, 특허문헌 1에 기재된 반도체 메모리 장치에서는, 서브 비트선이나, 그것에 접속하는 용량 소자나 플립플롭 회로의 입력의 용량 등의 용량(기생 용량을 포함함)이 1 fF 이하인 경우에는 동작이 불안정하게 되어, 오동작을 일으키기 쉬워지는 것을 본 발명자는 찾아냈다.
오동작의 주된 요인은 노이즈이다. 예를 들면, 어떠한 노이즈에 의해 회로의 전위가 변동하는 경우를 생각한다. 어느 회로의 전위의 변동은 그 회로의 용량에 반비례한다. 즉, 노이즈의 원인인 전위 변동을 같은 크기로 할 때, 회로의 용량이 크면, 노이즈에 의한 전위의 변동은 무시할 수 있다. 한편, 회로의 용량이 작으면, 노이즈에 의해 전위가 크게 변동한다.
통상의 DRAM이라면, 비트선의 용량은 수 100 fF 이상이다. 따라서, 상당히 큰 노이즈라고 하더라도 비트선의 전위의 변동은 한정된다. 그러나, 통상의 비트선에서는 1 mV의 변동밖에 발생시키지 않는 노이즈라고 하더라도, 용량이 1 fF의 서브 비트선에서는 0.1 V 이상의 변동을 초래하게 된다. 용량이 0.1 fF 이하의 서브 비트선에서는 1 V 이상의 변동이 된다.
이러한 노이즈는 대부분이 단시간의 변동이며, 데이터를 장시간 집적하여, 평균화함으로써 배제할 수 있다. 단, 플립플롭 회로 등이 짜넣어져 있으면 노이즈의 영향이 표면화된다. 이것은, 플립플롭 회로가 제 1 인버터의 출력을 제 2 인버터의 입력으로 하고, 또한, 제 2 인버터의 출력을 제 1 인버터의 입력으로 하는 정귀환(正歸還, positive feedback) 회로이기 때문이다.
정귀환 회로는, 한 번이라도 어느 일정한 크기의 전위차를 관측하면, 그것이 일시적인 것이라고 하더라도, 이후, 그 전위차를 증폭하여 고정하게 된다. 즉, 통상의 DRAM에서는 문제가 되지 않는 노이즈(주로 열잡음)가, 용량이 극단적으로 작은 서브 비트선을 가지는 반도체 메모리 장치에서는 오동작의 요인이 된다. 따라서, 특허문헌 1에 기재된 DRAM은 용량 소자의 용량이 충분히 작은 경우에는 사용할 수 없다.
또한, 용량 소자의 용량을 10 fF 이하로 하면, 센스 증폭기에 이용하는 플립플롭 회로의 입력의 용량(구체적으로는 입력 단자에 접속하는 트랜지스터의 게이트의 용량 등을 가리키고, 트랜지스터의 크기에도 의존하지만, 통상은 1 fF 이하)의 영향이 무시할 수 없게 된다.
용량 소자에 축적된 전하가 비트선(혹은 서브 비트선)에 방출됨으로써, 그 전위가 변동하지만, 한편, 플립플롭 회로가 동작하는 과정에서도, 플립플롭 회로 내의 트랜지스터가 온 오프하여, 결과적으로 플립플롭 회로 내의 트랜지스터의 게이트 용량이 변동하기 때문에, 비트선의 전위가 변동한다.
통상의 DRAM이라면, 용량 소자의 용량은 플립플롭 회로의 입력의 용량보다 훨씬 크다. 따라서, 비트선의 전위의 변동은 거의 용량 소자에 의한 것이라고 생각해도 좋다. 그러나, 용량 소자의 용량이 플립플롭 회로의 입력의 용량의 10배 이하가 되면 플립플롭 회로가 자신의 게이트 용량의 변동의 영향을 받아 동작이 불안정하게 된다. 특히, 용량 소자의 용량이 플립플롭 회로의 입력의 용량의 2배 이하라는 조건에서는, 플립플롭 회로를 용량 소자의 용량에 따라 제어하는 것은 거의 불가능하게 된다.
또한, 종래의 서브 비트선을 가지는 반도체 메모리 장치에서는, 메모리셀의 트랜지스터의 오프 전류를 충분히 저감할 수 있는 구성은 아니기 때문에, 단순하게 용량 소자의 용량을 삭감하면 리프레시의 빈도가 높아진다는 문제점이 있다. 예를 들면, 용량 소자의 용량이 종래의 30분의 1인 1 fF라면, 리프레시의 빈도는 종래의 30배 필요하고, 그 만큼 소비 전력이 증가한다.
미국 특허 제4777625호
Kim, "Technology for sub-50nm DRAM and NAND Flash Manufacturing" TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES MEETING, pp. 333-336, 2005 Muller et al., "Challenges for the DRAM Cell Scaling to 40 nm" TECHNICAL DIGEST OF INTERNATIONAL ELECTRON DEVICES MEETING, pp. 347-350, 2005
본 발명의 일양태는, 용량 소자의 용량을 종래의 DRAM에 이용되고 있는 값 이하, 구체적으로는 1 fF 이하, 바람직하게는 0.1 fF 이하로 해도 충분히 기능하는 메모리 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 일양태는, 용량 소자의 용량을 이용되는 트랜지스터의 게이트 용량의 10배 이하, 바람직하게는 2배 이하로 해도 충분히 기능하는 메모리 장치를 제공하는 것을 과제로 한다. 또한, 본 발명의 일양태는, 용량 소자에 필요한 깊이 혹은 높이를 1μm 이하, 바람직하게는, 0.3μm 이하인 메모리 장치를 제공하는 것을 과제로 한다.
또한, 본 발명의 일양태는, 신규 구조의 메모리 장치 혹은 그 구동 방법을 제공하는 것을 과제로 한다. 특히 소비 전력을 저감할 수 있는 메모리 장치 혹은 메모리 장치의 구동 방법을 제공하는 것을 과제로 한다.
본 발명의 일양태는, 1 이상의 비트선과 4 이상의 워드선과 2 이상의 셀을 가지는 반도체 메모리 장치이며, 각 셀은, 2 이상의 메모리셀과, 서브 비트선과 제 1 선택 트랜지스터와 제 2 선택 트랜지스터와 증폭 회로를 가지고, 제 1 선택 트랜지스터의 드레인은 제 1 비트선에 접속하고, 제 1 선택 트랜지스터의 소스와 증폭 회로의 제 1 단자는 서브 비트선에 접속하고, 증폭 회로의 제 2 단자는 제 2 선택 트랜지스터의 소스에 접속하고, 제 2 선택 트랜지스터의 드레인 혹은 증폭 회로의 제 3 단자는 제 1 비트선 혹은 다른 비트선에 접속하고, 각 메모리셀은 1 이상의 트랜지스터와 1 이상의 용량 소자를 가지고, 용량 소자의 용량은 1 fF 이하이며, 각 메모리셀의 트랜지스터의 하나의 게이트와 드레인과 소스는 각각, 워드선의 하나와 서브 비트선과 용량 소자의 전극의 하나에 접속하는 것을 특징으로 하는 반도체 메모리 장치이다.
또한, 본 발명의 일양태는, 1 이상의 비트선과 4 이상의 워드선과 워드선과 평행한 1 이상의 제 1 선택선과 워드선과 평행한 1 이상의 제 2 선택선과 2 이상의 셀을 가지는 반도체 메모리 장치이며, 각 셀은, 2 이상의 메모리셀과, 서브 비트선과 제 1 선택 트랜지스터와 제 2 선택 트랜지스터와 증폭 회로를 가지고, 제 1 선택 트랜지스터의 드레인은 제 1 비트선에 접속하고, 제 1 선택 트랜지스터의 게이트와 제 2 선택 트랜지스터의 게이트는 각각, 제 1 선택선의 하나와 제 2 선택선의 하나에 접속하고, 제 1 선택 트랜지스터의 소스와 증폭 회로의 제 1 단자는 서브 비트선에 접속하고, 증폭 회로의 제 2 단자는 제 2 선택 트랜지스터의 소스에 접속하고, 제 2 선택 트랜지스터의 드레인 혹은 증폭 회로의 제 3 단자는, 제 1 비트선 혹은 다른 비트선에 접속하고, 각 메모리셀은 1 이상의 트랜지스터와 1 이상의 용량 소자를 가지고, 용량 소자의 용량은 1 fF 이하이며, 각 메모리셀의 트랜지스터의 하나의 게이트는 워드선의 하나에 접속하는 것을 특징으로 하는 반도체 메모리 장치이다.
또한, 본 발명의 일양태는, 1 이상의 비트선과 4 이상의 워드선과 2 이상의 셀을 가지고, 각 셀은 2 이상의 메모리셀과, 서브 비트선과 제 1 선택 트랜지스터와 제 2 선택 트랜지스터와 증폭 회로를 가지고, 제 1 선택 트랜지스터의 드레인은 비트선의 하나에 접속하고, 제 1 선택 트랜지스터의 소스와 증폭 회로의 제 1 단자는 서브 비트선에 접속하고, 증폭 회로의 제 2 단자는 제 2 선택 트랜지스터의 소스에 접속하고, 각 메모리셀은 1 이상의 트랜지스터와 1 이상의 용량 소자를 가지고, 용량 소자의 용량은 1 fF 이하이며, 각 메모리셀의 트랜지스터의 하나의 게이트와 드레인과 소스는, 각각, 워드선의 하나와 서브 비트선과 용량 소자의 전극의 하나에 접속하는 메모리 장치에 있어서, 제 1 선택 트랜지스터를 온으로 함으로써 서브 비트선의 전위를 특정의 전위로 하는 제 1 과정과, 메모리셀의 하나의 트랜지스터의 하나를 온으로 하는 제 2 과정을 가지는 것을 특징으로 하는 메모리 장치의 구동 방법이다.
상기에 있어서, 하나의 셀의 제 1 선택 트랜지스터와 메모리셀의 하나의 트랜지스터의 하나는 다른 층에 설치되어 있어도 좋다. 또한, 하나의 셀의 제 1 선택 트랜지스터의 반도체와 메모리셀의 하나의 트랜지스터의 하나의 반도체는 다른 종류이어도 좋다. 상기에 있어서, 하나의 셀의 메모리셀의 하나의 트랜지스터의 하나와 다른 메모리셀의 트랜지스터의 하나는 다른 층에 설치되어 있어도 좋다.
상기에 있어서, 증폭 회로는 1 내지 3의 트랜지스터를 가지는 회로(예를 들면, 상보형 인버터)여도 좋다. 또한, 증폭 회로는 하나의 N 채널형 트랜지스터 혹은 하나의 P 채널형 트랜지스터이어도 좋다. 또한, 하나의 셀은 4 내지 64의 메모리셀을 가져도 좋다. 또한, 용량 소자에 필요한 깊이 혹은 높이는 1μm 이하, 바람직하게는 0.3μm 이하로 해도 좋다.
상기의 구성의 어느 하나를 채용함으로써, 상기 과제의 적어도 하나를 해결할 수 있다. 도 1을 이용하여 본 발명의 효과를 설명한다. 도 1에 나타낸 회로는 본 발명의 기술 사상의 일부이다. 도 1에는, 제 n 행 제 m 열부터 제 (n＋1) 행 제 (m＋1) 열까지의 4개의 셀이 나타나 있고, 하나의 셀에는 네개의 메모리셀이 있다. 각 메모리셀은 종래의 DRAM과 마찬가지로 하나의 트랜지스터와 하나의 용량 소자를 가진다.
판독 시에는, 서브 비트선(SBL_n_m)을 적절한 전위로 유지한 상태로 하고, 또한, 제 1 선택 트랜지스터(STr1_n_m)를 오프로 한다. 이 상태에서 판독하는 메모리셀의 트랜지스터를 온으로 하면, 서브 비트선(SBL_n_m)의 전위는 그 메모리셀의 용량 소자에 축적되어 있던 전하에 따라 변동한다.
서브 비트선(SBL_n_m)의 전위는 증폭 회로(AMP_n_m)에 의해 증폭된다. 그리고, 제 2 선택 트랜지스터(STr2_n_m)를 온으로 하면, 증폭 회로(AMP_n_m)의 출력 전위가 비트선(MBL_m)에 출력된다.
이 때, 서브 비트선(SBL_n_m)은 충분히 짧기 때문에, 그 기생 용량도 비트선(MBL_m)과 비교하면 충분히 작다. 따라서, 메모리셀의 용량 소자의 용량이 작아도, 오동작을 일으키지 않고, 증폭 회로(AMP_n_m)에 의해 신호를 증폭할 수 있고, 증폭한 신호를 비트선(MBL_m)에 출력할 수 있다.
물론, 증폭한 신호를 매우 짧은 시간에 관측하면 큰 노이즈를 포함하고 있지만, 충분히 용량이 큰 비트선(MBL_m)에 전하가 축적하는 과정에서, 노이즈의 영향은 없어진다. 즉, 종래의 DRAM과 비교하여, 작은 용량 소자로 동등한 기능을 가지는 메모리 장치를 제작할 수 있다.
용량 소자가 작다는 것은, 종래의 DRAM과 같은 어스펙트비가 큰 구조물이 불필요하다는 것이다. 종래의 DRAM에서는, 구조물의 제작이 곤란한 것도 문제였지만, 그것들을 이용하여 다층 구조의 메모리 장치를 제작하고, 기억 밀도를 향상시키는 것은 더욱 곤란했다. 이 점에서, 그러한 구조물을 필요로 하지 않는 본 발명의 일양태를 이용하면, 메모리셀 위에 메모리셀을 중첩하는 다층화 기술도 가능하다.
도 1은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 2는 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 3은 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 4는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 5는 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 6은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 7은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 8은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 9는 종래의 반도체 메모리 장치(DRAM)의 예를 나타낸 도면이다.
도 10은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 11은 본 발명의 반도체 메모리 장치의 구동 방법의 예를 설명한 도면이다.
도 12는 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 13은 본 발명의 반도체 메모리 장치의 제작 공정의 예를 나타낸 도면이다.
도 14는 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 15는 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 16은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
도 17은 본 발명의 반도체 메모리 장치의 예를 나타낸 도면이다.
이하, 실시형태에 대하여 도면을 참조하여 설명한다. 단, 실시형태는 많은 다른 양태로 실시하는 것이 가능하고, 취지 및 그 범위로부터 벗어나지 않고 그 형태 및 상세한 사항을 다양하게 변경할 수 있다는 것은 당업자라면 용이하게 이해할 수 있을 것이다. 따라서, 본 발명은, 이하의 실시형태의 기재 내용에 한정하여 해석되는 것은 아니다.
(실시형태 1)
본 실시형태에서는, 도 1에 나타낸 반도체 메모리 장치 및 그 동작의 예에 대하여, 도 2 내지 도 5를 이용하여 설명한다. 또한, 전위로서 이하에 구체적인 수치를 들었지만, 그것은, 본 발명의 기술 사상의 이해를 돕는 것이 목적이다. 말할 필요도 없이, 그러한 값은 트랜지스터나 용량 소자의 다양한 특성에 따라, 혹은 실시자의 형편에 따라 변경된다. 또한, 본 실시형태에 나타낸 반도체 메모리 장치는, 이하의 방법 이외 방법에 의해서도, 데이터를 기입, 혹은 판독할 수 있다.
도 1에 나타낸 반도체 메모리 장치는, 워드선(WL), 워드선에 직교하는 비트선(MBL), 워드선(WL)에 평행한 제 1 선택선(SL1) 및 제 2 선택선(SL2)과, 복수의 셀을 가진다. 각 셀은 제 1 선택 트랜지스터(STr1)와 제 2 선택 트랜지스터(STr2)와 서브 비트선(SBL)과 증폭 회로(AMP)와 복수의 메모리셀(CL)을 가진다. 도 1에서는, 메모리셀(CL)은 각 셀에 4개 설치되어 있지만, 보다 많은 메모리셀을 설치해도 좋다.
도 1에 나타낸 제 n 행 제 m 열의 셀은, 위에서부터 순차로, 메모리셀(CL_n_m_1), 메모리셀(CL_n_m_2), 메모리셀(CL_n_m_3), 메모리셀(CL_n_m_4)을 가지는 것으로 한다. 각 메모리셀은 종래의 DRAM과 마찬가지로 하나의 트랜지스터와 하나의 용량 소자를 가지지만, 2개 이상의 트랜지스터나 2개 이상의 용량 소자를 가져도 좋다. 메모리셀의 트랜지스터의 드레인은 서브 비트선(SBL)에, 소스는 용량 소자의 전극의 한쪽에, 게이트는 워드선(WL)의 하나에 접속되어 있으면 좋다.
또한, 제 1 선택 트랜지스터(STr1)의 드레인과 제 2 선택 트랜지스터(STr2)의 드레인은 비트선(MBL)에 접속하고, 제 1 선택 트랜지스터(STr1)의 소스와 증폭 회로(AMP)의 입력은 서브 비트선(SBL)에 접속하고, 증폭 회로(AMP)의 출력은 제 2 선택 트랜지스터(STr2)의 소스에 접속하고, 제 1 선택 트랜지스터(STr1)의 게이트는 제 1 선택선의 하나에, 제 2 선택 트랜지스터(STr2)의 게이트는 제 2 선택선의 하나에 각각 접속된다.
제 1 선택 트랜지스터(STr1), 제 2 선택 트랜지스터(STr2), 각 메모리셀(CL)의 트랜지스터, 증폭 회로(AMP)에 이용되는 트랜지스터에는 다양한 반도체를 이용할 수 있다. 예를 들면, 이것들 모두를 동종의 반도체 재료로 해도 좋다. 예를 들면, 단결정 규소 반도체 기판을 이용하여 이것들을 형성해도 좋다.
또한, 제 1 선택 트랜지스터(STr1), 제 2 선택 트랜지스터(STr2) 및 증폭 회로(AMP)에 이용되는 트랜지스터는 단결정 규소 반도체 기판을 이용하여 제작하고, 각 메모리셀(CL)의 트랜지스터에는 박막의 반도체층을 이용하여 형성해도 좋다. 그 경우, 박막의 반도체층으로서는, 단결정 규소 혹은 다결정 규소를 이용해도 좋고, 규소 이외의 반도체, 예를 들면, 산화물 반도체를 이용해도 좋다.
특히, 산화물 반도체 중에서도, 밴드 갭이 3 전자 볼트 이상의 것에서는, 도너 혹은 억셉터의 농도를 1×1012cm-3 이하로 함으로써, 오프시의 저항을 매우 높게 할 수 있다. 즉, 게이트의 전위를 최적화함으로써, 소스와 드레인 간의 저항을 1×1024 Ω 이상으로 할 수 있다. 예를 들면, 메모리셀의 용량을 종래의 DRAM의 1/1000 이하의 1×10-17 F로 해도, 시정수(時定數)가 1×107초(115일)이며, 종래의 DRAM에서는 상정할 수 없는 기간에 걸쳐 데이터를 보유할 수 있다.
즉, 종래의 DRAM에서는 1초간에 10회 이상이나 필요했던 리프레시(용량 소자에 축적된 전하가 감소하는 것을 보충하기 위해, 데이터를 재기입하는 것)가 통상의 사용에서는 불필요해지는 것이다.
DRAM의 데이터의 기입에 있어서는, 비트선에 흐르는 전류의 대부분은, 메모리셀의 용량 소자의 충전 이외에, 비트선 간의 기생 용량의 충방전에 사용되고 있다. 비트선 간의 기생 용량은, 배선폭이 축소함에 따라 증대하기 때문에, 집적화가 진행된 현재 상태에서는 메모리셀의 용량 소자의 충전에 필요한 전류의 10배 이상의 전류가 비트선 간의 기생 용량의 충방전에 사용되고 있다.
말할 필요도 없이, 비트선 간의 기생 용량의 충방전은 데이터의 보유와는 무관한 현상이며, 리프레시를 행하는 것은 소비 전력의 증대를 의미한다. 그 의미에서, 리프레시 횟수를 줄이거나, 혹은 리프레시를 불필요하게 하는 것은, 소비 전력을 억제하는데 있어서 효과가 있다.
증폭 회로(AMP)로서는 다양한 것을 사용할 수 있지만, 가능한 한 구조가 간단한 것이 집적화의 관점에서 바람직하다. 예를 들면, 도 2(A)에 나타낸 바와 같은 N 채널형 트랜지스터와 P 채널형 트랜지스터를 이용한 상보형 인버터(CMOS), 혹은, 도 2(B)에 나타낸 바와 같은 N 채널형 트랜지스터를 하나만 이용한 NMOS, 혹은, 도 2(C)에 나타낸 바와 같은 P 채널형 트랜지스터를 하나만 이용한 PMOS 등이다.
도 1에서는, 하나의 셀에 포함되는 메모리셀(CL)의 수는 4로 했지만, 하나의 셀에 포함되는 메모리셀(CL)의 수는 4 내지 64로 하면 좋다. 메모리셀의 수가 많아지면 서브 비트선(SBL)이 길어지고, 그에 따라, 기생 용량도 증가한다. 메모리셀(CL)의 용량 소자의 용량이 일정하면, 서브 비트선(SBL)의 기생 용량에 대한 비율이 저하하기 때문에, 신호를 증폭 회로(AMP)로 증폭할 때의 오동작이 발생하기 쉬워진다. 따라서, 하나의 셀에 포함되는 메모리셀(CL)의 수는 32 이하가 바람직하다.
한편, 제 1 선택 트랜지스터(STr1), 제 2 선택 트랜지스터(STr2), 증폭 회로(AMP)를 메모리셀과 동일 평면상에 형성하는 경우에는, 종래의 DRAM에 비하면, 그것들을 가지는 만큼, 집적도의 점에서 뒤떨어지게 된다. 이러한 점으로부터, 하나의 셀에 포함되는 메모리셀(CL)의 수는 8 내지 32가 바람직하다.
도 1(혹은 도 2(A) 내지 도 2(C))의 반도체 메모리 장치의 동작에 대하여 도 3 내지 도 5를 이용하여 설명한다. 또한, 도 3 내지 도 5에서는, 오프 상태인 트랜지스터에는, 트랜지스터 기호에 ×표를 중첩하고, 또한, 온 상태인 트랜지스터에는, 트랜지스터 기호에 ○표를 중첩하여 표기하고, 접속되어 있는 트랜지스터를 온으로 하기 위한 전위(H)가 부여되어 있는 제 1 선택선(SL1), 제 2 선택선(SL2), 워드선(WL)에 대해서는, 그 부호를 동그라미로 둘러싸 표기한다. 또한, 접속되어 있는 트랜지스터를 오프로 하기 위한 전위는 L로 한다.
먼저 기입에 대하여 설명한다. 예를 들면, 제 n 행 제 m 열의 셀의 2번째의 메모리셀(CL_n_m_2)에 데이터를 기입하는 경우를 생각한다. 기입에 관해서는, 도 2에 나타낸 어느 회로에서도 동일하다.
먼저, 도 3(A)에 나타낸 바와 같이, 비트선(MBL_m)의 전위는 데이터에 따라, 0 V 혹은 ＋1 V로 한다. 이 단계에서는, 제 n 행 제 m 열의 셀 내의 모든 트랜지스터(도시하지 않은 제 2 선택 트랜지스터(STr2_n_m)를 포함함)는 오프로 되어 있다.
다음에, 도 3(B)에 나타낸 바와 같이, 제 1 선택선(SL1_n)과 워드선(WL_n_2)의 전위를 H로 하고, 제 1 선택 트랜지스터(STr1_n_m)와 메모리셀(CL_n_m_2)의 트랜지스터를 온으로 한다. 이 결과, 메모리셀(CL_n_m_2)의 용량 소자가 비트선(MBL_m)의 전위로 충전된다.
충전이 완료되면, 제 1 선택선(SL1_n)과 워드선(WL_n_2)의 전위를 L로 하고, 제 1 선택 트랜지스터(STr1_n_m)와 메모리셀(CL_n_m_2)의 트랜지스터를 오프로 한다. 이상으로 데이터의 기입이 완료된다.
다음에, 메모리셀(CL_n_m_2)의 판독에 대하여 설명한다. 먼저, 증폭 회로(AMP)로서 도 2(A)에 나타낸 상보형 인버터(CMOS)를 이용한 경우에 대하여 설명한다. 여기에서는 상보형 인버터(CMOS)는 입력이 ＋0.6 V 이상이면 0 V를 출력하고, 입력이 ＋0.4 V 이하이면 ＋1 V를 출력하는 것으로 한다.
또한, 메모리셀(CL_n_m_2)의 용량 소자의 용량은 서브 비트선(SBL_n_m)의 기생 용량 및 상보형 인버터(CMOS_n_m)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4인 것으로 한다. 또한, 본 실시형태의 메모리 장치를 제작함에 있어서, 메모리셀(CL)의 용량 소자의 용량은 서브 비트선(SBL)의 기생 용량 및 상보형 인버터(CMOS)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 20% 이상인 것이 바람직하다.
먼저, 도 4(A)에 나타낸 바와 같이, 비트선(MBL_m)의 전위를 ＋0.5 V로 하고, 제 1 선택선(SL1_n)의 전위를 H로 하고, 제 1 선택 트랜지스터(STr1_n_m)를 온으로 한다. 이 결과, 서브 비트선(SBL_n_m)의 전위는 ＋0.5 V가 된다.
다음에, 도 4(B)에 나타낸 바와 같이, 제 1 선택선(SL1_n)의 전위를 L로 하고, 제 1 선택 트랜지스터(STr1_n_m)를 오프로 한다. 또한, 워드선(WL_n_2)의 전위를 H로 하고, 메모리셀(CL_n_m_2)의 트랜지스터를 온으로 한다. 그 결과, 서브 비트선(SBL_n_m)의 전위가 변동한다.
제 1 선택 트랜지스터(STr1_n_m)가 오프이므로, 전위의 변동에 관해서는, 여기에서는, 메모리셀(CL_n_m_2)의 용량 소자의 용량, 서브 비트선(SBL_n_m)의 기생 용량 및 상보형 인버터(CMOS_n_m)의 용량만을 고려하면 좋다.
상기와 같이, 메모리셀(CL_n_m_2)의 용량 소자의 용량은 서브 비트선(SBL_n_m)의 기생 용량 및 상보형 인버터(CMOS_n_m)의 용량의 합의 1/4이므로, 서브 비트선(SBL_n_m)의 전위는, ＋0.4 V 혹은 ＋0.6 V의 어느 하나가 된다. 서브 비트선(SBL_n_m)의 전위는 상보형 인버터에 의해 변환되어, ＋1 V 혹은 0 V가 된다.
그 후, 도 4(C)에 나타낸 바와 같이, 제 2 선택선(SL2_n)의 전위를 H로 하고, 제 2 선택 트랜지스터(STr2_n_m)를 온으로 한다. 또한, 메모리셀(CL_n_m_2)의 트랜지스터가 온이라면, 그 게이트 용량을 통하여, 서브 비트선(SBL_n_m)의 전위가 워드선(WL_n_2)의 전위의 영향을 받는다.
이 현상은, 용량 소자의 용량과 서브 비트선(SBL_n_m)의 기생 용량 및 상보형 인버터(CMOS_n_m)의 용량의 합이 메모리셀(CL_n_m_2)의 트랜지스터의 게이트 용량의 5배 이하로 현저하게 되기 때문에, 특히 용량 소자의 용량이 메모리셀(CL_n_m_2)의 트랜지스터의 게이트 용량과 동일한 정도 이하의 경우에는, 워드선(WL_n_2)의 전위를 L로 하고, 메모리셀(CL_n_m_2)의 트랜지스터를 오프로 하는 것이 바람직하다.
상보형 인버터(CMOS_n_m)의 출력은, 제 2 선택 트랜지스터(STr2_n_m)를 통하여, 비트선(MBL_m)에 출력된다. 비트선(MBL_m)의 전위의 변동은 충분히 큰 것이므로, 그 전위의 변동은 특별히 센스 증폭기를 이용하지 않아도 판별 가능하다.
다음에, 증폭 회로(AMP)로서, 도 2(B)에 나타낸 N 채널형 트랜지스터(NMOS)를 이용한 예의 판독 방법에 대하여 설명한다. 여기에서는, N 채널형 트랜지스터(NMOS_n_m)의 스레시홀드값을 ＋0.4 V로 하고, 게이트의 전위가 ＋0.5 V일 때는 ＋0.3 V일 때의 100배의 전류가 소스 드레인 간에 흐르는(즉, 소스 드레인 간의 저항이 1/100임) 것으로 한다.
또한, N 채널형 트랜지스터(NMOS_n_m)의 소스는 0 V로 유지되어 있고, 드레인은 제 2 선택 트랜지스터(STr2_n_m)의 소스에 접속되어 있는 것으로 한다. 또한, 메모리셀(CL_n_m_2)의 용량 소자의 용량은 서브 비트선(SBL_n_m)의 기생 용량 및 N 채널형 트랜지스터(NMOS_n_m)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4인 것으로 한다.
먼저, 도 5(A)에 나타낸 바와 같이, 비트선(MBL_m)의 전위를 ＋0.4 V로 하고, 제 1 선택선(SL1_n)의 전위를 H로 하고, 제 1 선택 트랜지스터(STr1_n_m)를 온으로 한다. 이 결과, 서브 비트선(SBL_n_m)의 전위는 ＋0.4 V가 된다.
다음에, 도 5(B)에 나타낸 바와 같이, 제 1 선택선(SL1_n)의 전위를 L로 하고, 제 1 선택 트랜지스터(STr1_n_m)를 오프로 한다. 또한, 비트선(MBL_m)을＋1 V로 프리차지한다. 또한, 워드선(WL_n_2)의 전위를 H로 하고, 메모리셀(CL_n_m_2)의 트랜지스터를 온으로 한다. 그 결과, 서브 비트선(SBL_n_m)의 전위가 변동한다.
제 1 선택 트랜지스터(STr1_n_m)가 오프이므로, 전위의 변동에 관해서는, 여기에서는, 메모리셀(CL_n_m_2)의 용량 소자의 용량, 서브 비트선(SBL_n_m)의 기생 용량 및 N 채널형 트랜지스터(NMOS_n_m)의 용량만을 고려하면 좋다.
상기와 같이, 메모리셀(CL_n_m_2)의 용량 소자의 용량은 서브 비트선(SBL_n_m)의 기생 용량 및 N 채널형 트랜지스터(NMOS_n_m)의 용량의 합의 1/4이므로, 서브 비트선(SBL_n_m)의 전위는 ＋0.3 V 혹은 ＋0.5 V의 어느 하나가 된다.
그 후, 도 5(C)에 나타낸 바와 같이, 제 2 선택선(SL2_n)의 전위를 H로 하고, 제 2 선택 트랜지스터(STr2_n_m)를 온으로 한다. 또한, 이 때, 워드선(WL_n_2)의 전위를 L로 하고, 메모리셀(CL_n_m_2)의 트랜지스터를 오프로 하면 좋다.
서브 비트선(SBL_n_m)의 전위가 ＋0.5 V인 경우에는, ＋0.3 V인 경우에 비해, 100배의 속도로 비트선(MBL_m)의 정의 전하가 흡수되므로, 비트선(MBL_m)의 전위는 급속히 저하한다. 한편, 서브 비트선(SBL_n_m)의 전위가 ＋0.3 V인 경우의 전위의 저하는 완만하다.
따라서, 적절한 기간(T)을 경과함으로써, 비트선(MBL_m)의 전위를 실질적으로 ＋1 V라고 간주할 수 있는 값(예를 들면, ＋0.96 V) 혹은 실질적으로 0 V라고 간주할 수 있는 값(예를 들면, ＋0.02 V)의 어느 하나의 값으로 할 수 있다.
이러한 경우에는, 비트선(MBL_m)의 전위를 센스 증폭기를 이용하는 일 없이 판별할 수 있다. 기간(T)은 비트선(MBL_m)의 기생 용량과 N 채널형 트랜지스터(NMOS_n_m)의 게이트의 전위를 ＋0.5 V로 한 경우의 온 저항을 고려하여 결정하면 좋다.
기간(T)은 예를 들면, 비트선(MBL_m)의 기생 용량과 N 채널형 트랜지스터(NMOS_n_m)의 온 저항으로부터 산출되는 시정수의 4배 내지 10배로 하면 좋다. 보다 정밀하게 비트선(MBL_m)의 전위를 측정할 수 있다면, 기간(T)을 상기 시정수의 0.7배 내지 60배로 해도, 데이터를 식별할 수 있다. 또한, 충분히 시간이 경과하면, 서브 비트선(SBL_n_m)의 전위에 상관없이 비트선(MBL_m)의 전위가 판별되지 않을 정도까지 저하하게 되므로 주의가 필요하다.
또한, 상기의 예에서는, 서브 비트선(SBL_n_m)의 기생 용량이 메모리셀(CL_n_m_2)의 용량 소자의 용량에 비해 크기 때문에, 메모리셀(CL_n_m_2)의 용량 소자에 축적된 전하에 의한 서브 비트선(SBL_n_m)의 전위의 변동이 ±0.1 V로 작아졌지만, 메모리셀(CL_n_m_2)의 용량 소자의 용량을 증가시키거나, 서브 비트선(SBL_n_m)의 기생 용량을 감소시킴으로써, 이 변동폭을 증대시킬 수 있다. 그 경우, 기간(T)을 상기 시정수의 0.7배 이하, 혹은 60배 이상으로 할 수도 있다.
판독 방법은 상기에 한정하지 않고, 비트선(MBL_m)의 종단에 적절한 저항값(RM)을 가지는 저항을 접속해도 좋다. 여기서, 저항값(RM)은 N 채널형 트랜지스터(NMOS_n_m)의 게이트의 전위를 ＋0.5 V로 할 때의 소스 드레인 간의 저항값(RL)과 N 채널형 트랜지스터(NMOS_n_m)의 게이트의 전위를 ＋0.3 V로 할 때의 소스 드레인 간의 저항값(RH)의 사이에 있는(RL＜RM＜RH) 것으로 한다. 이하의 예에서는, RM = RH/10이고, RM = 10RL로 한다. 저항의 다른 단의 전위는 ＋1 V로 한다.
이 경우는, 비트선(MBL_m)을 ＋1 V로 프리차지 할 필요는 없고, 비트선(MBL_m)과 저항과의 접속점의 전위(VR)를 측정하면 좋다. 서브 비트선(SBL_n_m)의 전위가 ＋0.5 V일 때, N 채널형 트랜지스터(NMOS_n_m)의 저항값은 RL이므로, 전위(VR)는 ＋0.09 V이다. 또한, 서브 비트선(SBL_n_m)의 전위가 ＋0.3 V일 때, N 채널형 트랜지스터(NMOS_n_m)의 저항값은 RH이므로, 전위(VR)는 ＋0.91 V이다.
이 경우는, 측정 기간에 따라 전위가 변동하는 일은 없다. 저항 대신에 N 채널형 트랜지스터 혹은 P 채널형 트랜지스터를 이용해도 동일한 회로를 구성할 수 있다. 예를 들면, N 채널형 트랜지스터(NMOS_n_m)와 대략 같은 크기의 N 채널형 트랜지스터의 소스를 비트선(MBL_m)에 접속하고, 드레인의 전위를 ＋1 V로 하고, 게이트의 전위를 ＋0.4 V로 하면 좋다.
이상은, 증폭 회로(AMP)로서, N 채널형 트랜지스터(NMOS)를 이용하는 경우였지만, 도 2(C)에 나타낸 P 채널형 트랜지스터(PMOS)에서도 마찬가지로 실시할 수 있다.
(실시형태 2)
본 발명의 기술 사상의 일부에 따른 반도체 메모리 장치의 제작 방법의 예에 대하여 도 6 내지 도 8을 이용하여 설명한다. 또한, 도 6 내지 도 8은 반도체 메모리 장치의 일 단면을 제작 공정에 따라 설명하기 위한 것이지만, 특정 부분의 단면을 나타내는 것은 아니다.
먼저, 공지의 반도체 가공 기술을 이용하여, 규소, 비화갈륨, 인화갈륨, 탄화규소, 게르마늄, 규화게르마늄 등의 단결정 반도체의 기판(101)의 일 표면에, 소자 분리 절연물(102), P형 웰(101P), N형 웰(101N)을 형성하고, 또한, N 채널형 트랜지스터의 게이트(104N), 및 N형 불순물 영역(103N), P 채널형 트랜지스터의 게이트(104P), 및 P형 불순물 영역(103P)을 형성한다. 또한, 제 1 층간 절연물(105)을 형성하고, 제 1 콘택트 플러그(106a 내지 106d)를 형성한다(도 6(A) 참조).
다음에, 제 1 매립 절연물(107)과 제 1 층 배선(108a 내지 108d)을 형성한다(도 6(B) 참조). 제 1 층 배선(108a 내지 108d)에는, 도전성을 높이기 위해 구리를 이용해도 좋다. 그 경우는 다마신법을 이용하여 제작하면 좋다. 이상으로, 제 1 선택 트랜지스터(STr1), 제 2 선택 트랜지스터(STr2), 증폭 회로(AMP)를 형성할 수 있다.
그 후, 제 2 층간 절연물(109)을 형성하고, 이것에 제 2 콘택트 플러그(110a 및 110b)를 형성한다. 또한, 제 2 매립 절연물(111)과 제 2 층 배선(112a 내지 112g)을 형성한다(도 6(C) 참조). 여기서, 제 2 층 배선(112a 내지 112g)의 상면은, 그 후 형성하는 산화물 반도체와 직접, 혹은 얇은 절연물을 통하여 접하기 때문에, 그 목적에 적합한 재료를 이용하면 좋다. 예를 들면, 티탄, 질화티탄 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 작은 재료를 이용하면 좋다. 제 2 층 배선(112a 내지 112g)의 높이(막두께)는 50 nm 내지 500 nm가 바람직하다.
또한, 두께 6 nm 내지 20 nm의 용량 소자용 절연물(113)을 형성한다. 용량 소자용 절연물에는, 제 2 층 배선(112b, 112e)에 이르는 개구부를 형성한다. 용량 소자용 절연물(113)의 두께 및 유전율은 메모리셀의 용량 소자의 용량을 결정한다. 용량 소자용 절연물(113)이 얇으면 용량 소자의 용량은 커지지만, 한편으로, 리크 전류도 증가한다. 리크 전류의 증가는 메모리셀의 데이터의 보유 특성을 악화시키므로, 용량 소자용 절연물(113)의 두께는 10 nm 이상으로 하는 것이 바람직하다. 용량 소자용 절연물(113)의 재료로서는, 산화규소, 산질화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등을 이용할 수 있다.
그 후, 산화물 반도체층(114a 및 114b)을 형성한다. 산화물 반도체로서는, 인듐이 금속 원소에 차지하는 비율이 20 원자% 이상의 것을 이용하면 좋다. 형성시에는, 수소가 혼입하지 않도록 주의하는 것이 필요하고, 산화물 반도체의 성막은 분위기나 타겟 중의 수소나 물을 충분히 저감한 스퍼터링법으로 행하는 것이 바람직하다. 산화물 반도체층(114a 및 114b)의 막두께는 1 nm 내지 20 nm가 바람직하다.
또한, 게이트 절연물(115)을 형성한다. 게이트 절연물(115)의 재료로서는, 산화규소, 산질화규소, 산화알루미늄, 산화하프늄, 산화지르코늄 등을 이용할 수 있다. 또한, 그 두께는 6 nm 내지 20 nm, 바람직하게는 10 nm 내지 16 nm로 하면 좋다.
그 후, 워드선(116a 내지 116d)을 형성한다(도 7(A) 참조). 워드선(116a 내지 116d)의 재료로서는, 텅스텐, 질화텅스텐, 질화인듐, 질화아연, 백금 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 큰 재료를 이용하면 좋다. 혹은, 게이트 절연물(115)과 접하는 부분만을 그러한 재료로 하여도 좋다.
이상으로, 제 1 메모리셀층을 형성할 수 있다. 도 7(A)에는, 4개의 메모리셀이 도시되어 있다. 즉, 워드선(116a 내지 116d)을 각각의 게이트로 하는 트랜지스터를 가지는 4개의 메모리셀이다.
여기서, 워드선(116d)을 게이트로 하는 트랜지스터를 가지는 메모리셀에 대하여 해설한다. 이 메모리셀의 트랜지스터는 산화물 반도체층(114b)의 오른쪽 반을 사용하여 형성되어 있다. 제 2 층 배선(112f)은 이 메모리셀의 용량 소자의 대향 전극이다. 용량 소자의 다른 한쪽의 전극은 명시되어 있지 않지만, 산화물 반도체층(114b) 중, 제 2 층 배선(112f)에 대향하는 부분이 그것에 상당한다.
즉, 제 2 층 배선(112f)의 표면에, 티탄, 질화티탄 등과 같이 일 함수가 산화물 반도체의 전자 친화력보다 작은 재료를 이용하면, 그것에 면하는 산화물 반도체층(114b)에 전자가 유발되어 N형의 도전성을 나타내게 되므로, 그것을 용량 소자의 전극으로서 이용할 수 있다.
메모리셀의 용량 소자의 형상은, 평판(planar)형이다. 따라서, 용량은 작지만, 실시형태 1에 나타낸 바와 같이, 서브 비트선의 기생 용량과 증폭 회로의 용량의 합과의 비교로 20% 이상이면 좋기 때문에, 예를 들면, 0.1 fF 이하의 용량이어도 동작에 지장을 초래하지 않는다. 또한, 이러한 평판형의 구조이기 때문에, 메모리셀을 적층하는 것이 용이하고 집적도를 향상시키는데 있어 바람직하다.
또한, 제 2 층 배선(112e)은 메모리셀의 트랜지스터의 드레인이 된다. 또한, 제 2 층 배선(112e)은 인접하는 메모리셀의 트랜지스터(산화물 반도체층(114b)의 왼쪽 반을 사용하고 있음)의 드레인도 겸하기 때문에 집적도를 높일 수 있다.
또한, 용량 소자의 대향 전극(제 2 층 배선(112f))과 워드선(116d)을, 도 7(A)에 나타낸 바와 같이, 산화물 반도체층(114b)을 끼워 형성하는 것은 집적도를 높이는데 있어서 유효하다. 또한, 이와 같이 배치함으로써, 집적도를 유지하면서, 워드선(116d)과 제 2 층 배선(112f)의 사이의 기생 용량을 저감할 수 있다.
그 후, 제 3 층간 절연물(117)과 제 3 콘택트 플러그(118a 및 118b)를 형성한다(도 7(B) 참조). 또한, 그 위에 마찬가지로, 제 2 메모리셀층, 제 3 메모리셀층, 제 4 메모리셀층을 형성한다. 제 6 매립 절연물(119)과 제 6 층 배선(120)을 형성하고, 메모리셀의 형성은 완료한다(도 8 참조). 여기서, 제 6 층 배선(120)과 연결되는 배선이나 콘택트 플러그는 서브 비트선으로서 각 메모리셀의 트랜지스터의 드레인을 접속한다.
이상의 예에서는, 메모리셀의 트랜지스터에 사용하는 반도체로서 산화물 반도체를 이용하는 예를 나타냈지만, 그 외의 반도체이어도 좋다. 예를 들면, 레이저광의 조사에 의해 결정화시킨 다결정 혹은 단결정의 규소막이어도 좋다.
(실시형태 3)
본 실시형태에서는, 도 10에 나타낸 반도체 메모리 장치 및 그 동작의 예에 대하여 설명한다. 도 10에는 반도체 메모리 장치의 제 n 행 제 m 열의 셀과 제 n 행 제 (m＋1) 열의 셀과, 제 m 열 및 제 (m＋1) 열의 드라이버 회로의 일부를 나타낸다.
본 실시형태의 반도체 메모리 장치의 셀은, 제 1 선택 트랜지스터(STr1)와 제 2 선택 트랜지스터(STr2)와 복수의 메모리셀과 증폭 회로와 서브 비트선(SBL)을 가진다. 도 10에 나타낸 반도체 메모리 장치에서는, 증폭 회로로서 N 채널형 트랜지스터(NMOS)를 가지지만, P형 트랜지스터이어도 좋다.
제 1 선택 트랜지스터(STr1_n_m)의 드레인 및 제 1 선택 트랜지스터(STr1_n_m＋1)의 드레인은 각각 비트선(MBL_m) 및 비트선(MBL_m＋1)에 접속하고, 제 1 선택 트랜지스터(STr1_n_m)의 소스 및 제 1 선택 트랜지스터(STr1_n_m＋1)의 소스는 각각 서브 비트선(SBL_n_m) 및 서브 비트선(SBL_n_m＋1)에 접속하고, 제 1 선택 트랜지스터(STr1_n_m)의 게이트 및 제 1 선택 트랜지스터(STr1_n_m＋1)의 게이트는 모두 제 1 선택선(SL1_n)에 접속한다.
제 2 선택 트랜지스터(STr2_n_m)의 드레인 및 제 2 선택 트렌지스터(STr2_n_m＋1)의 드레인은 각각 N 채널형 트랜지스터(NMOS_n_m)의 소스 및 N 채널형 트랜지스터(NMOS_n_m＋1)의 소스에 접속하고, 제 2 선택 트랜지스터(STr2_n_m)의 게이트 및 제 2 선택 트렌지스터(STr2_n_m＋1)의 게이트는 모두 제 2 선택선(SL2_n)에 접속하고, 제 2 선택 트랜지스터(STr2_n_m)의 소스 및 제 2 선택 트렌지스터(STr2_n_m＋1)의 소스는 모두 일정한 전위(여기에서는 0 V)로 보유되어 있다.
N 채널형 트랜지스터(NMOS_n_m)의 드레인 및 N 채널형 트랜지스터(NMOS_n_m＋1)의 드레인은 각각 비트선(MBL_m) 및 비트선(MBL_m＋1)에 접속하고, N 채널형 트랜지스터(NMOS_n_m)의 게이트 및 N 채널형 트랜지스터(NMOS_n_m＋1)의 게이트는 각각 서브 비트선(SBL_n_m＋1) 및 서브 비트선(SBL_n_m)에 접속한다.
또한, 메모리셀은 트랜지스터와 용량 소자를 가지고, 용량 소자의 한쪽의 전극과 트랜지스터의 소스는 접속하고, 트랜지스터의 드레인은 서브 비트선(SBL)에 접속한다. 용량 소자의 다른 한쪽의 전극은 일정한 전위(여기에서는 0 V)로 보유되어 있다.
또한, 메모리셀의 트랜지스터의 게이트는 워드선(WL)에 접속하지만, 워드선(WL_n_1)은 제 n 행 제 m 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지만, 제 n 행 제 (m＋1) 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지 않고, 워드선(WL_n_2)은 제 n 행 제 (m＋1) 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지만, 제 n 행 제 m 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지 않게 한다.
즉, 하나의 워드선(WL)의 전위를 H로 할 때, 그 워드선(WL)이 통과하는 제 m 열의 셀과, 그것에 인접하는 제 (m＋1) 열의 셀에 있어서, 한쪽의 셀에서는 트랜지스터가 온으로 되어 있는 메모리셀이 하나 있지만, 다른 한쪽의 셀에서는 트랜지스터가 온으로 되어 있는 메모리셀이 없는 상태가 된다.
또한, 드라이버 회로는 제 1 열 트랜지스터(CTr1_m) 및 제 1 열 트랜지스터(CTr1_m＋1)와 제 2 열 트랜지스터(CTr2_m) 및 제 2 열 트랜지스터(CTr2_m＋1)와 제 3 열 트랜지스터(CTr3_m) 및 제 3 열 트랜지스터(CTr3_m＋1)와 플립플롭 회로(FF_m/m＋1)를 가진다.
제 1 열 트랜지스터(CTr1_m)의 게이트 및 제 1 열 트랜지스터(CTr1_m＋1)의 게이트는 모두 제 1 열 드라이버선(RL1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 드레인 및 제 1 열 트랜지스터(CTr1_m＋1)의 드레인은 각각 비트선(MBL_m) 및 비트선(MBL_m＋1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 소스 및 제 1 열 트랜지스터(CTr1_m＋1)의 소스는 모두 일정한 전위(여기에서는 ＋0.5 V)로 보유되어 있다.
제 2 열 트랜지스터(CTr2_m)의 게이트 및 제 2 열 트랜지스터(CTr2_m＋1)의 게이트는 모두 제 2 열 드라이버선(RL2)에 접속하고, 제 2 열 트랜지스터(CTr2_m)의 드레인 및 제 2 열 트랜지스터(CTr2_m＋1)의 드레인은 각각 비트선(MBL_m) 및 비트선(MBL_m＋1)에 접속하고, 제 2 열 트랜지스터(CTr2_m)의 소스 및 제 2 열 트랜지스터(CTr2_m＋1)의 소스는, 각각 플립플롭 회로(FF_m/m＋1)의 제 1 입력과 제 2 입력에 접속한다.
제 3 열 트랜지스터(CTr3_m)의 게이트 및 제 3 열 트랜지스터(CTr3_m＋1)의 게이트는 모두 제 3 열 드라이버선(RL3)에 접속하고, 제 3 열 트랜지스터(CTr3_m)의 소스 및 제 3 열 트랜지스터(CTr3_m＋1)의 소스는 각각 제 2 열 트랜지스터(CTr2_m)의 소스 및 제 2 열 트랜지스터(CTr2_m＋1)의 소스에 접속하고, 제 3 열 트랜지스터(CTr3_m)의 드레인 및 제 3 열 트랜지스터(CTr3_m＋1)의 드레인은 각각 제 m 열의 데이터 입출력 단자(DATA_m) 및 제 (m＋1) 열의 데이터 입출력 단자(DATA_m＋1)와 접속한다.
이러한 구성의 반도체 메모리 장치의 판독 방법에 대하여 도 11을 이용하여 설명한다. 여기에서는, 제 n 행 제 m 열의 셀의 워드선(WL_n_1)에 접속하는 트랜지스터를 가지는 메모리셀의 용량 소자가 ＋1 V로 충전되어 있었던 것으로 한다. 또한, 각 메모리셀의 용량 소자의 용량은 서브 비트선(SBL)의 기생 용량 및 N 채널형 트랜지스터(NMOS)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4인 것으로 한다.
또한, N 채널형 트랜지스터(NMOS)의 스레시홀드값을 ＋0.5 V로 하고, 게이트의 전위가 ＋0.5 V일 때는 ＋0.4 V일 때의 10배의 전류가 소스 드레인 간에 흐르고(즉, 소스 드레인 간의 저항이 1/10임), 게이트의 전위가 ＋0.6 V일 때는 ＋0.5 V일 때의 10배의 전류가 소스 드레인 간에 흐르는 것으로 한다.
먼저, 11의 기간(T1)에 나타낸 바와 같이, 제 1 열 드라이버선(RL1)과 제 1 선택선(SL1_n)의 전위를 H로 하고, 제 1 열 트랜지스터(CTr1_m) 및 제 1 열 트랜지스터(CTr1_m＋1), 제 1 선택 트랜지스터(STr1_n_m) 및 제 1 선택 트랜지스터(STr1_n_m＋1)를 온으로 한다. 또한, 플립플롭 회로(FF_m/m＋1)의 전원 전위는, 당초, 고전위측, 저전위측 모두 ＋0.5 V로 한다.
그 결과, 비트선(MBL_m) 및 비트선(MBL_m＋1), 서브 비트선(SBL_n_m) 및 서브 비트선(SBL_n_m＋1)의 전위는 ＋0.5 V가 된다. 그 후, 제 1 열 드라이버선(RL1)과 제 1 선택선(SL1_n)의 전위를 L로 하고, 제 1 열 트랜지스터(CTr1_m) 및 제 1 열 트랜지스터(CTr1_m＋1), 제 1 선택 트랜지스터(STr1_n_m) 및 제 1 선택 트랜지스터(STr1_n_m＋1)를 오프로 한다.
다음에, 도 11의 기간(T2)에 나타낸 바와 같이, 워드선(WL_n_1)의 전위를 H로 한다. 제 n 행 제 m 열의 셀에는, 워드선(WL_n_1)과 접속하는 트랜지스터를 가지는 메모리셀이 있기 때문에, 이 트랜지스터가 온이 되고, 용량 소자에 축적되어 있던 전하가 방출되어 서브 비트선(SBL_n_m)의 전위가 변동한다.
이 메모리셀의 용량 소자의 전위는 ＋1 V이며, 또한, 용량 소자의 용량은, 서브 비트선(SBL_n_m)의 기생 용량 및 N 채널형 트랜지스터(NMOS_n_m＋1)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4이기 때문에, 서브 비트선(SBL_n_m)의 전위는 ＋0.6 V가 된다. 또한, 용량 소자의 전위가 0 V이면, 서브 비트선(SBL_n_m)의 전위는 ＋0.4 V가 된다.
한편, 제 n 행 제 (m＋1) 열의 셀에는, 워드선(WL_n_1)과 접속하는 트랜지스터를 가지는 메모리셀이 없기 때문에 서브 비트선(SBL_n_m＋1)의 전위는 변동하지 않고, ＋0.5 V인 채이다.
그리고, 도 11의 기간(T3)에 나타낸 바와 같이, 제 2 선택선(SL2_n)의 전위를 H로 하고, 제 2 선택 트랜지스터(STr2_n_m) 및 제 2 선택 트렌지스터(STr2_n_m＋1)를 온으로 한다. 그 결과, 비트선(MBL_m) 및 비트선(MBL_m＋1)의 전위는 당초의 ＋0.5 V로부터 변동한다.
제 (m＋1) 열의 N 채널형 트랜지스터(NMOS_n_m＋1)의 저항이, 제 m 열의 N 채널형 트랜지스터(NMOS_n_m)의 저항보다 낮기 때문에, 비트선(MBL_m＋1)의 전위는 비트선(MBL_m)의 전위보다 현저하게 저하한다. 즉, 비트선(MBL_m)의 전위는 비트선(MBL_m＋1)의 전위보다 높은 상태가 된다.
그리고, 도 11의 기간(T4)에 나타낸 바와 같이, 제 2 열 드라이버선(RL2)의 전위를 H로 하고, 제 2 열 트랜지스터(CTr2_m) 및 제 2 열 트랜지스터(CTr2_m＋1)를 온으로 한다. 또한, 플립플롭 회로(FF_m/m＋1)의 고전위 전원을＋1 V, 저전위 전원을 0 V로 한다. 이 결과, 플립플롭 회로(FF_m/m＋1)가 동작하여, 전위가 높은 비트선(MBL_m)의 전위는 ＋1 V, 전위가 낮은 비트선(MBL_m＋1)의 전위는 0 V가 된다.
다음에, 도 11의 기간(T5)에 나타낸 바와 같이, 제 3 열 드라이버선(RL3)의 전위를 H로 하고, 제 3 열 트랜지스터(CTr3_m) 및 제 3 열 트랜지스터(CTr3_m＋1)를 온으로 한다. 그 결과, 각 비트선의 전위가 제 m 열의 데이터 입출력 단자(DATA_m) 및 제 (m＋1) 열의 데이터 입출력 단자(DATA_m＋1)에 출력된다. 이 경우는, 데이터 입출력 단자(DATA_m)의 전위를 판독하면 좋다.
이상으로 판독이 완료된다. 그러나, 메모리셀에 축적되어 있던 전하는 방출되어 버리기 때문에, 데이터는 파괴된 상태이다. 따라서, 도 11의 기간(T6)에 나타낸 바와 같이, 제 1 선택선(SL1_n)의 전위를 H로 하고, 제 1 선택 트랜지스터(STr1_n_m) 및 제 1 선택 트랜지스터(STr1_n_m＋1)를 온으로 한다.
그러면, 서브 비트선(SBL_n_m)의 전위는 비트선(MBL_m)과 같이 ＋1 V가 된다. 워드선(WL_n_1)과 접속하는 트랜지스터는 온이므로, 그 트랜지스터에 접속하는 용량 소자도 ＋1 V로 충전된다. 즉, 당초, ＋1 V였던 용량 소자의 전위는 판독 시에 저하되어 ＋0.6 V가 되었지만, 도 11의 기간(T6)의 조작에 의해 원래와 같은 ＋1 V가 된다.
이상의 예에서는, 메모리셀의 용량 소자의 전위를 ＋1 V로 했지만, 마찬가지로 용량 소자의 전위가 당초 0 V였던 경우에 관해서도, 판독 시에 ＋0.4 V까지 상승한 용량 소자의 전위는, 그 후의 조작에 의해 원래와 같은 0 V로 할 수 있다.
상기의 조작이 종료한 후에는, 제 1 선택선(SL1_n), 제 2 열 드라이버선(RL2), 워드선(WL_n_1), 제 2 선택선(SL2_n) 및 제 3 열 드라이버선(RL3)의 전위를 L로 하고, 이것들에 접속하는 트랜지스터를 오프로 한다.
이상의 예는 판독에 대한 설명이었지만, 기입 시에는, 판독에 이용하는 기간(T5)에 있어서, 기입해야 할 전위를 데이터 입출력 단자(DATA)에 부여하면 좋다. 예를 들면, 상기의 일련의 과정에서, 제 (m＋2) 열에 데이터를 기입한다면, 기간(T4) 내지 기간(T6)에 있어서 데이터 입출력 단자(DATA_m＋2)의 전위를 그 데이터에 따른 전위(여기에서는 ＋1 V)로 하고, 또한, 인접하는 제 (m＋3) 열의 데이터 입출력 단자(DATA_m＋3)의 전위를 반대의 데이터에 따른 전위(즉, 0 V)로 하면 좋다(도 11 참조).
(실시형태 4)
본 실시형태에서는, 도 10에 나타낸 반도체 메모리 장치와 같은 반도체 메모리 장치의 레이아웃예 및 제작 공정예를 도 12 및 도 13을 이용하여 설명한다. 도 12에는 제 n 행 제 m 열의 셀과 제 n 행 제 (m＋1) 열의 셀의 주요한 배선 등의 각 층마다의 레이아웃예를 나타낸다. 본 실시형태의 반도체 메모리 장치는 이것들을 적층하여 형성된다.
또한, 이하에서는 제 n 행 제 m 열의 셀에 대해서만 부호를 나타내어 설명한다. 제 n 행 제 (m＋1) 열의 셀에 대해서도 마찬가지이다. 또한, 도 13은 반도체 메모리 장치의 제작 공정 단면도이며, 도 12의 선분 AB의 단면에 상당한다.
도 12(A)는, 단결정 반도체 기판 위에 형성된 N형 불순물 영역(203)과 제 1 층 배선(204a 내지 204c), 제 1 콘택트 플러그(206a 내지 206d)의 배치를 나타낸다. 제 1 콘택트 플러그(206d)는 다음의 행의 셀의 제 1 콘택트 플러그(206a)에 상당한다. 제 1 층 배선(204a)은 제 1 선택선(SL1_n)으로서 기능하고, 제 1 층 배선(204b)은 제 2 선택선(SL2_n)으로서 기능한다.
또한, 제 1 층 배선(204c)은, N 채널형 트랜지스터(NMOS_n_m)의 게이트로서 기능한다. 또한, 도 12(A)에 나타낸 바와 같이 제 1 층 배선(204c)은 제 n 행 제 (m＋1) 열의 상당하는 제 1 층 배선(204d)은 수평 방향으로 위치를 엇갈려 배치함으로써, 비트선의 간격을 좁힐 수 있어, 셀의 점유 면적을 축소할 수 있다.
도 12(B)는 제 2 층 배선(208a 내지 208e)과 제 2 콘택트 플러그(210a 내지 210d)의 배치를 나타낸다. 제 2 층 배선(208c)은 서브 비트선(SBL_n_m＋1)과 N 채널형 트랜지스터(NMOS_n_m)의 게이트를 접속하기 위해 이용한다. 또한, 제 2 층 배선(208d)은 서브 비트선(SBL_n_m)과 N 채널형 트랜지스터(NMOS_n_m＋1)의 게이트를 접속하기 위해 이용한다.
도 12(C)는 제 3 층 배선(212a 내지 212g)의 배치를 나타낸다. 제 3 층 배선(212b 및 212d, 212e)은 메모리셀의 용량 소자의 전극이 된다. 도 12(D)는 산화물 반도체층(214a 와 214b)의 배치를 나타낸다. 도 12(E)는 워드선(216a 내지 216f)의 배치를 나타낸다.
이하, 도 13을 이용하여 제작 공정을 설명하였지만, 재료나 조건 등에 대해서는 실시형태 2를 참작하면 좋다. 도 13(A)에 나타낸 바와 같이, 단결정 반도체의 기판(201) 위에 소자 분리 절연물(202), N형 불순물 영역(203), 제 1 층 배선(204a 내지 204c), 제 1 층간 절연물(205), 제 1 콘택트 플러그(206a 내지 206d)를 형성한다.
또한, 도 12(A)에도 나타내었지만, 도 13(A)에 나타낸 N형 불순물 영역(203) 중, 제 1 층 배선(204b)의 좌측의 부분(203a)은 제 1 선택선(즉, 제 1 층 배선(204a)) 혹은 제 2 선택선(즉, 제 1 층 배선(204b))과 같은 방향으로 연장하고, 배선으로서 이용할 수 있다. 즉, 제 2 선택 트랜지스터의 소스의 전위를 일정한 값으로 유지하는데 이용할 수 있다.
다음에, 도 13(B)에 나타낸 바와 같이, 제 1 매립 절연물(207)과 제 2 층 배선(208a 내지 208e), 제 2 층간 절연물(209), 제 2 콘택트 플러그(210a 내지 210d)를 형성한다.
또한, 도 13(C)에 나타낸 바와 같이, 제 2 매립 절연물(211), 제 3 층 배선(212a 내지 212g), 용량 소자용 절연물(213), 산화물 반도체층(214a 및 214b), 게이트 절연물(215), 워드선(216a 내지 216f), 제 3 층간 절연물(217), 제 3 콘택트 플러그(218a 내지 218d)를 형성한다.
이상으로, 하나의 메모리셀층을 형성할 수 있다. 실시형태 2와 같이, 더욱 많은 메모리셀층을 적층함으로써 집적도를 높일 수 있다. 또한, 제 1 콘택트 플러그(206b), 제 2 층 배선(208b와 208d), 제 2 콘택트 플러그(210b와 210c), 제 3 층 배선(212c와 212f), 제 3 콘택트 플러그(218b와 218c)는 서브 비트선(SBL_n_m)을 구성하기 위해, 전기적으로 접속될 필요가 있다. 또한, 제 1 콘택트 플러그(206c)와 제 2 층 배선(208c)은 서브 비트선(SBL_n_m＋1)의 일부이다.
또한, 제 1 콘택트 플러그(206a와 206d), 제 2 층 배선(208a와 208e), 제 2 콘택트 플러그(210a와 210d), 제 3 층 배선(212a와 212g), 제 3 콘택트 플러그(218a와 218d)는 비트선(MBL_m)을 구성한다.
도 13(C)에는, 3개의 메모리셀이 도시되어 있다. 즉, 워드선(216b, 216c 및 216f)을 각각의 게이트로 하는 트랜지스터를 가지는 3개의 메모리셀이다. 여기서, 워드선(216c)을 게이트로 하는 트랜지스터를 가지는 메모리셀에 대하여 설명한다.
이 메모리셀의 트랜지스터는 산화물 반도체층(214a)의 오른쪽 반을 사용하여 형성되어 있다. 제 3 층 배선(212d)은 이 메모리셀의 용량 소자의 대향 전극이다. 이 메모리셀에서는, 게이트 용량의 약 2배의 용량의 용량 소자가 형성된다.
또한, 제 3 층 배선(212c)은 메모리셀의 트랜지스터의 드레인이 된다. 또한, 제 3 층 배선(212c)은 인접하는 메모리셀의 트랜지스터(산화물 반도체층(214a)의 왼쪽 반을 사용하고 있음)의 드레인도 겸하기 때문에 집적도를 높일 수 있다.
(실시형태 5)
본 실시형태에서는, 도 14에 나타낸 반도체 메모리 장치에 대하여 설명한다. 도 14에는 반도체 메모리 장치의 제 n 행 제 m 열의 셀과 제 n 행 제 (m＋1) 열의 셀과, 제 m 열 및 제 (m＋1) 열의 드라이버 회로의 일부를 나타낸다.
본 실시형태의 반도체 메모리 장치의 셀은, 도 2(A)에 나타낸 셀과 같이, 제 1 선택 트랜지스터(STr1)와 제 2 선택 트랜지스터(STr2)와 복수의 메모리셀과 상보형 인버터(CMOS)와 서브 비트선(SBL)을 가진다. 메모리셀은 트랜지스터와 용량 소자를 가지고, 용량 소자의 한쪽의 전극과 트랜지스터의 소스는 접속하고, 트랜지스터의 드레인은 서브 비트선(SBL)에 접속한다. 또한, 용량 소자의 다른 한쪽의 전극은 일정한 전위(여기에서는 0 V)로 유지한다. 이하에서는, 상보형 인버터(CMOS)의 전원 전위는 고전위측을 ＋1 V, 저전위측을 0 V 로 유지한다.
또한, 상보형 인버터(CMOS)의 출력은, 다른 한쪽의 제 2 선택 트랜지스터(STr2)의 소스와 접속한다. 즉, 상보형 인버터(CMOS_n_m)의 출력은 제 2 선택 트랜지스터(STr2_n_m＋1)에, 상보형 인버터(CMOS_n_m＋1)의 출력은 제 2 선택 트랜지스터(STr2_n_m)에 접속된다.
또한, 제 2 선택 트랜지스터(STr2_n_m)의 게이트는 제 2 선택선(SL2a_n)에, 제 2 선택 트랜지스터(STr2_n_m＋1)의 게이트는 제 2 선택선(SL2b_n)에 접속한다. 즉, 같은 행의 인접하는 2개의 셀의 제 2 선택 트랜지스터(STr2)는 독립적으로 제어할 수 있다.
또한, 메모리셀의 트랜지스터의 게이트는 워드선(WL)에 접속하는데, 워드선(WL_n_1)은 제 n 행 제 m 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지만, 제 n 행 제 (m＋1) 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지 않고, 워드선(WL_n_2)은 제 n 행 제 (m＋1) 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지만, 제 n 행 제 m 열의 셀의 메모리셀의 트랜지스터의 게이트에는 접속하지 않게 한다.
즉, 하나의 워드선의 전위를 H로 할 때, 그 워드선이 통과하는 제 m 열의 셀과 인접하는 제 (m＋1) 열의 셀에 있어서, 한쪽의 셀에서는, 트랜지스터가 온으로 되어 있는 메모리셀이 하나 있지만, 다른 한쪽의 셀에서는 트랜지스터가 온으로 되어 있는 메모리셀이 없는 상태가 된다.
또한, 드라이버 회로는 제 1 열 트랜지스터(CTr1_m) 및 제 1 열 트랜지스터(CTr1_m＋1)와 제 2 열 트랜지스터(CTr2_m) 및 제 2 열 트랜지스터(CTr2_m＋1)와 플립플롭 회로(FF_m/m＋1)를 가진다.
제 1 열 트랜지스터(CTr1_m)의 게이트 및 제 1 열 트랜지스터(CTr1_m＋1)의 게이트는 모두 제 1 열 드라이버선(RL1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 드레인 및 제 1 열 트랜지스터(CTr1_m＋1)의 드레인은 각각 비트선(MBL_m) 및 비트선(MBL_m＋1)에 접속하고, 제 1 열 트랜지스터(CTr1_m)의 소스 및 제 1 열 트랜지스터(CTr1_m＋1)의 소스는 모두 일정한 전위(여기에서는 ＋0.5 V)로 보유되어 있다.
제 2 열 트랜지스터(CTr2_m)의 게이트 및 제 2 열 트랜지스터(CTr2_m＋1)의 게이트는 모두 제 2 열 드라이버선(RL2)에 접속하고, 제 2 열 트랜지스터(CTr2_m)의 드레인 및 제 2 열 트랜지스터(CTr2_m＋1)의 드레인은 각각 비트선(MBL_m) 및 비트선(MBL_m＋1)에 접속하고, 제 2 열 트랜지스터(CTr2_m)의 소스 및 제 2 열 트랜지스터(CTr2_m＋1)의 소스는 각각 플립플롭 회로(FF_m/m＋1)의 제 1 입력과 제 2 입력에 접속한다.
또한, 비트선(MBL_m) 및 비트선(MBL_m＋1)은 각각 제 m 열의 데이터 입출력 단자(DATA_m) 및 제 (m＋1) 열의 데이터 입출력 단자(DATA_m＋1)와 접속한다.
이러한 구성의 반도체 메모리 장치의 판독 방법에 대하여 설명한다. 여기에서는, 제 n 행 제 m 열의 셀의 워드선(WL_n_1)에 접속하는 트랜지스터를 가지는 메모리셀의 용량 소자가 ＋1 V로 충전되어 있었던 것으로 한다.
또한, 각 메모리셀의 용량 소자의 용량은 서브 비트선(SBL)의 기생 용량 및 상보형 인버터(CMOS)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4이다. 또한, 상보형 인버터(CMOS)는 입력이 ＋0.6 V 이상이면 0 V를 출력하고, 입력이 ＋0.4 V 이하이면 ＋1 V를 출력하는 것으로 한다.
＜제 1 과정(프리차지)＞
당초, 플립플롭 회로(FF_m/m＋1)의 전원 전위는 고전위측, 저전위측 모두 ＋0.5 V로 한다. 먼저, 제 1 열 드라이버선(RL1)과 제 1 선택선(SL1_n)의 전위를 H로 하고, 제 1 열 트랜지스터(CTr1_m) 및 제 1 열 트랜지스터(CTr1_m＋1), 제 1 선택 트랜지스터(STr1_n_m) 및 제 1 선택 트랜지스터(STr1_n_m＋1)를 온으로 한다.
이 결과, 비트선(MBL_m) 및 비트선(MBL_m＋1), 서브 비트선(SBL_n_m) 및 서브 비트선(SBL_n_m＋1)의 전위는 ＋0.5 V가 된다. 그 후, 제 1 열 드라이버선(RL1)과 제 1 선택선(SL1_n)의 전위를 L로 하고, 제 1 열 트랜지스터(CTr1_m) 및 제 1 열 트랜지스터(CTr1_m＋1), 제 1 선택 트랜지스터(STr1_n_m) 및 제 1 선택 트랜지스터(STr1_n_m＋1)를 오프로 한다.
＜제 2 과정(전하 방출)＞
다음에, 워드선(WL_n_1)의 전위를 H로 한다. 제 n 행 제 m 열의 셀에는, 워드선(WL_n_1)와 접속하는 트랜지스터를 가지는 메모리셀이 있기 때문에, 이 트랜지스터가 온이 되고, 용량 소자에 축적되어 있던 전하가 방출되어 서브 비트선(SBL_n_m)의 전위가 변동한다.
서브 비트선(SBL_n_m)의 전위가 안정될 때까지의 시간은 워드선(WL_n_1)과 접속하는 트랜지스터의 온 저항과 서브 비트선(SBL_n_m)의 용량의 곱에 비례한다. 서브 비트선의 용량은 1 fF 이하와, 종래의 DRAM의 비트선의 용량의 수백분의 1 이하로 할 수 있다. 따라서, 트랜지스터의 온 저항이 종래의 DRAM에서 일반적으로 이용되고 있는 규소를 이용한 트랜지스터의 수백배여도 종래의 DRAM과 같은 정도의 시간에 끝낼 수 있다. 서브 비트선(SBL_n_m)의 용량을 보다 작게 할 수 있다면, 보다 단시간에 안정될 수 있다.
예를 들면, 온 저항이 규소를 이용한 트랜지스터의 수십 내지 수백배(즉, 전계 효과 이동도가 수십 내지 수백분의 1)인 산화물 반도체를 이용한 트랜지스터라고 하더라도, 종래의 DRAM과 동일한 정도 혹은 보다 고속의 판독이 가능하게 된다.
이 메모리셀의 용량 소자의 전위는 ＋1 V이며, 또한, 용량 소자의 용량은, 서브 비트선(SBL_n_m)의 기생 용량 및 N 채널형 트랜지스터(NMOS_n_m＋1)의 용량(게이트 용량과 기생 용량을 포함함)의 합의 1/4이기 때문에, 서브 비트선(SBL_n_m)의 전위는 ＋0.6 V가 된다. 또한, 용량 소자의 전위가 0 V이면, 서브 비트선(SBL_n_m)의 전위는 ＋0.4 V가 된다.
한편, 제 n 행 제 (m＋1) 열의 셀에는, 워드선(WL_n_1)과 접속하는 트랜지스터를 가지는 메모리셀이 없기 때문에 서브 비트선(SBL_n_m＋1)의 전위는 변동하지 않고, ＋0.5 V인 채이다.
＜제 3 과정(비트선 충전)＞
그리고, 제 2 선택선(SL2b_n)의 전위를 H로 하고, 제 2 선택 트랜지스터(STr2_n_m＋1)를 온으로 한다. 이 때, 제 2 선택선(SL2a_n)의 전위는 L인 채로 한다. 그 결과, 비트선(MBL_m＋1)의 전위만 당초의 0.5 V로부터 변동한다. 비트선(MBL_m)의 전위는 ＋0.5 V인 채이다. 또한, 제 (m＋1) 열의 셀의 데이터를 판독하려면, 제 2 선택선(SL2b_n)의 전위는 L인 채, 제 2 선택선(SL2a_n)의 전위를 H로 하면 좋다.
서브 비트선(SBL_n_m)의 전위가 ＋0.6 V이므로, 상보형 인버터(CMOS_n_m)의 출력은 0 V이며, 비트선(MBL_m＋1)의 전위는 이 값에 가까워진다. 즉, 비트선(MBL_m)의 전위(＋0.5 V)는 비트선(MBL_m＋1)의 전위보다 높은 상태가 된다.
또한, 이 제 3 과정과 제 2 과정은 동시에 실행해도 지장이 없고, 판독을 고속으로 행하기 위해서는 동시에 행하는 것이 바람직하다. 즉, 워드선(WL_n_1)과 제 2 선택선(SL2b_n)의 전위를 거의 동시에 H로 하면 좋다.
＜제 4 과정(비트선 전위 증폭)＞
그리고, 제 2 열 드라이버선(RL2)의 전위를 H로 하고, 제 2 열 트랜지스터(CTr2_m 및 CTr2_m＋1)를 온으로 한다. 또한, 플립플롭 회로(FF_m/m＋1)의 전원 전위는 고전위측을 ＋1 V, 저전위측을 0 V로 한다. 이 결과, 플립플롭 회로(FF_m/m＋1)가 동작하고, 전위가 높은 비트선(MBL_m)의 전위는 ＋1 V, 전위가 낮은 비트선(MBL_m＋1)의 전위는 0 V가 된다. 그 결과, 비트선(MBL_m)의 전위가 제 m 열의 데이터 입출력 단자(DATA_m)에 출력된다.
이상으로 판독이 완료된다. 그러나, 메모리셀에 축적되어 있던 전하는 방출되어 버리기 때문에, 데이터는 파괴된 상태이다. 따라서, 제 1 선택선(SL1_n)의 전위를 H로 하고, 제 1 선택 트랜지스터(STr1_n_m) 및 제 1 선택 트랜지스터(STr1_n_m＋1)를 온으로 한다.
그러면, 서브 비트선(SBL_n_m)의 전위는 비트선(MBL_m)과 같이 ＋1 V가 된다. 워드선(WL_n_1)과 접속하는 트랜지스터는 온이므로, 그 트랜지스터에 접속하는 용량 소자도 ＋1 V로 충전된다. 즉, 당초, ＋1 V였던 용량 소자의 전위는, 판독 시에 저하되어 ＋0.6 V가 되었지만, 상기의 조작에 의해, 원래와 같은 ＋1 V가 된다.
이상의 예에서는, 메모리셀의 용량 소자의 전위를 ＋1 V로 했지만, 마찬가지로, 용량 소자의 전위가 당초 0 V인 경우에 관해서도, 판독 시에 ＋0.4 V까지 상승한 용량 소자의 전위는 그 후의 조작에 의해 원래와 같은 0 V로 할 수 있다.
상기의 조작이 종료한 후에는, 제 1 선택선(SL1_n), 제 2 열 드라이버선(RL2), 워드선(WL_n_1), 및 제 2 선택선(SL2b_n)의 전위를 L로 하고, 이것들에 접속하는 트랜지스터를 오프로 한다.
이상의 예는 판독에 대한 설명이었지만, 기입이 필요한 경우에는, 상기의 제 4 과정 후, 기입해야 할 전위를 데이터 입출력 단자(DATA_m)에, 기입해야 할 전위와 반대의 전위를 데이터 입출력 단자(DATA_m＋1)에 부여하면 좋다. 예를 들면, 데이터 입출력 단자(DATA_m)에 0 V의 전위를, 데이터 입출력 단자(DATA_m＋1)에 ＋1 V의 전위를 부여하면, 메모리셀(CL_n_m)의 용량 소자는 0 V로 충전된다.
또한, 기입에 있어서도, 메모리셀의 트랜지스터의 온 저항은 그다지 문제가 되지 않고, 예를 들면, 산화물 반도체와 같이 이동도가 규소 반도체의 수십분의 1 내지 수백분의 1인 반도체 재료를 이용해도 좋다. 그것은, 이하와 같이 설명할 수 있다.
종래의 DRAM에서는, 기입에 필요로 하는 시간은, 비트선의 용량과 비트선의 저항과 메모리셀의 트랜지스터의 온 저항의 합의 곱에 비례한다. 실제로는 비트선의 저항은 트랜지스터의 온 저항에 비해 충분히 작기 때문에, 기입에 필요로 하는 시간은 비트선의 용량과 메모리셀의 트랜지스터의 온 저항의 곱에 비례한다고 계산할 수 있다.
한편, 본 실시형태에서는, 기입은 이하의 2 단계로 나누어 행해진다. 즉, (1) 비트선을 기입하는 전위로 충전하는 과정과, (2) 서브 비트선과 용량 소자를 충전하는 과정이다. 이 중, (1)의 과정에 필요한 시간은 비트선의 용량과 저항의 곱에 비례하므로, 본 실시형태에서는 종래의 DRAM의 수분의 1 내지 수십분의 1의 시간으로 충분하다.
한편, (2)의 과정에 필요한 시간은, 서브 비트선이나 용량 소자의 용량의 합과 제 1 선택 트랜지스터와 메모리셀의 트랜지스터의 온 저항의 합의 곱에 비례한다. 제 1 선택 트랜지스터와 메모리셀의 트랜지스터의 온 저항을 비교한 경우, 이동도가 낮은 산화물 반도체를 메모리셀의 트랜지스터에 이용하면, 제 1 선택 트랜지스터의 온 저항은 무시할 수 있으므로, 서브 비트선이나 용량 소자의 용량의 합과 메모리셀의 트랜지스터의 온 저항의 곱에 비례한다.
이 중, 메모리셀의 트랜지스터의 온 저항은 규소를 이용한 트랜지스터의 수십 내지 수백배이다. 그러나, 서브 비트선이나 용량 소자의 용량을 종래의 DRAM의 비트선의 수백분의 1 이하로 하면, 그들 용량의 합과 메모리셀의 트랜지스터의 온 저항의 곱은 종래의 DRAM의 비트선의 용량과 메모리셀의 트랜지스터의 온 저항의 곱보다 작게 할 수 있다.
즉, 본 실시형태에 나타낸 반도체 메모리 장치의 기입에 필요로 하는 시간(상기 과정(1) 및 (2)의 합)은, 종래의 DRAM의 기입에 필요한 시간과 동일한 정도이거나, 보다 짧게 할 수 있다. 특히, 메모리셀의 트랜지스터의 반도체에 밴드 갭이 큰 산화물 반도체를 이용한 경우에는 리프레시를 실질적으로 불필요하게 할 수 있으므로 소비 전력을 저감할 수 있다는 효과도 있다.
또한, 본 실시형태에서는 판독시의 서브 비트선의 전위의 증폭 시에 플립플롭 회로 등의 정귀환 회로를 사용하지 않는다. 이것에 의해, 판독시의 오동작의 확률을 저하시킬 수 있다. 이하, 구체적인 예를 들어 그 우위를 설명한다.
예를 들어, 판독 초기(용량 소자의 전하가 방출되기 직전)에 외부로부터의 노이즈에 의해 서브 비트선의 전위가 1 nsec만큼 ＋0.5 V로부터 ＋0.4 V로 변동했다고 할 때, 서브 비트선에 플립플롭 회로가 접속되어 있다면, 바로 서브 비트선의 전위가 0 V로 고정되게 되어, 본래는 ＋1 V의 전위가 출력되어야 하지만 0 V의 전위가 비트선에 출력되게 된다.
그러나, 본 실시형태에서는 플립플롭 회로 등의 정귀환 회로가 서브 비트선에 접속되어 있지 않기 때문에, 상기와 같은 오동작은 일어나기 어렵다. 상기의 제 3 과정에서 같은 노이즈가 발생했다고 할 때, 상보형 인버터는 노이즈에 따른 신호를 출력하지만, 예를 들면, 상보형 인버터의 트랜지스터의 온 전류를 10μA로 하면, 비트선의 전하의 변동은 전체의 수십분의 1 이하이다.
즉, 비트선(MBL_m)의 전위는 당초의 1 nsec의 기간, 크더라도 0.1 V 변동할 뿐이다. 게다가, 그 후, 노이즈의 영향이 없어지면, 비트선(MBL_m)의 전위의 변동은 바로 해소된다. 따라서, 플립플롭 회로(FF_m/m＋1)가 작동할 때에는 노이즈의 영향은 거의 해소된다.
또한, 같은 노이즈가 본 실시형태의 반도체 메모리 장치에서, 제 4 과정(비트선 전위 증폭)에서 발생했다고 해도 전혀 영향이 없다. 그 단계에서는, 이미 비트선(MBL_m)의 전위는 ＋0.5 V이며, 비트선(MBL_m＋1)의 전위는 0 V이다. 노이즈에 의해 상보형 인버터(CMOS_n_m)의 전위가 1 nsec만큼 0 V가 되었다고 하면, 비트선(MBL_m＋1)의 전위는 약간 상승하지만, ＋0.1 V 이상은 되지 않는다. 노이즈의 영향의 유무에 상관없이, 비트선(MBL_m)의 전위가 비트선(MBL_m＋1)의 전위보다 높은 것에는 변함이 없고, 플립플롭 회로(FF_m/m＋1)는 정상적으로 동작할 수 있다.
(실시형태 6)
본 실시형태에서는, 도 14에 나타낸 반도체 메모리 장치와 같은 반도체 메모리 장치의 레이아웃예 및 단면 구조예를 도 15 내지 도 17을 이용하여 설명한다. 도 15 및 도 16에는 제 n 행 제 m 열의 셀과 이것에 인접하는 셀의 주요한 배선 등의 각 층마다의 레이아웃예를 나타낸다. 본 실시형태의 반도체 메모리 장치는 이것들을 적층하여 형성된다. 또한, 본 실시형태에 나타낸 반도체 메모리 장치의 상세한 사항에 대해서는 다른 실시형태를 참작할 수 있다.
또한, 이하에서는 제 n 행 제 m 열의 셀에 대하여 부호를 표시하여 설명하지만, 그 외의 셀에 대해서도 마찬가지이다. 또한, 도 17은, 반도체 메모리 장치의 단면도이며, 도 15 혹은 도 16의 선분 AB의 단면에 상당한다. 단, 도 17에서는, 선분 AB의 일부가 생략되어 있다. 또한, 선분 AB는 제 n 행 제 m 열의 셀의 위치를 나타낸다.
도 15(A)는, 단결정 반도체 기판 위에 설치된 소자 분리 절연물(302), N형 불순물 영역(303N), P형 불순물 영역(303P), 제 1 층 배선(304a 내지 304h)과 제 1 콘택트 플러그(306)의 배치를 나타낸다. 제 1 층 배선(304a)은 제 1 선택선(SL1_n)에 상당하고, 제 1 층 배선(304 d)은 제 2 선택선(SL2a_n)에 상당하고, 제 1 층 배선(304e)은 제 2 선택선(SL2b_n)에 상당한다. 또한, 제 1 층 배선(304f)은 다음 행의 셀의 제 1 선택선(SL1_n＋1)에 상당한다.
또한, 제 1 층 배선(304b)은 상보형 인버터(CMOS_n_m)의 게이트에 상당하고, 제 1 층 배선(304c)은 상보형 인버터(CMOS_n_m＋1)의 게이트에 상당한다. 제 1 층 배선(304g 및 304h)도 다른 열의 상보형 인버터(CMOS)의 게이트이다. 또한, 도 15(A)에 나타낸 바와 같이 제 1 층 배선(304c) 및 제 1 층 배선(304d)은 인접하는 셀의 상보형 인버터의 게이트인 제 1 층 배선(304g 및 304h)과는 비트선의 방향(도면의 좌우의 방향)으로 위치를 엇갈리게 배치함으로써, 비트선의 간격을 좁힐 수 있어, 셀의 점유 면적을 축소할 수 있다.
도 15(B)는 제 2 층 배선(308a 내지 308f)과 제 2 콘택트 플러그(310)의 배치를 나타낸다. 제 2 층 배선(308c)은 상보형 인버터(CMOS)에 저전위를 공급하기 위해, 또한, 제 2 층 배선(308d)은 상보형 인버터(CMOS)에 고전위를 공급하기 위해 사용된다. 제 2 층 배선(308e)은 상보형 인버터(CMOS_n_m＋1)의 출력과 제 2 선택 트랜지스터(STr2_n_m)의 소스를 접속하는 배선이다.
도 15(C)는 제 3 층 배선(312a 및 312b), 제 3 콘택트 플러그(314)의 배치를 나타낸다. 제 3 층 배선(312b)은 상보형 인버터(CMOS_n_m)의 출력과 제 2 선택 트랜지스터(STr2_n_m＋1)의 소스를 접속하는 배선이다.
도 16(A)는 제 4 층 배선(316a 및 316b)의 배치를 나타낸다. 제 4 층 배선(316a)은 메모리셀의 용량 소자의 전극이 된다. 제 4 층 배선(316b)은 메모리셀의 트랜지스터의 드레인 전극이 된다. 도 16(B)은 산화물 반도체층(318)의 배치를 나타낸다. 도 16(C)은 워드선(320) 및 제 4 콘택트 플러그(322)의 배치를 나타낸다.
이하, 도 17에 대하여 설명한다. 또한, 제작 공정의 상세한 사항에 대해서는, 실시형태 2나 실시형태 4를 참작할 수 있다. 도 17(A)는 제 1 콘택트 플러그(306)를 형성한 단계(도 15(A)에 상당)에서의 단면의 양태이다. 기판(301)의 일면에 소자 분리 절연물(302)을 형성하고, 제 1 층 배선(304a 내지 304h)(제 1 층 배선(304g 및 304h)은 도 17에는 도시하지 않음)을 형성한다. 또한, N형 불순물 영역(303N) 및 P형 불순물 영역(303P)(도 17에는 도시하지 않음)을 형성한다. 그리고, 제 1 층간 절연물(305), 제 1 콘택트 플러그(306)를 형성한다.
도 17(B)는 층을 더 중첩한 양태이다. 도 17(A)에 도시한 상태로, 제 1 매립 절연물(307), 제 2 층 배선(308a 내지 308f), 제 2 층간 절연물(309), 제 2 콘택트 플러그(310), 제 2 매립 절연물(311), 제 3 층 배선(312a 및 312b), 제 3 층간 절연물(313), 제 3 콘택트 플러그(314), 제 3 매립 절연물(315), 제 4 층 배선(316a 및 316b), 용량 소자용 절연물(317), 산화물 반도체층(318), 게이트 절연물(319), 워드선(320), 제 4 층간 절연물(321), 제 4 콘택트 플러그(322)를 형성한다.
이상으로, 하나의 메모리셀층을 형성할 수 있다. 실시형태 2와 같이, 더 많은 메모리셀층을 적층함으로써 집적도를 높일 수 있다. 도 17(B)에는 복수의 메모리셀이 도시되어 있다. 각각, 산화물 반도체층(318)의 하면에 제 4 층 배선(316a 및 316b)이 설치되어 있다. 이 중, 제 4 층 배선(316a)은 메모리셀의 용량 소자의 대향 전극이다. 또한, 제 4 층 배선(316b)에는 제 3 콘택트 플러그(314) 혹은 제 4 콘택트 플러그(322)가 접속되어 있고, 이것들은 서브 비트선(SBL_n_m)의 일부가 된다.
101：기판 102：소자 분리 절연물
103N：N형 불순물 영역 103P：P형 불순물 영역
104N：게이트 104P：게이트
105：제 1 층간 절연물 106a：제 1 콘택트 플러그
106b：제 1 콘택트 플러그 106c：제 1 콘택트 플러그
106d：제 1 콘택트 플러그 107：제 1 매립 절연물
108a：제 1 층 배선 108b：제 1 층 배선
108c：제 1 층 배선 108d：제 1 층 배선
109：제 2 층간 절연물 110a：제 2 콘택트 플러그
110b：제 2 콘택트 플러그 111：제 2 매립 절연물
112a：제 2 층 배선 112b：제 2 층 배선
112c：제 2 층 배선 112d：제 2 층 배선
112e：제 2 층 배선 112f：제 2 층 배선
112g：제 2 층 배선 113：용량 소자용 절연물
114a：산화물 반도체층 114b：산화물 반도체층
115：게이트 절연물 116a：워드선
116b：워드선 116c：워드선
116d：워드선 117：제 3 층간 절연물
118a：제 3 콘택트 플러그 118b：제 3 콘택트 플러그
119：제 6 매립 절연물 120：제 6 층 배선
201：기판 202：소자 분리 절연물
203：N형 불순물 영역 204a：제 1 층 배선
204b：제 1 층 배선 204c：제 1 층 배선
204d：제 1 층 배선 205：제 1 층간 절연물
206a：제 1 콘택트 플러그 206b：제 1 콘택트 플러그
206c：제 1 콘택트 플러그 206d：제 1 콘택트 플러그
207：제 1 매립 절연물 208a：제 2 층 배선
208b：제 2 층 배선 208c：제 2 층 배선
208d：제 2 층 배선 208e：제 2 층 배선
209：제 2 층간 절연물 210a：제 2 콘택트 플러그
210b：제 2 콘택트 플러그 210c：제 2 콘택트 플러그
210d：제 2 콘택트 플러그 211：제 2 매립 절연물
212a：제 3 층 배선 212b：제 3 층 배선
212c：제 3 층 배선 212d：제 3 층 배선
212e：제 3 층 배선 212f：제 3 층 배선
212g：제 3 층 배선 213：용량 소자용 절연물
214a：산화물 반도체층 214b：산화물 반도체층
215：게이트 절연물 216a：워드선
216b：워드선 216c：워드선
216d：워드선 216e：워드선
216f：워드선 217：제 3 층간 절연물
218a：제 3 콘택트 플러그 218b：제 3 콘택트 플러그
218c：제 3 콘택트 플러그 218d：제 3 콘택트 플러그
301：기판 302：소자 분리 절연물
303N：N형 불순물 영역 303P：P형 불순물 영역
304a：제 1 층 배선 304b：제 1 층 배선
304c：제 1 층 배선 304d：제 1 층 배선
304e：제 1 층 배선 304f：제 1 층 배선
304g：제 1 층 배선 304h：제 1 층 배선
305：제 1 층간 절연물 306：제 1 콘택트 플러그
307：제 1 매립 절연물 308a：제 2 층 배선
308b：제 2 층 배선 308c：제 2 층 배선
308d：제 2 층 배선 308e：제 2 층 배선
308f：제 2 층 배선 309：제 2 층간 절연물
310：제 2 콘택트 플러그 311：제 2 매립 절연물
312a：제 3 층 배선 312b：제 3 층 배선
313：제 3 층간 절연물 314：제 3 콘택트 플러그
315：제 3 매립 절연물 316a：제 4 층 배선
316b：제 4 층 배선 317：용량 소자용 절연물
318：산화물 반도체층 319：게이트 절연물
320：워드선 321：제 4 층간 절연물
322：제 4 콘택트 플러그 AMP：증폭 회로
CMOS：상보형 인버터 CS：기생 용량
CTr1：제 1 열 트랜지스터 CTr2：제 2 열 트랜지스터
CTr3：제 3 열 트랜지스터 DATA：데이터 입출력 단자
FF：플립플롭 회로 MBL：비트선
NMOS：N 채널형 트랜지스터 PMOS：P 채널형 트랜지스터
RL1：제 1 열 드라이버선 RL2：제 2 열 드라이버선
RL3：제 3 열 드라이버선 SBL：서브 비트선
SL1：제 1 선택선 SL2：제 2 선택선
SL2a：제 2 선택선 SL2b：제 2 선택선
STr1：제 1 선택 트랜지스터 STr2：제 2 선택 트랜지스터
WL：워드선

Claims (41)

  1. 비트선과,
    4개의 워드선과,
    2개의 메모리 셀과, 서브 비트선과, 제 1 선택 트랜지스터와, 제 2 선택 트랜지스터와, 증폭 회로를 각각 포함하는 2개의 셀을 포함하고,
    상기 제 1 선택 트랜지스터의 드레인은 상기 비트선에 접속되어 있고,
    상기 제 1 선택 트랜지스터의 소스와 상기 증폭 회로의 제 1 단자는 상기 서브 비트선에 접속되어 있고,
    상기 증폭 회로의 제 2 단자는 상기 제 2 선택 트랜지스터의 소스에 접속되어 있고,
    상기 제 2 선택 트랜지스터의 드레인은 상기 비트선에 접속되어 있고,
    상기 2개의 메모리셀 각각은 트랜지스터와 용량 소자를 가지고,
    상기 용량 소자의 용량은 1 fF 이하이며,
    상기 2개의 각각의 메모리셀의 트랜지스터는 상기 4개의 워드선 중의 하나에 접속된 게이트와 상기 서브 비트선에 접속된 드레인과 상기 용량 소자의 하나의 전극에 접속된 소스를 포함하는, 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터와 상기 2개의 메모리셀 각각의 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 선택 트랜지스터에 이용되는 반도체와 상기 2개의 메모리셀 각각의 트랜지스터에 이용되는 반도체는 다른 종류인, 반도체 메모리 장치.
  4. 제 1 항에 있어서,
    상기 2개의 메모리셀 중의 하나의 트랜지스터와 상기 2개의 메모리셀 중의 다른 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 증폭 회로는 상보형 인버터인, 반도체 메모리 장치.
  6. 제 1 항에 있어서,
    상기 2개의 셀 각각은 4 내지 64의 메모리셀을 가지는, 반도체 메모리 장치.
  7. 제 1 항에 있어서,
    상기 용량 소자는 필요한 깊이 혹은 높이가 1μm 이하인, 반도체 메모리 장치.
  8. 비트선과,
    4개의 워드선과,
    2개의 메모리 셀과, 서브 비트선과, 제 1 선택 트랜지스터와, 제 2 선택 트랜지스터와, 증폭 회로를 각각 포함하는 2개의 셀을 포함하고,
    상기 제 1 선택 트랜지스터의 드레인은 상기 비트선에 접속되어 있고,
    상기 제 1 선택 트랜지스터의 소스와 상기 증폭 회로의 제 1 단자는 상기 서브 비트선에 접속되어 있고,
    상기 증폭 회로의 제 2 단자는 상기 제 2 선택 트랜지스터의 소스에 접속되어 있고,
    상기 증폭 회로의 제 3 단자는 상기 비트선에 접속되어 있고,
    상기 2개의 메모리셀 각각은 트랜지스터와 용량 소자를 가지고,
    상기 용량 소자의 용량은 1 fF 이하이며,
    상기 2개의 각각의 메모리셀의 트랜지스터는 상기 4개의 워드선 중의 하나에 접속된 게이트와 상기 서브 비트선에 접속된 드레인과 상기 용량 소자의 하나의 전극에 접속된 소스를 포함하는, 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제 1 선택 트랜지스터와 상기 2개의 메모리셀 각각의 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  10. 제 8 항에 있어서,
    상기 제 1 선택 트랜지스터에 이용되는 반도체와 상기 2개의 메모리셀 각각의 트랜지스터에 이용되는 반도체는 다른 종류인, 반도체 메모리 장치.
  11. 제 8 항에 있어서,
    상기 2개의 메모리셀 중의 하나의 트랜지스터와 상기 2개의 메모리셀 중의 다른 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  12. 제 8 항에 있어서,
    상기 증폭 회로는 상보형 인버터인, 반도체 메모리 장치.
  13. 제 8 항에 있어서,
    상기 2개의 셀 각각은 4 내지 64의 메모리셀을 가지는, 반도체 메모리 장치.
  14. 제 8 항에 있어서,
    상기 용량 소자는 필요한 깊이 혹은 높이가 1μm 이하인, 반도체 메모리 장치.
  15. 제 1 비트선과 제 2 비트선과,
    4개의 워드선과,
    제 1 서브 비트선과 제 2 서브 비트선을 포함하고,
    2개의 메모리셀과, 제 1 선택 트랜지스터의 소스와, 증폭 회로의 제 1 단자는 상기 제 1 서브 비트선에 접속되어 있고,
    상기 제 1 선택 트랜지스터의 드레인은 상기 제 1 비트선에 접속되어 있고,
    상기 증폭 회로의 제 2 단자는 상기 제 2 선택 트랜지스터의 드레인에 접속되어 있고,
    상기 증폭 회로의 제 3 단자는 상기 제 2 비트선에 접속되어 있고,
    상기 2개의 메모리셀 각각은 트랜지스터와 용량 소자를 가지고,
    상기 용량 소자의 용량은 1 fF 이하이며,
    상기 2개의 각각의 메모리셀의 트랜지스터는 상기 4개의 워드선 중의 하나에 접속된 게이트와 상기 서브 비트선에 접속된 드레인과 상기 용량 소자의 하나의 전극에 접속된 소스를 포함하는, 반도체 메모리 장치.
  16. 제 15 항에 있어서,
    상기 제 1 선택 트랜지스터와 상기 2개의 메모리셀 각각의 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  17. 제 15 항에 있어서,
    상기 제 1 선택 트랜지스터에 이용되는 반도체와 상기 2개의 메모리셀 각각의 트랜지스터에 이용되는 반도체는 다른 종류인, 반도체 메모리 장치.
  18. 제 15 항에 있어서,
    상기 2개의 메모리셀 중의 하나의 트랜지스터와 상기 2개의 메모리셀 중의 다른 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  19. 제 15 항에 있어서,
    상기 증폭 회로는 상보형 인버터인, 반도체 메모리 장치.
  20. 제 15 항에 있어서,
    상기 용량 소자는 필요한 깊이 혹은 높이가 1μm 이하인, 반도체 메모리 장치.
  21. 비트선과,
    4개의 워드선과,
    상기 4개의 워드선에 평행한 제 1 선택선과,
    상기 4개의 워드선에 평행한 제 2 선택선과,
    2개의 메모리셀과, 서브 비트선과, 제 1 선택 트랜지스터와, 제 2 선택 트랜지스터와, 증폭 회로를 각각 포함하는 2개의 셀을 포함하고,
    상기 제 1 선택 트랜지스터의 드레인은 상기 비트선에 접속되어 있고,
    상기 제 1 선택 트랜지스터의 게이트와 상기 제 2 선택 트랜지스터의 게이트는 상기 제 1 선택선과 상기 제 2 선택선에 각각 접속되어 있고,
    상기 제 1 선택 트랜지스터의 소스와 상기 증폭 회로의 제 1 단자는 상기 서브 비트선에 접속되어 있고,
    상기 증폭 회로의 제 2 단자는 상기 제 2 선택 트랜지스터의 소스에 접속되어 있고,
    상기 제 2 선택 트랜지스터의 드레인은 상기 비트선에 접속되어 있고,
    상기 2개의 메모리셀 각각은 트랜지스터와 용량 소자를 포함하고,
    상기 용량 소자의 용량은 1 fF 이하이며,
    상기 2개의 메모리셀의 각각의 트랜지스터는 상기 4개의 워드선 중의 하나에 접속된 게이트를 포함하는, 반도체 메모리 장치.
  22. 제 21 항에 있어서,
    상기 제 1 선택 트랜지스터와 상기 2개의 메모리셀 각각의 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  23. 제 21 항에 있어서,
    상기 제 1 선택 트랜지스터에 이용되는 반도체와 상기 2개의 메모리셀 각각의 트랜지스터에 이용되는 반도체는 다른 종류인, 반도체 메모리 장치.
  24. 제 21 항에 있어서,
    상기 2개의 메모리셀 중의 하나의 트랜지스터와 상기 2개의 메모리셀 중의 다른 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  25. 제 21 항에 있어서,
    상기 증폭 회로는 상보형 인버터인, 반도체 메모리 장치.
  26. 제 21 항에 있어서,
    상기 2개의 셀 각각은 4 내지 64의 메모리셀을 가지는, 반도체 메모리 장치.
  27. 제 21 항에 있어서,
    상기 용량 소자는 필요한 깊이 혹은 높이가 1μm 이하인, 반도체 메모리 장치.
  28. 비트선과,
    4개의 워드선과,
    상기 4개의 워드선에 평행한 제 1 선택선과,
    상기 4개의 워드선에 평행한 제 2 선택선과,
    2개의 메모리셀과, 서브 비트선과, 제 1 선택 트랜지스터와, 제 2 선택 트랜지스터와, 증폭 회로를 각각 포함하는 2개의 셀을 포함하고,
    상기 제 1 선택 트랜지스터의 드레인은 상기 비트선에 접속되어 있고,
    상기 제 1 선택 트랜지스터의 게이트와 상기 제 2 선택 트랜지스터의 게이트는 상기 제 1 선택선과 상기 제 2 선택선에 각각 접속되어 있고,
    상기 제 1 선택 트랜지스터의 소스와 상기 증폭 회로의 제 1 단자는 상기 서브 비트선에 접속되어 있고,
    상기 증폭 회로의 제 2 단자는 상기 제 2 선택 트랜지스터의 소스에 접속되어 있고,
    상기 증폭 회로의 제 3 단자는 상기 비트선에 접속되어 있고,
    상기 2개의 메모리셀 각각은 트랜지스터와 용량 소자를 포함하고,
    상기 용량 소자의 용량은 1 fF 이하이며,
    상기 2개의 메모리셀의 각각의 트랜지스터는 상기 4개의 워드선 중의 하나에 접속된 게이트를 포함하는, 반도체 메모리 장치.
  29. 제 28 항에 있어서,
    상기 제 1 선택 트랜지스터와 상기 2개의 메모리셀 각각의 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  30. 제 28 항에 있어서,
    상기 제 1 선택 트랜지스터에 이용되는 반도체와 상기 2개의 메모리셀 각각의 트랜지스터에 이용되는 반도체는 다른 종류인, 반도체 메모리 장치.
  31. 제 28 항에 있어서,
    상기 2개의 메모리셀 중의 하나의 트랜지스터와 상기 2개의 메모리셀의 다른 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  32. 제 28 항에 있어서,
    상기 증폭 회로는 상보형 인버터인, 반도체 메모리 장치.
  33. 제 28 항에 있어서,
    상기 2개의 셀 각각은 4 내지 64의 메모리셀을 가지는, 반도체 메모리 장치.
  34. 제 28 항에 있어서,
    상기 용량 소자는 필요한 깊이 혹은 높이가 1μm 이하인, 반도체 메모리 장치.
  35. 제 1 비트선과 제 2 비트선과,
    4개의 워드선과,
    상기 4개의 워드선에 평행한 제 1 선택선과,
    상기 4개의 워드선에 평행한 제 2 선택선과,
    제 1 서브 비트선과 제 2 서브 비트선을 포함하고,
    2개의 메모리셀과, 제 1 선택 트랜지스터의 소스와, 증폭 회로의 제 1 단자는 상기 제 1 서브 비트선에 접속되어 있고,
    상기 제 1 선택 트랜지스터의 게이트와 제 2 선택 트랜지스터의 게이트는 상기 제 1 선택선과 상기 제 2 선택선에 접속되어 있고,
    상기 제 1 선택 트랜지스터의 드레인은 상기 제 1 비트선에 접속되어 있고,
    상기 증폭 회로의 제 2 단자는 상기 제 2 선택 트랜지스터의 드레인에 접속되어 있고,
    상기 증폭 회로의 제 3 단자는 상기 제 2 비트선에 접속되어 있고,
    상기 2개의 메모리셀 각각은 트랜지스터와 용량 소자를 가지고,
    상기 용량 소자의 용량은 1 fF 이하이며,
    상기 2개의 각각의 메모리셀의 트랜지스터는 상기 4개의 워드선 중의 하나에 접속된 게이트를 포함하는, 반도체 메모리 장치.
  36. 제 35 항에 있어서,
    상기 제 1 선택 트랜지스터와 상기 2개의 메모리셀 각각의 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  37. 제 35 항에 있어서,
    상기 제 1 선택 트랜지스터에 이용되는 반도체와 상기 2개의 메모리셀 각각의 트랜지스터에 이용되는 반도체는 다른 종류인, 반도체 메모리 장치.
  38. 제 35 항에 있어서,
    상기 2개의 메모리셀 중의 하나의 트랜지스터와 상기 2개의 메모리셀 중의 다른 트랜지스터는 다른 층에 설치되어 있는, 반도체 메모리 장치.
  39. 제 35 항에 있어서,
    상기 증폭 회로는 상보형 인버터인, 반도체 메모리 장치.
  40. 제 35 항에 있어서,
    상기 용량 소자는 필요한 깊이 혹은 높이가 1μm 이하인, 반도체 메모리 장치.
  41. 비트선과; 4개의 워드선과; 2개의 메모리셀과, 서브 비트선과, 제 1 선택 트랜지스터와, 제 2 선택 트랜지스터와, 증폭 회로를 각각 가지는 2개의 셀을 포함하고, 상기 제 1 선택 트랜지스터의 드레인은 상기 비트선에 접속되고, 상기 제 1 선택 트랜지스터의 소스와 상기 증폭 회로의 제 1 단자는 상기 서브 비트선에 접속되고, 상기 증폭 회로의 제 2 단자는 상기 제 2 선택 트랜지스터의 소스에 접속되고, 상기 2개의 메모리셀 각각은 트랜지스터와 용량 소자를 가지고, 상기 용량 소자의 용량은 1 fF 이하이며, 상기 2개의 메모리셀 각각의 트랜지스터는 상기 4개의 워드선 중의 하나에 접속된 게이트와, 상기 서브 비트선에 접속된 드레인과, 상기 용량 소자의 하나의 전극에 접속된 소소를 포함하는 반도체 메모리 장치 구동 방법에 있어서,
    상기 제 1 선택 트랜지스터를 온으로 함으로써 상기 서브 비트선의 전위를 특정의 전위로 하는 제 1 과정과,
    상기 2개의 메모리셀 중의 하나의 트랜지스터를 온으로 하는 제 2 과정을 가진, 반도체 메모리 장치의 구동 방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200023654A (ko) * 2017-07-27 2020-03-05 마이크론 테크놀로지, 인크 GaP 채널 물질을 갖는 트랜지스터를 포함하는 메모리 셀
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101824854B1 (ko) * 2009-11-06 2018-02-01 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US8792284B2 (en) 2010-08-06 2014-07-29 Semiconductor Energy Laboratory Co., Ltd. Oxide semiconductor memory device
TWI620176B (zh) * 2010-10-05 2018-04-01 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
TWI619230B (zh) 2011-01-14 2018-03-21 半導體能源研究所股份有限公司 半導體記憶裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP6000560B2 (ja) 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置
JP5901927B2 (ja) * 2011-10-06 2016-04-13 株式会社半導体エネルギー研究所 半導体装置
TWI607434B (zh) * 2011-10-24 2017-12-01 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
US9105351B2 (en) 2011-11-09 2015-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device including amplifier circuit
TWI618058B (zh) 2013-05-16 2018-03-11 半導體能源研究所股份有限公司 半導體裝置
JP2015041388A (ja) * 2013-08-20 2015-03-02 株式会社半導体エネルギー研究所 記憶装置、及び半導体装置
KR102320576B1 (ko) * 2013-12-27 2021-11-02 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
US10074576B2 (en) * 2014-02-28 2018-09-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device
US9887212B2 (en) * 2014-03-14 2018-02-06 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9716100B2 (en) * 2014-03-14 2017-07-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, method for driving semiconductor device, and electronic device
WO2015182000A1 (en) 2014-05-30 2015-12-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, manufacturing method thereof, and electronic device
US10204898B2 (en) * 2014-08-08 2019-02-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and electronic device
US9905700B2 (en) 2015-03-13 2018-02-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device or memory device and driving method thereof
JP6822853B2 (ja) 2016-01-21 2021-01-27 株式会社半導体エネルギー研究所 記憶装置及び記憶装置の駆動方法
JP6517720B2 (ja) 2016-03-16 2019-05-22 東芝メモリ株式会社 半導体記憶装置
US10032492B2 (en) 2016-03-18 2018-07-24 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, driver IC, computer and electronic device
JP6668282B2 (ja) 2017-03-21 2020-03-18 キオクシア株式会社 半導体記憶装置
EP3635782B1 (en) 2017-05-08 2021-03-24 Micron Technology, Inc. Memory arrays
US10217794B2 (en) 2017-05-24 2019-02-26 Globalfoundries Singapore Pte. Ltd. Integrated circuits with vertical capacitors and methods for producing the same
JP2019021367A (ja) 2017-07-20 2019-02-07 株式会社東芝 半導体装置
WO2020101715A1 (en) * 2018-11-15 2020-05-22 Micron Technology, Inc. Memory arrays comprising memory cells
US10950618B2 (en) 2018-11-29 2021-03-16 Micron Technology, Inc. Memory arrays
KR102554712B1 (ko) 2019-01-11 2023-07-14 삼성전자주식회사 반도체 소자
TW202105678A (zh) 2019-01-25 2021-02-01 日商半導體能源研究所股份有限公司 半導體裝置及包括該半導體裝置的電子裝置

Family Cites Families (156)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS56162875A (en) 1980-05-19 1981-12-15 Nippon Telegr & Teleph Corp <Ntt> Semiconductor device
EP0053878B1 (en) 1980-12-08 1985-08-14 Kabushiki Kaisha Toshiba Semiconductor memory device
JPS60198861A (ja) 1984-03-23 1985-10-08 Fujitsu Ltd 薄膜トランジスタ
JPS62230043A (ja) 1986-03-31 1987-10-08 Seiko Epson Corp 半導体装置
JPS6363197A (ja) 1986-09-03 1988-03-19 Toshiba Corp 半導体記憶装置
JPH0244256B2 (ja) 1987-01-28 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn2o5deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244260B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn5o8deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPS63210023A (ja) 1987-02-24 1988-08-31 Natl Inst For Res In Inorg Mater ＩｎＧａＺｎ↓４Ｏ↓７で示される六方晶系の層状構造を有する化合物およびその製造法
JPH0244258B2 (ja) 1987-02-24 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn3o6deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244262B2 (ja) 1987-02-27 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn6o9deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
JPH0244263B2 (ja) 1987-04-22 1990-10-03 Kagaku Gijutsucho Mukizaishitsu Kenkyushocho Ingazn7o10deshimesarerurotsuhoshokeinosojokozoojusurukagobutsuoyobisonoseizoho
CA1322250C (en) 1987-08-31 1993-09-14 Loren Thomas Lancaster Active dynamic memory cell
US5003361A (en) 1987-08-31 1991-03-26 At&T Bell Laboratories Active dynamic memory cell
JPS6476495A (en) * 1987-09-17 1989-03-22 Matsushita Electric Ind Co Ltd Semiconductor memory device
JPH01112590A (ja) * 1987-10-26 1989-05-01 Matsushita Electric Ind Co Ltd 半導体記憶装置
JP2547615B2 (ja) 1988-06-16 1996-10-23 三菱電機株式会社 読出専用半導体記憶装置および半導体記憶装置
JPH07109873B2 (ja) 1988-07-05 1995-11-22 株式会社東芝 半導体記憶装置
US5302843A (en) 1990-07-26 1994-04-12 Semiconductor Energy Laboratory Co., Ltd. Improved vertical channel transistor
JPH05251705A (ja) 1992-03-04 1993-09-28 Fuji Xerox Co Ltd 薄膜トランジスタ
JP3479375B2 (ja) 1995-03-27 2003-12-15 科学技術振興事業団 亜酸化銅等の金属酸化物半導体による薄膜トランジスタとｐｎ接合を形成した金属酸化物半導体装置およびそれらの製造方法
EP0820644B1 (en) 1995-08-03 2005-08-24 Koninklijke Philips Electronics N.V. Semiconductor device provided with transparent switching element
JP3625598B2 (ja) 1995-12-30 2005-03-02 三星電子株式会社 液晶表示装置の製造方法
TW326553B (en) 1996-01-22 1998-02-11 Handotai Energy Kenkyusho Kk Semiconductor device and method of fabricating same
JP3824343B2 (ja) 1996-03-29 2006-09-20 富士通株式会社 半導体装置
JP4103968B2 (ja) 1996-09-18 2008-06-18 株式会社半導体エネルギー研究所 絶縁ゲイト型半導体装置
US5872032A (en) * 1997-11-03 1999-02-16 Vanguard International Semiconductor Corporation Fabrication method for a DRAM cell with bipolar charge amplification
JP4170454B2 (ja) 1998-07-24 2008-10-22 Ｈｏｙａ株式会社 透明導電性酸化物薄膜を有する物品及びその製造方法
JP2000150861A (ja) 1998-11-16 2000-05-30 Tdk Corp 酸化物薄膜
JP3276930B2 (ja) 1998-11-17 2002-04-22 科学技術振興事業団 トランジスタ及び半導体装置
US6762951B2 (en) * 2001-11-13 2004-07-13 Hitachi, Ltd. Semiconductor integrated circuit device
JP2001093988A (ja) 1999-07-22 2001-04-06 Sony Corp 半導体記憶装置
JP4654471B2 (ja) 1999-07-29 2011-03-23 ソニー株式会社 半導体装置
JP2001053164A (ja) 1999-08-04 2001-02-23 Sony Corp 半導体記憶装置
TW460731B (en) 1999-09-03 2001-10-21 Ind Tech Res Inst Electrode structure and production method of wide viewing angle LCD
JP2001168198A (ja) 1999-12-09 2001-06-22 Sony Corp メモリ混載半導体集積回路およびその設計方法
JP2002043544A (ja) * 2000-07-21 2002-02-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP4089858B2 (ja) 2000-09-01 2008-05-28 国立大学法人東北大学 半導体デバイス
JP2002093924A (ja) 2000-09-20 2002-03-29 Sony Corp 半導体記憶装置
KR20020038482A (ko) 2000-11-15 2002-05-23 모리시타 요이찌 박막 트랜지스터 어레이, 그 제조방법 및 그것을 이용한표시패널
JP3997731B2 (ja) 2001-03-19 2007-10-24 富士ゼロックス株式会社 基材上に結晶性半導体薄膜を形成する方法
JP2002289859A (ja) 2001-03-23 2002-10-04 Minolta Co Ltd 薄膜トランジスタ
JP2002368226A (ja) 2001-06-11 2002-12-20 Sharp Corp 半導体装置、半導体記憶装置及びその製造方法、並びに携帯情報機器
US6574148B2 (en) 2001-07-12 2003-06-03 Micron Technology, Inc. Dual bit line driver for memory
JP3925839B2 (ja) 2001-09-10 2007-06-06 シャープ株式会社 半導体記憶装置およびその試験方法
JP4090716B2 (ja) 2001-09-10 2008-05-28 雅司 川崎 薄膜トランジスタおよびマトリクス表示装置
WO2003040441A1 (en) 2001-11-05 2003-05-15 Japan Science And Technology Agency Natural superlattice homologous single crystal thin film, method for preparation thereof, and device using said single crystal thin film
JP4164562B2 (ja) 2002-09-11 2008-10-15 独立行政法人科学技術振興機構 ホモロガス薄膜を活性層として用いる透明薄膜電界効果型トランジスタ
JP4083486B2 (ja) 2002-02-21 2008-04-30 独立行政法人科学技術振興機構 ＬｎＣｕＯ（Ｓ，Ｓｅ，Ｔｅ）単結晶薄膜の製造方法
US7049190B2 (en) 2002-03-15 2006-05-23 Sanyo Electric Co., Ltd. Method for forming ZnO film, method for forming ZnO semiconductor layer, method for fabricating semiconductor device, and semiconductor device
JP3933591B2 (ja) 2002-03-26 2007-06-20 淳二 城戸 有機エレクトロルミネッセント素子
US7339187B2 (en) 2002-05-21 2008-03-04 State Of Oregon Acting By And Through The Oregon State Board Of Higher Education On Behalf Of Oregon State University Transistor structures
US6787835B2 (en) * 2002-06-11 2004-09-07 Hitachi, Ltd. Semiconductor memories
JP2004022625A (ja) 2002-06-13 2004-01-22 Murata Mfg Co Ltd 半導体デバイス及び該半導体デバイスの製造方法
US7105868B2 (en) 2002-06-24 2006-09-12 Cermet, Inc. High-electron mobility transistor with zinc oxide
US7067843B2 (en) 2002-10-11 2006-06-27 E. I. Du Pont De Nemours And Company Transparent oxide semiconductor thin film transistors
JP4166105B2 (ja) 2003-03-06 2008-10-15 シャープ株式会社 半導体装置およびその製造方法
JP2004273732A (ja) 2003-03-07 2004-09-30 Sharp Corp アクティブマトリクス基板およびその製造方法
US6839258B2 (en) 2003-05-12 2005-01-04 Micron Technology, Inc. Folded DRAM CAM cell
JP4108633B2 (ja) 2003-06-20 2008-06-25 シャープ株式会社 薄膜トランジスタおよびその製造方法ならびに電子デバイス
US7262463B2 (en) 2003-07-25 2007-08-28 Hewlett-Packard Development Company, L.P. Transistor including a deposited channel region having a doped portion
US6982897B2 (en) * 2003-10-07 2006-01-03 International Business Machines Corporation Nondestructive read, two-switch, single-charge-storage device RAM devices
US8445946B2 (en) 2003-12-11 2013-05-21 International Business Machines Corporation Gated diode memory cells
KR100685239B1 (ko) * 2004-01-29 2007-02-22 가시오게산키 가부시키가이샤 트랜지스터어레이 및 그 제조방법 및 화상처리장치
US7282782B2 (en) 2004-03-12 2007-10-16 Hewlett-Packard Development Company, L.P. Combined binary oxide semiconductor device
US7145174B2 (en) 2004-03-12 2006-12-05 Hewlett-Packard Development Company, Lp. Semiconductor device
KR20070116888A (ko) 2004-03-12 2007-12-11 도꾸리쯔교세이호징 가가꾸 기쥬쯔 신꼬 기꼬 아몰퍼스 산화물 및 박막 트랜지스터
US7297977B2 (en) 2004-03-12 2007-11-20 Hewlett-Packard Development Company, L.P. Semiconductor device
US7161844B2 (en) * 2004-03-30 2007-01-09 Silicon Storage Technology, Inc. Method and apparatus for compensating for bitline leakage current
US7211825B2 (en) 2004-06-14 2007-05-01 Yi-Chi Shih Indium oxide-based thin film transistors and circuits
JP2006100760A (ja) 2004-09-02 2006-04-13 Casio Comput Co Ltd 薄膜トランジスタおよびその製造方法
US7285501B2 (en) 2004-09-17 2007-10-23 Hewlett-Packard Development Company, L.P. Method of forming a solution processed device
US7298084B2 (en) 2004-11-02 2007-11-20 3M Innovative Properties Company Methods and displays utilizing integrated zinc oxide row and column drivers in conjunction with organic light emitting diodes
EP1815530B1 (en) 2004-11-10 2021-02-17 Canon Kabushiki Kaisha Field effect transistor employing an amorphous oxide
JP5118811B2 (ja) 2004-11-10 2013-01-16 キヤノン株式会社 発光装置及び表示装置
US7829444B2 (en) 2004-11-10 2010-11-09 Canon Kabushiki Kaisha Field effect transistor manufacturing method
US7863611B2 (en) 2004-11-10 2011-01-04 Canon Kabushiki Kaisha Integrated circuits utilizing amorphous oxides
BRPI0517568B8 (pt) 2004-11-10 2022-03-03 Canon Kk Transistor de efeito de campo
US7453065B2 (en) 2004-11-10 2008-11-18 Canon Kabushiki Kaisha Sensor and image pickup device
US7791072B2 (en) 2004-11-10 2010-09-07 Canon Kabushiki Kaisha Display
US7579224B2 (en) 2005-01-21 2009-08-25 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing a thin film semiconductor device
TWI412138B (zh) 2005-01-28 2013-10-11 Semiconductor Energy Lab 半導體裝置，電子裝置，和半導體裝置的製造方法
US7608531B2 (en) 2005-01-28 2009-10-27 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, electronic device, and method of manufacturing semiconductor device
US7858451B2 (en) 2005-02-03 2010-12-28 Semiconductor Energy Laboratory Co., Ltd. Electronic device, semiconductor device and manufacturing method thereof
US7948171B2 (en) 2005-02-18 2011-05-24 Semiconductor Energy Laboratory Co., Ltd. Light emitting device
US20060197092A1 (en) 2005-03-03 2006-09-07 Randy Hoffman System and method for forming conductive material on a substrate
US8681077B2 (en) 2005-03-18 2014-03-25 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, and display device, driving method and electronic apparatus thereof
WO2006105077A2 (en) 2005-03-28 2006-10-05 Massachusetts Institute Of Technology Low voltage thin film transistor with high-k dielectric material
US7645478B2 (en) 2005-03-31 2010-01-12 3M Innovative Properties Company Methods of making displays
JP4849817B2 (ja) 2005-04-08 2012-01-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US8300031B2 (en) 2005-04-20 2012-10-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device comprising transistor having gate and drain connected through a current-voltage conversion element
JP2006344849A (ja) 2005-06-10 2006-12-21 Casio Comput Co Ltd 薄膜トランジスタ
US7691666B2 (en) 2005-06-16 2010-04-06 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7402506B2 (en) 2005-06-16 2008-07-22 Eastman Kodak Company Methods of making thin film transistors comprising zinc-oxide-based semiconductor materials and transistors made thereby
US7507618B2 (en) 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
KR100711890B1 (ko) 2005-07-28 2007-04-25 삼성에스디아이 주식회사 유기 발광표시장치 및 그의 제조방법
JP2007042172A (ja) 2005-08-01 2007-02-15 Sony Corp 半導体メモリ装置
JP2007059128A (ja) 2005-08-23 2007-03-08 Canon Inc 有機ｅｌ表示装置およびその製造方法
JP4280736B2 (ja) 2005-09-06 2009-06-17 キヤノン株式会社 半導体素子
JP4850457B2 (ja) 2005-09-06 2012-01-11 キヤノン株式会社 薄膜トランジスタ及び薄膜ダイオード
JP4560502B2 (ja) 2005-09-06 2010-10-13 キヤノン株式会社 電界効果型トランジスタ
JP2007073705A (ja) 2005-09-06 2007-03-22 Canon Inc 酸化物半導体チャネル薄膜トランジスタおよびその製造方法
JP5116225B2 (ja) 2005-09-06 2013-01-09 キヤノン株式会社 酸化物半導体デバイスの製造方法
JP5078246B2 (ja) 2005-09-29 2012-11-21 株式会社半導体エネルギー研究所 半導体装置、及び半導体装置の作製方法
JP5064747B2 (ja) 2005-09-29 2012-10-31 株式会社半導体エネルギー研究所 半導体装置、電気泳動表示装置、表示モジュール、電子機器、及び半導体装置の作製方法
EP1998375A3 (en) 2005-09-29 2012-01-18 Semiconductor Energy Laboratory Co, Ltd. Semiconductor device having oxide semiconductor layer and manufacturing method
JP5037808B2 (ja) 2005-10-20 2012-10-03 キヤノン株式会社 アモルファス酸化物を用いた電界効果型トランジスタ、及び該トランジスタを用いた表示装置
KR101358954B1 (ko) 2005-11-15 2014-02-06 가부시키가이샤 한도오따이 에네루기 켄큐쇼 다이오드 및 액티브 매트릭스 표시장치
TWI292281B (en) 2005-12-29 2008-01-01 Ind Tech Res Inst Pixel structure of active organic light emitting diode and method of fabricating the same
US7867636B2 (en) 2006-01-11 2011-01-11 Murata Manufacturing Co., Ltd. Transparent conductive film and method for manufacturing the same
JP4977478B2 (ja) 2006-01-21 2012-07-18 三星電子株式会社 ＺｎＯフィルム及びこれを用いたＴＦＴの製造方法
US7576394B2 (en) 2006-02-02 2009-08-18 Kochi Industrial Promotion Center Thin film transistor including low resistance conductive thin films and manufacturing method thereof
US7977169B2 (en) 2006-02-15 2011-07-12 Kochi Industrial Promotion Center Semiconductor device including active layer made of zinc oxide with controlled orientations and manufacturing method thereof
KR20070101595A (ko) 2006-04-11 2007-10-17 삼성전자주식회사 ＺｎＯ ＴＦＴ
US7590017B2 (en) * 2006-04-12 2009-09-15 Taiwan Semiconductor Manufacturing Company, Ltd. DRAM bitline precharge scheme
US20070252928A1 (en) 2006-04-28 2007-11-01 Toppan Printing Co., Ltd. Structure, transmission type liquid crystal display, reflection type display and manufacturing method thereof
JP5028033B2 (ja) 2006-06-13 2012-09-19 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4609797B2 (ja) 2006-08-09 2011-01-12 Ｎｅｃ液晶テクノロジー株式会社 薄膜デバイス及びその製造方法
JP4999400B2 (ja) 2006-08-09 2012-08-15 キヤノン株式会社 酸化物半導体膜のドライエッチング方法
JP4332545B2 (ja) 2006-09-15 2009-09-16 キヤノン株式会社 電界効果型トランジスタ及びその製造方法
JP5164357B2 (ja) 2006-09-27 2013-03-21 キヤノン株式会社 半導体装置及び半導体装置の製造方法
JP4274219B2 (ja) 2006-09-27 2009-06-03 セイコーエプソン株式会社 電子デバイス、有機エレクトロルミネッセンス装置、有機薄膜半導体装置
US7622371B2 (en) 2006-10-10 2009-11-24 Hewlett-Packard Development Company, L.P. Fused nanocrystal thin film semiconductor and method
US7772021B2 (en) 2006-11-29 2010-08-10 Samsung Electronics Co., Ltd. Flat panel displays comprising a thin-film transistor having a semiconductive oxide in its channel and methods of fabricating the same for use in flat panel displays
JP2008140684A (ja) 2006-12-04 2008-06-19 Toppan Printing Co Ltd カラーｅｌディスプレイおよびその製造方法
KR101303578B1 (ko) 2007-01-05 2013-09-09 삼성전자주식회사 박막 식각 방법
US8207063B2 (en) 2007-01-26 2012-06-26 Eastman Kodak Company Process for atomic layer deposition
KR100851215B1 (ko) 2007-03-14 2008-08-07 삼성에스디아이 주식회사 박막 트랜지스터 및 이를 이용한 유기 전계 발광표시장치
US7795613B2 (en) 2007-04-17 2010-09-14 Toppan Printing Co., Ltd. Structure with transistor
KR101325053B1 (ko) 2007-04-18 2013-11-05 삼성디스플레이 주식회사 박막 트랜지스터 기판 및 이의 제조 방법
KR20080094300A (ko) 2007-04-19 2008-10-23 삼성전자주식회사 박막 트랜지스터 및 그 제조 방법과 박막 트랜지스터를포함하는 평판 디스플레이
KR101334181B1 (ko) 2007-04-20 2013-11-28 삼성전자주식회사 선택적으로 결정화된 채널층을 갖는 박막 트랜지스터 및 그제조 방법
WO2008133345A1 (en) 2007-04-25 2008-11-06 Canon Kabushiki Kaisha Oxynitride semiconductor
US20080266925A1 (en) 2007-04-30 2008-10-30 International Business Machines Corporation Array Split Across Three-Dimensional Interconnected Chips
US7719905B2 (en) * 2007-05-17 2010-05-18 Hynix Semiconductor, Inc. Semiconductor memory device
KR101345376B1 (ko) 2007-05-29 2013-12-24 삼성전자주식회사 ＺｎＯ 계 박막 트랜지스터 및 그 제조방법
US8354674B2 (en) 2007-06-29 2013-01-15 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device wherein a property of a first semiconductor layer is different from a property of a second semiconductor layer
JP5215158B2 (ja) 2007-12-17 2013-06-19 富士フイルム株式会社 無機結晶性配向膜及びその製造方法、半導体デバイス
US7746680B2 (en) 2007-12-27 2010-06-29 Sandisk 3D, Llc Three dimensional hexagonal matrix memory array
JP2010003910A (ja) * 2008-06-20 2010-01-07 Toshiba Mobile Display Co Ltd 表示素子
JP2010021170A (ja) * 2008-07-08 2010-01-28 Hitachi Ltd 半導体装置およびその製造方法
JP4623179B2 (ja) 2008-09-18 2011-02-02 ソニー株式会社 薄膜トランジスタおよびその製造方法
JP5451280B2 (ja) 2008-10-09 2014-03-26 キヤノン株式会社 ウルツ鉱型結晶成長用基板およびその製造方法ならびに半導体装置
JP5781720B2 (ja) 2008-12-15 2015-09-24 ルネサスエレクトロニクス株式会社 半導体装置及び半導体装置の製造方法
KR101490726B1 (ko) 2009-10-21 2015-02-09 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
CN102598249B (zh) 2009-10-30 2014-11-05 株式会社半导体能源研究所 半导体装置
WO2011062029A1 (en) 2009-11-18 2011-05-26 Semiconductor Energy Laboratory Co., Ltd. Memory device
WO2012029638A1 (en) 2010-09-03 2012-03-08 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP2012256821A (ja) 2010-09-13 2012-12-27 Semiconductor Energy Lab Co Ltd 記憶装置
TWI539453B (zh) 2010-09-14 2016-06-21 半導體能源研究所股份有限公司 記憶體裝置和半導體裝置
TWI620176B (zh) 2010-10-05 2018-04-01 半導體能源研究所股份有限公司 半導體記憶體裝置及其驅動方法
WO2012060253A1 (en) 2010-11-05 2012-05-10 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US8902637B2 (en) 2010-11-08 2014-12-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device comprising inverting amplifier circuit and driving method thereof
TWI619230B (zh) 2011-01-14 2018-03-21 半導體能源研究所股份有限公司 半導體記憶裝置
TWI520273B (zh) 2011-02-02 2016-02-01 半導體能源研究所股份有限公司 半導體儲存裝置
JP6000560B2 (ja) 2011-02-02 2016-09-28 株式会社半導体エネルギー研究所 半導体メモリ装置
US9431400B2 (en) 2011-02-08 2016-08-30 Semiconductor Energy Laboratory Co., Ltd. Semiconductor memory device and method for manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200023654A (ko) * 2017-07-27 2020-03-05 마이크론 테크놀로지, 인크 GaP 채널 물질을 갖는 트랜지스터를 포함하는 메모리 셀
US11043499B2 (en) 2017-07-27 2021-06-22 Micron Technology, Inc. Memory arrays comprising memory cells
US11631678B2 (en) 2017-07-27 2023-04-18 Micron Technology, Inc. Memory arrays comprising memory cells

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