JPS59180889A - ダイナミツクメモリ - Google Patents
ダイナミツクメモリInfo
- Publication number
- JPS59180889A JPS59180889A JP58055959A JP5595983A JPS59180889A JP S59180889 A JPS59180889 A JP S59180889A JP 58055959 A JP58055959 A JP 58055959A JP 5595983 A JP5595983 A JP 5595983A JP S59180889 A JPS59180889 A JP S59180889A
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- JP
- Japan
- Prior art keywords
- word line
- potential
- level
- transfer
- dynamic memory
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- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、ＣＭＯＳプロセスを用いたダイナミックメ
モリに関する。
モリに関する。
従来、ダイナミックメモリ（Ｎチャネル形ダイナミック
ＲＡ Ｒ（）のメモリセルは、第１図の等何回路に示す
ように構成されている。すなわち、ワード線１１１とビ
ット線１２ｊとの交差位置にメモリセル１３ ｉｊ
が配設されるもので、上記メモリセル１３ ｉｊ は
、一端がビット線１２ｊに接続されワード線１１ｉの電
位で導通制御される情報転送用のＮチャネル形ＭＯ８）
ランジスタＱｉＪと、このトランジスタＱｉＪの他端と
基準電位供給源（接地点）間に接続される記憶用コンデ
ンｆ Ｃｉｊとから構成される。そして、ワード線とビ
ット線とによって選択されたメモリセルから情報が読み
出され、あるいは選択されたメモリセルに情報が書き込
まれるようになっている。
ＲＡ Ｒ（）のメモリセルは、第１図の等何回路に示す
ように構成されている。すなわち、ワード線１１１とビ
ット線１２ｊとの交差位置にメモリセル１３ ｉｊ
が配設されるもので、上記メモリセル１３ ｉｊ は
、一端がビット線１２ｊに接続されワード線１１ｉの電
位で導通制御される情報転送用のＮチャネル形ＭＯ８）
ランジスタＱｉＪと、このトランジスタＱｉＪの他端と
基準電位供給源（接地点）間に接続される記憶用コンデ
ンｆ Ｃｉｊとから構成される。そして、ワード線とビ
ット線とによって選択されたメモリセルから情報が読み
出され、あるいは選択されたメモリセルに情報が書き込
まれるようになっている。
ところで、上記のような構成において、メモリセル１３
ｉｊ の記憶ノード１３ａにダイナミックＲＡＭの
電源電位Ｖｃｃ 、 ＶＳＦルベルいっばいの情報を書
き込む場合、 ＶＳＳレベル（たとえばＯｖ）を書き込
むことはできるが、ｖｃｃレベル（たとえば５ Ｖ ）
を書き込もうとすると転送用トランジスタＱｉｊのしき
い値電圧ＶＴｕｉｊＫよる電位の低下があるため、ワー
ド線１１１の電位をブートスドラジブして「Ｖｃｃ ＋
ＶＴ）Ｉｉｊ Ｊより高い電位に設定する必要がある。
ｉｊ の記憶ノード１３ａにダイナミックＲＡＭの
電源電位Ｖｃｃ 、 ＶＳＦルベルいっばいの情報を書
き込む場合、 ＶＳＳレベル（たとえばＯｖ）を書き込
むことはできるが、ｖｃｃレベル（たとえば５ Ｖ ）
を書き込もうとすると転送用トランジスタＱｉｊのしき
い値電圧ＶＴｕｉｊＫよる電位の低下があるため、ワー
ド線１１１の電位をブートスドラジブして「Ｖｃｃ ＋
ＶＴ）Ｉｉｊ Ｊより高い電位に設定する必要がある。
一般に、ワード線の電位は１．５ｖＣＣ程度である。
第２図は、上述した、ワード線の電位をブートストラッ
プしてメモリセルに電源電位レベルいっばいの情報を書
き込むためのロープコータの回路図である。図において
、１４１／はアドレス信号Ａ、、 ２ 、・・・、Ａ
ｎが供給されるノ子回路で、このノア回路１４１の出力
は電源電位Ｖｃｃで導通設定されたＮチャネル形のＭＯ
ＳトランジスタＱ１のソース、ドレイン間を介してワー
ド線１１ｉ選択用のＮｊヤネル形ＭＯＳトランジスタＱ
？のゲートに供給される。このワード線選択用のトラン
ジスタＱ２の一端にはクロック信号φが供給される端子
１５が接続さハ、他端には前記ワード線１１ｉが接続さ
れる。
プしてメモリセルに電源電位レベルいっばいの情報を書
き込むためのロープコータの回路図である。図において
、１４１／はアドレス信号Ａ、、 ２ 、・・・、Ａ
ｎが供給されるノ子回路で、このノア回路１４１の出力
は電源電位Ｖｃｃで導通設定されたＮチャネル形のＭＯ
ＳトランジスタＱ１のソース、ドレイン間を介してワー
ド線１１ｉ選択用のＮｊヤネル形ＭＯＳトランジスタＱ
？のゲートに供給される。このワード線選択用のトラン
ジスタＱ２の一端にはクロック信号φが供給される端子
１５が接続さハ、他端には前記ワード線１１ｉが接続さ
れる。
上記の工うな構成において第３図のタイミングチャート
を参照して動作を説明する。アドレス信号ＡＩ＋２ｙ・
・・、 Ａ ｎによってノア回路１４１の論理が成立す
ると、ノードａ、ｂはノ１イレベルを維持し、非選択行
（あるいは列）はローレベルとなる。選択された行（あ
るいは列）のノードｂの電位はｒ Ｖｃｃ−ＶＴＩ＋、
、 Ｊ となる。
を参照して動作を説明する。アドレス信号ＡＩ＋２ｙ・
・・、 Ａ ｎによってノア回路１４１の論理が成立す
ると、ノードａ、ｂはノ１イレベルを維持し、非選択行
（あるいは列）はローレベルとなる。選択された行（あ
るいは列）のノードｂの電位はｒ Ｖｃｃ−ＶＴＩ＋、
、 Ｊ となる。
ここでＶＴＨ，はＭＯＳ）ランジスタＱ１のしきい値電
圧である。行（あるいは列）が選択された後、クロック
信号φが１．５ｖＣＣまで立ち上がると、ノードｂの電
位は、ＭＯＳ）ランジヌタＱ２のゲート容量のカップリ
ング１てエリ５、はぼ２ Ｖ ｃｃ まで上昇する。
圧である。行（あるいは列）が選択された後、クロック
信号φが１．５ｖＣＣまで立ち上がると、ノードｂの電
位は、ＭＯＳ）ランジヌタＱ２のゲート容量のカップリ
ング１てエリ５、はぼ２ Ｖ ｃｃ まで上昇する。
これによって、クロック信号φの電位がワード線１１ｉ
に伝達されてこのワード線１１ｉの電位が１．５ Ｖｃ
ｃまで上昇する。
に伝達されてこのワード線１１ｉの電位が１．５ Ｖｃ
ｃまで上昇する。
しかし、上記のような構成では、ワード線のブートスト
ラップを行なうために、高電位（２Ｖｃｃ ）となるノ
ードができる。このように・ブー、−トストラップに伴
なって１．５Ｖｃｃ〜２Ｖｃｃの高電位のノードができ
ると、素子の微細化が進むにつれて耐圧や信頼性等の点
で種々の問題を生ずることＧてなる。このような問題に
対処するためには、微細化するに伴なって電源電位Ｖｃ
ｃのレベルを低下させれば良いが、ｖｃｃのレベルを下
げると動作速度が遅くなるとともに、周辺回路との整合
性も悪くなる。
ラップを行なうために、高電位（２Ｖｃｃ ）となるノ
ードができる。このように・ブー、−トストラップに伴
なって１．５Ｖｃｃ〜２Ｖｃｃの高電位のノードができ
ると、素子の微細化が進むにつれて耐圧や信頼性等の点
で種々の問題を生ずることＧてなる。このような問題に
対処するためには、微細化するに伴なって電源電位Ｖｃ
ｃのレベルを低下させれば良いが、ｖｃｃのレベルを下
げると動作速度が遅くなるとともに、周辺回路との整合
性も悪くなる。
この発明は上記のような事情（で鑑みてなされたもので
、その目的とするところは、耐圧および信頼性を低下さ
せることなく微細化、が可能であり、月つ高速化も図れ
るすぐれたダイナミックメモリを提供することである○ 〔発明の概要〕 すなわち、この発明においては、前記第１図における転
送用トランジスタＱｉｊに逆導電形の転送用トランジス
タを若列接、続して設け、ＣＭＯＳ）シンスフアゲート
構成にするとともて、ワード線１１ｉに対して相補論理
のメモリセル選択信号が供給されるワード線を配設し、
上記トランジスタのＱｉｊに並列接続したトランジスタ
をこのワード線の電位で導通制御するように構成したも
のである。
、その目的とするところは、耐圧および信頼性を低下さ
せることなく微細化、が可能であり、月つ高速化も図れ
るすぐれたダイナミックメモリを提供することである○ 〔発明の概要〕 すなわち、この発明においては、前記第１図における転
送用トランジスタＱｉｊに逆導電形の転送用トランジス
タを若列接、続して設け、ＣＭＯＳ）シンスフアゲート
構成にするとともて、ワード線１１ｉに対して相補論理
のメモリセル選択信号が供給されるワード線を配設し、
上記トランジスタのＱｉｊに並列接続したトランジスタ
をこのワード線の電位で導通制御するように構成したも
のである。
以下、この発明の一実施例について図面を参照して説明
する。第４図（ておいて前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、前記鴨
１図の回路における転送用のＮチャネル形ＭＯ８）ラン
ジスタＱｊｊにＰｊギヤネル形ＭＯＳ）ランジスタＱｉ
ｊ’を並列接続してＣＭＯＳ）ランスファゲート構成に
するとともに、 ワード線１１ｉと相補論理のメモリセ
ル選択信号が供給されるワード線面］を設け、このワー
ド線１１ｉの電位で上記トランジスタＱｊｊ’を導通制
御するように構成したものである。
する。第４図（ておいて前記第１図と同一構成部には同
じ符号を付してその説明は省略する。すなわち、前記鴨
１図の回路における転送用のＮチャネル形ＭＯ８）ラン
ジスタＱｊｊにＰｊギヤネル形ＭＯＳ）ランジスタＱｉ
ｊ’を並列接続してＣＭＯＳ）ランスファゲート構成に
するとともに、 ワード線１１ｉと相補論理のメモリセ
ル選択信号が供給されるワード線面］を設け、このワー
ド線１１ｉの電位で上記トランジスタＱｊｊ’を導通制
御するように構成したものである。
上記のような構成において動作を説明する。
非選択の場合は、ワード線１１１はＶｓｓレベル（Ｏｖ
）、ワード線「「］はＶｃｃ Ｌ／ベベル５Ｖ）であり
、選択されるとワード線１１’ｒはｖＣｃレベルに立ち
上がり、ワード線「「］はＶｓｓレベルに立ち下がる。
）、ワード線「「］はＶｃｃ Ｌ／ベベル５Ｖ）であり
、選択されるとワード線１１’ｒはｖＣｃレベルに立ち
上がり、ワード線「「］はＶｓｓレベルに立ち下がる。
従って、Ｎチャネル形のＭＯ８トランジスタＱｉｊ、ｔ
ｃ；、ＨびＰチャネル形のＭ ＯＳトランジスタＱ１１
′ は共にオンする。メモリセルの記憶ノード１３ａ
にＯＶを書き込む場合は、ビット線１２ＪをｏＶに設定
しＮチャネル形のＭＯＳ）ランジスタＱｉｊを介して行
なう。一方、。
ｃ；、ＨびＰチャネル形のＭ ＯＳトランジスタＱ１１
′ は共にオンする。メモリセルの記憶ノード１３ａ
にＯＶを書き込む場合は、ビット線１２ＪをｏＶに設定
しＮチャネル形のＭＯＳ）ランジスタＱｉｊを介して行
なう。一方、。
記憶ノー ド１．７ ａ、！て５Ｖを書き込む場合は、
ビット線１２．１を５Ｖに設定しＰチャネル形のＭＯＳ
）ジンジスタＱｊｊ′ を介して行なう。
ビット線１２．１を５Ｖに設定しＰチャネル形のＭＯＳ
）ジンジスタＱｊｊ′ を介して行なう。
従って、転送用トランジスタのしきい値電圧による記憶
情報のレベル低下がないのでブートストラップの必要は
ない。このため、記憶情報のハイレベルが従来と同じＶ
ｃｃレベルでも、Ｎ圧および信頼性の向」二に大きな効
果があり、周辺回路も簡略化できる。また、電源電位Ｖ
ｃｃのレベルを下げる必要がないので１．高集積化に伴
なって高速化が期待でき、周辺回路との整合性も悪化す
ることはない。さらに１前記第１図のメモリセルにおい
ては、トランジスタ。！ｊが五極管動作するので情報の
読み出し時に記憶情報がビット線に伝達される速度が遅
かったが、第４図の回路では、Ｎチャネル形のＭＯＳ）
ランジスタＱｉＪあるいはＰチャネル形のＭＯＳ）ラン
ジスタＱｉ、ｉ’ のいずれか一方が三極管動作にな
るので、記憶情報のビット線への読み出しが速くなり、
この意味からも高速化が期待できる。
情報のレベル低下がないのでブートストラップの必要は
ない。このため、記憶情報のハイレベルが従来と同じＶ
ｃｃレベルでも、Ｎ圧および信頼性の向」二に大きな効
果があり、周辺回路も簡略化できる。また、電源電位Ｖ
ｃｃのレベルを下げる必要がないので１．高集積化に伴
なって高速化が期待でき、周辺回路との整合性も悪化す
ることはない。さらに１前記第１図のメモリセルにおい
ては、トランジスタ。！ｊが五極管動作するので情報の
読み出し時に記憶情報がビット線に伝達される速度が遅
かったが、第４図の回路では、Ｎチャネル形のＭＯＳ）
ランジスタＱｉＪあるいはＰチャネル形のＭＯＳ）ラン
ジスタＱｉ、ｉ’ のいずれか一方が三極管動作にな
るので、記憶情報のビット線への読み出しが速くなり、
この意味からも高速化が期待できる。
なお、上記実施例では記憶用コンデンサＣ１ｊの他方の
電極を接地したが、基準となる電位であればこれ（て限
られるものではなく、他の基準電位供給源に接続しても
良い。また、この基準電位供給源はクロック信号を出力
するものであっても良い。
電極を接地したが、基準となる電位であればこれ（て限
られるものではなく、他の基準電位供給源に接続しても
良い。また、この基準電位供給源はクロック信号を出力
するものであっても良い。
以上説明したようにこの発明によれば、耐圧および信頼
性を低下させることなく微細化が可能であり、且つ高速
化も図れるすぐれたダイナミックメモリが得られる。
性を低下させることなく微細化が可能であり、且つ高速
化も図れるすぐれたダイナミックメモリが得られる。
第１図は従来のダイナミックメモリにおけるメモリセル
を示す等価回路図、Ｆ； ２図は上記第１図の回路のロ
ーデコーダを示す回路図、第３図は」二記第２１９１の
回路の動作を説明するだめのタイミンダヅーヤー）・、
８ｒ ４ Ｐ＞”Ｉ ｋｉｔこの発明の一実施例に係る
ダイナミックメモリのメモリセルを示す回路図である。 １１１、Ｉｌｉ ・一対のワード線、１２．１・・ビ
ットＡ′泉、１３１ｊ ・・メモリセル、Ｑｉｊ ＋
Ｑｉｊ’・・一対の転送用Ｍ ＯＳ ）ランジスタ、Ｃ
１Ｊ・・・情報記惰用コンデンサ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ３ 因 第４図
を示す等価回路図、Ｆ； ２図は上記第１図の回路のロ
ーデコーダを示す回路図、第３図は」二記第２１９１の
回路の動作を説明するだめのタイミンダヅーヤー）・、
８ｒ ４ Ｐ＞”Ｉ ｋｉｔこの発明の一実施例に係る
ダイナミックメモリのメモリセルを示す回路図である。 １１１、Ｉｌｉ ・一対のワード線、１２．１・・ビ
ットＡ′泉、１３１ｊ ・・メモリセル、Ｑｉｊ ＋
Ｑｉｊ’・・一対の転送用Ｍ ＯＳ ）ランジスタ、Ｃ
１Ｊ・・・情報記惰用コンデンサ。 出願人代理人 弁理士 鈴 江 武 彦第１図 第２図 第 ３ 因 第４図
Claims (1)
- 一端がビット線に接続され他端が情報記憶用コンデンサ
の一方の電極にそれぞれ接続される互いに逆導電形の一
対の転送用ＭＯ８）シンジスタと、上記一対の転送用Ｍ
Ｏ８）ランジスタのゲートがそれぞれ接続され相補論理
のメモリセル選択信号が供給される一対のワード線とを
具備し、前記情報記性用コンデンサの他方の電極を基準
電位供給源に接続して成ることを特徴とするダイナミッ
クメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055959A JPS59180889A (ja) | 1983-03-31 | 1983-03-31 | ダイナミツクメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58055959A JPS59180889A (ja) | 1983-03-31 | 1983-03-31 | ダイナミツクメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59180889A true JPS59180889A (ja) | 1984-10-15 |
Family
ID=13013612
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58055959A Pending JPS59180889A (ja) | 1983-03-31 | 1983-03-31 | ダイナミツクメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59180889A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268792A (ja) * | 1988-08-10 | 1990-03-08 | Internatl Business Mach Corp <Ibm> | メモリ・セルの製造方法 |
-
1983
- 1983-03-31 JP JP58055959A patent/JPS59180889A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268792A (ja) * | 1988-08-10 | 1990-03-08 | Internatl Business Mach Corp <Ibm> | メモリ・セルの製造方法 |
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