JPH06151759A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】 【目的】 高集積化と高速化を可能としたメモリセル構
成をもつＤＲＡＭを提供することを目的とする。 【構成】 電源線ＶDDとビット線ＢＬの間に直列接続さ
れた第１，第２のＭＯＳトランジスタＭ1 ，Ｍ2 と、第
１，第２のＭＯＳトランジスタＭ1 ，Ｍ2 の接続ノード
Ｐと電源線側の第１のＭＯＳトランジスタＭ1 のゲート
Ｇ1 の間に設けられた第３のＭＯＳトランジスタＭ3 に
よりメモリセルが構成されるＤＲＡＭセルであり、第１
のＭＯＳトランジスタＭ1 のゲートＧ1 が蓄積ノード
で、第２のＭＯＳトランジスタＭ2 と第３のＭＯＳトラ
ンジスタＭ3 のゲートは共通にワード線ＷＬに接続さ
れ、第２のＭＯＳトランジスタのしきい値電圧Ｖth2 、
第３のＭＯＳトランジスタのしきい値電圧Ｖth3 は、｜
Ｖth2 ｜＜｜Ｖth3 ｜を満たすことを特徴とする。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体記憶装置に係わ
り、特に高集積化，高速化が可能なダイナミック型半導
体記憶装置（ＤＲＡＭ）に関する。

【０００２】

【従来の技術】高密度の半導体記憶装置として、図２３
に示す１トランジスタ／１キャパシタのメモリセルを用
いたＤＲＡＭが知られている。微細加工技術の進歩によ
りＤＲＡＭの高集積化は著しく進んでいるが、ＤＲＡＭ
をさらに高集積化するには、次のような問題が残ってい
る。

【０００３】(1) ソフトエラー等の擾乱に対する耐性を
十分なものとし、またセンスアンプによるデータ読出し
を確実にするためには、キャパシタの容量をある程度以
上確保することが必要であり、キャパシタの面積を小さ
くすることができず、これによりメモリセルの微細化が
制限される。

【０００４】(2) キャパシタの容量を小さくすると、読
出し時のビット線電位変動が小さくなるため、高性能セ
ンスアンプを必要とするだけでなく、誤動作の原因とな
り高速動作の妨げともなる。

【０００５】このような問題を解決するため、図２４に
示すＧＡＩＮセルと呼ばれるメモリセル構成が提案され
ている（W.H.Krautschneider et al. "Fully Scalable
GAINMemory Cell for future DRAMS"，Proceedings of
the 21st European Solid State Device Reseach Confe
rence ESSDERC '91 pp367-370，1991）。このメモリセ
ルは、電源線ＶDDとビット線ＢＬの間に直列接続された
２つのＭＯＳトランジスタＭ1 ，Ｍ2 と、ダイオードＤ
により構成されている。電源線側のＭＯＳトランジスタ
Ｍ1 のゲートＧ1 が蓄積ノードである。ビット線側のＭ
ＯＳトランジスタＭ2 のゲートはワード線ＷＬに接続さ
れている。

【０００６】このメモリセルは、ＭＯＳトランジスタＭ
1 のゲートＧ1 に蓄えられた電荷の符号により、ＭＯＳ
トランジスタＭ1 が導通状態，非導通状態になることを
利用する。ゲートＧ1 に正電荷が蓄えられているとき、
ＭＯＳトランジスタＭ1 は導通状態（“１”）である。
この時ワード線ＷＬによりＭＯＳトランジスタＭ2 をオ
ン駆動すると、電源線ＶDDからビット線ＢＬに電流が供
給され、ビット線ＢＬが電位変動する。ＭＯＳトランジ
スタＭ1 のゲートＧ1 に負電荷が蓄えられているとき
は、ＭＯＳトランジスタＭ1 は非導通状態（“０”）で
ある。この時のＭＯＳトランジスタＭ2 をオン駆動して
もビット線ＢＬの電位変動は殆どない。このビット線の
電位変動の差をセンスアンプで検知することにより、
“１”，“０”の読出しができる。

【０００７】このメモリセル方式は、図２３のそれと異
なって電荷読出し型ではないから、大きなキャパシタを
必要とせず、従って素子寸法の比例縮小により高集積化
をはかることが可能である。

【０００８】しかしこのメモリセル方式は、次のような
大きな問題を抱えている。即ち、全ての素子が理想的に
形成されてリークがないとすると、一旦ゲートＧ1 に正
電荷を蓄積したとき、ダイオードＤが逆バイアス状態と
なり、その後ゲートＧ1 に負電荷を注入して情報を反転
することができない。これを解決するためには、ダイオ
ードＤを逆方向リークが大きくなるように作る必要があ
る。ダイオードＤの逆方向リークが大きければ、ワード
線ＷＬをある程度長い時間“Ｈ”レベル状態としてゲー
トＧ₁ の正電荷をビット線に放電させた後に、負電荷を
書き込むことができる。しかしこれは、ＤＲＡＭの高速
化を阻害することになる。

【０００９】

【発明が解決しようとする課題】以上のように従来のＤ
ＲＡＭセル構造は、さらなる高集積化と高速化をはかる
ことが難しいという問題があった。本発明は、このよう
な問題を解決して、高集積化と高速化を可能としたＤＲ
ＡＭを提供することを目的とする。

【００１０】

【課題を解決するための手段】本発明の骨子は、図２３
に示した従来のＧＡＩＮセルのダイオードＤをワード線
により制御されるＭＯＳトランジスタに置換したことに
ある。

【００１１】即ち、本発明（請求項１）の半導体記憶装
置は、電源線とビット線の間に直列接続された第１，第
２のＭＯＳトランジスタと、これら第１，第２のＭＯＳ
トランジスタの接続ノードと第１のＭＯＳトランジスタ
のゲートとの間に設けられた第３のＭＯＳトランジスタ
とから構成され、第１のＭＯＳトランジスタのゲートが
蓄積ノードであり、第２のＭＯＳトランジスタと第３の
ＭＯＳトランジスタのゲートが共通にワード線に接続さ
れるメモリセルを有することを特徴とする。

【００１２】また、本発明（請求項２）の半導体記憶装
置は、第１導電型の半導体基板表面に所定距離離して形
成され、その側壁が電源線又はビット線に接続された第
１，第２のトレンチと、これらのトレンチの底部に形成
されかつ第１，第２のトレンチ間でつながるように形成
された第２導電型領域と、第１，第２のトレンチ間及び
トレンチ脇の基板表面に形成された第２導電型領域と、
第１，第２のトレンチ内にそれぞれ絶縁膜を介して埋め
込まれた導電体と、第１のトレンチ内部の導電体と第
１，第２のトレンチ間の第２導電型領域を接続する導電
体とを具備してなり、第１のトレンチ内部の導電体をゲ
ートとし、第１のトレンチ側壁の半導体基板をチャネル
領域とする第１のＭＯＳトランジスタと、第２のトレン
チ内部の導電体をワード線につながるゲートとし、第２
のトレンチ側壁の半導体基板をチャネル領域とする第２
のＭＯＳトランジスタと、第２のトレンチ内部の導電体
をゲートとし、第１，第２のトレンチ間の半導体層をチ
ャネル領域とする第３のＭＯＳトランジスタと、からメ
モリセルを構成したことを特徴とする。

【００１３】また、本発明（請求項３）の半導体記憶装
置は、電源線とビット線の間に直列接続された第１，第
２のＭＯＳトランジスタと、第１のＭＯＳトランジスタ
のゲートとビット線との間に設けられた第３のＭＯＳト
ランジスタとから構成され、第１のＭＯＳトランジスタ
のゲートが蓄積ノードであり、第２のＭＯＳトランジス
タと第３のＭＯＳトランジスタのゲートが共通にワード
線に接続されるメモリセルを有することを特徴とする。

【００１４】また、本発明（請求項４）の半導体記憶装
置は、第１導電型の半導体基板の表面に第２導電型から
なる第１のウェル領域が形成され、このウェル領域内に
第１導電型の第２のウェル領域が形成され、第２のウェ
ル領域と半導体基板の第１導電型領域に挟まれる該半導
体基板上に第１及び第２のゲート電極が形成され、かつ
第１のゲート電極は第２のゲート電極の上部に載置さ
れ、第２のゲート電極で制御される半導体チャネル部を
介して第２のウェル領域に電気的に接続され、半導体基
板は定電圧源に、第２のゲート電極はワード線に、第２
のウェル領域はビット線に、それぞれ接続してなること
を特徴とする。

【００１５】

【作用】本発明（請求項１，２）におけるメモリセル
は、ワード線に第２，第３のＭＯＳトランジスタを共に
導通状態とする書込み電位を与えることにより、リーク
電流によらずに“０”，“１”のデータ書込みができ
る。

【００１６】データ読出し時は、ワード線には第３のＭ
ＯＳトランジスタを非導通状態に保ったまま、第２のＭ
ＯＳトランジスタを導通させる読出し電位を与えればよ
い。そのためには例えば、第２のＭＯＳトランジスタの
しきい値電圧をＶth2 、第３のＭＯＳトランジスタのし
きい値電圧をＶth3 としたとき、 ｜Ｖth2 ｜＜｜Ｖth3 ｜

【００１７】を満たすように設定して、｜Ｖth2 ｜と｜
Ｖth3 ｜の間の読出し電位を与えればよい。これによ
り、図２３に示す従来のＧＡＩＮセルと同様にデータを
破壊することなく、データ読出しができる。

【００１８】さらに本発明のメモリセルは、ゲート電極
を蓄積ノードとするメモリ用ＭＯＳトランジスタと、読
出し，書込みのための２個のＭＯＳトランジスタにより
構成されるから、従来のＧＡＩＮセルと同様に、全ての
素子を比例縮小することにより、高集積化が可能であ
る。またデータ書込みは、ダイオードの逆方向リークを
利用する従来のＧＡＩＮセルと異なり、ＭＯＳトランジ
スタの導通制御により行われるから、高速動作が可能で
ある。

【００１９】また、本発明（請求項３，４）におけるメ
モリセルは、基本的には請求項１，２におけるメモリセ
ルと同様の動作となるが、データ書込みは第２，第３の
ＭＯＳトランジスタを通じてではなく、第３のＭＯＳト
ランジスタのみを通じてなされるため、より高速なデー
タ書込みが可能となる。

【００２０】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２１】図１は、本発明の第１の実施例に係わるＤ
ＲＡＭメモリセルの等価回路である。図示のように、電
源線ＶDDとビット線ＢＬとの間に第１のＭＯＳトランジ
スタＭ1 と第２のＭＯＳトランジスタＭ2 が直列接続さ
れている。第１のＭＯＳトランジスタＭ1 がゲートＧ1
を蓄積ノードとしたメモリ・トランジスタであり、第２
のＭＯＳトランジスタＭ2 はトランスファゲート・トラ
ンジスタである。これら第１，第２のＭＯＳトランジス
タＭ1 ，Ｍ2 の接続ノードＰと第１のＭＯＳトランジス
タＭ1 のゲートＧ1 の間には第３のＭＯＳトランジスタ
Ｍ3 が設けられている。第２のＭＯＳトランジスタＭ2
と第３のＭＯＳトランジスタＭ3 のゲートは共通にワー
ド線ＷＬに接続されている。ここで、第２のＭＯＳトラ
ンジスタＭ2 のしきい値電圧をＶth2 、第３のＭＯＳト
ランジスタＭ3 のしきい値電圧をＶth3 としたとき、こ
れらの間は ｜Ｖth2 ｜＜｜Ｖth3 ｜ を満たすように設定されている。

【００２２】このように構成されたメモリセルの動作原
理を説明する。いま、全てのＭＯＳトランジスタＭ1 〜
Ｍ3 がｎチャネルであるとして、電源線ＶDDに正電源を
用いるものとする。また、第２のＭＯＳトランジスタの
しきい値電圧Ｖth2 、第３のＭＯＳトランジスタのしき
い値電圧Ｖth3 はいずれも正とする。全てのＭＯＳトラ
ンジスタがｐチャネルの場合には、電位関係を逆転させ
て考えればよい。

【００２３】データ“１”を書き込むには、ビット線Ｂ
Ｌに“Ｈ”レベル電位を与え、ワード線ＷＬに第２，第
３のＭＯＳトランジスタＭ2 ，Ｍ3 のしきい値電圧Ｖth
2 ，Ｖth3 より高い書込み電位Ｖw を与える。これによ
り第２，第３のＭＯＳトランジスタＭ2 ，Ｍ3 が共に導
通状態となり、ビット線ＢＬから第２，第３のＭＯＳト
ランジスタＭ2 ，Ｍ3 を介して、第１のＭＯＳトランジ
スタＭ1 のゲートＧ１に正電荷が注入される。即ち、第
１のＭＯＳトランジスタＭ１ は導通状態（データ
“１”）になる。

【００２４】データ“０”を書込む場合には、ビット線
ＢＬを“Ｌ”レベルに設定して、ワード線ＷＬに書込み
電位ＶW を与える。書込み電位ＶW は、第３のＭＯＳト
ランジスタＭ3 のしきい値電圧Ｖth3 より高い値に設定
される。これにより、第１のＭＯＳトランジスタＭ1 の
ゲートＧ1 は、元のデータが“０”であればそのまま
“Ｌ”レベルに保持される。元のデータが“１”であれ
ば、ゲートＧ1 の電荷がビット線ＢＬに放電されて
“Ｌ”レベルになり、第１のＭＯＳトランジスタＭ1は
非導通状態（データ“０”）となる。

【００２５】データ読出しは、例えばビット線ＢＬを電
源より低い所定の電位にプリチャージした後、これをフ
ローティング状態にして、ワード線に読出し電位ＶR を
与える。読出し電位ＶR は、第２のＭＯＳトランジスタ
Ｍ2 のしきい値電圧Ｖth2 より高く、第３のＭＯＳトラ
ンジスタＭ3 のしきい値電圧Ｖth3 より低い値に設定さ
れる。

【００２６】データ“１”であれば、第１のＭＯＳトラ
ンジスタＭ1 は導通状態であり、これと読出し電位ＶR
により導通した第２のＭＯＳトランジスタＭ2 を通して
電源線ＶDDからビット線ＢＬに電流が流れる。このとき
のビット線電位変動をセンスアンプで検知することによ
り、“１”が読出される。データ“０”であれば、第１
のＭＯＳトランジスタＭ1 が非導通状態であるから、ビ
ット線の電位変動はない。このデータ読出し動作の間、
第３のＭＯＳトランジスタＭ3 は非導通状態に保たれ、
従ってデータが破壊されることはない。

【００２７】なおビット線プリチャージ電位は、例えば
“Ｈ”レベルと“Ｌ”レベルの中間電位でもよいし、
“Ｌ”レベル（０Ｖ）でもよい。前者の場合には、電源
電位とプリチャージ電位の差に起因するビット線電位変
動の有無が“０”，“１”の相違として判別される。後
者の場合は、データ“０”の時と“１”の時のビット線
電位変動の差が大きく、データ読出しが確実に行われ
る。なお、図１に示したメモリセルにおいて、電源線Ｖ
DDとビット線ＢＬとを逆につなぎ変えてもよい。

【００２８】図２は、この実施例の具体的なメモリセル
構造例である。ｐ型シリコン基板１の素子分離絶縁膜２
で囲まれた領域にソース，ドレインとなるｎ⁺ 型層
３₁ ，３₂ ，３₃ が形成され、ｎ⁺ 型層３₁ と３₂ 、及
びその間の基板上に形成されたゲート電極４により第１
のＭＯＳトランジスタＭ1 が構成され、ｎ⁺ 型層３₂ と
３₃ 、及びその間の基板上に形成されたゲート電極５に
より第２のＭＯＳトランジスタＭ1 が構成されている。
ｎ⁺ 型層３₂ 上には絶縁膜で分離されたｐ型多結晶シリ
コン膜６がゲート電極４と連続的に形成され、ｐ型多結
晶シリコン膜６のゲート電極４と反対側にはｎ⁺ 型層３
₂ に接続されたｎ⁺ 型層７が設けられて、このｐ型多結
晶シリコン膜６上にゲート電極８が形成されて、第３の
ＭＯＳトランジスタＭ3 が構成されている。第３のＭＯ
ＳトランジスタＭ3 のゲート電極８と第２のＭＯＳトラ
ンジスタのゲート電極５は共通に接続されて、ワード線
ＷＬに繋がる。

【００２９】このメモリセル構造では、素子分離絶縁膜
２で囲まれた領域内に、１個は縦方向に積層された状態
で３個のＭＯＳトランジスタが形成されるから、小さい
セル占有面積でメモリセルアレイを集積形成することが
できる。

【００３０】図３及び図４は、このようなメモリセルの
製造工程断面図である。図３（ａ）に示すように、まず
素子分離絶縁膜２で囲まれた領域に、１５nmのゲート酸
化膜１０を形成した後、周知の多結晶シリコン膜堆積と
リソグラフィ工程によりｎ型多結晶シリコン膜によるゲ
ート電極４，５を形成し、これらゲート電極をマスクと
してイオン注入を行ってソース，ドレインとなるｎ⁺ 型
層３₁ 〜３₃ を形成して、ＭＯＳトランジスタＭ1 ，Ｍ
2 を得る。

【００３１】次いで、図３（ｂ）に示すように、ＣＶＤ
法により４００〜６００nmのシリコン酸化膜１１を堆積
し、リソグラフィと反応性イオンエッチングにより、セ
ル両端部にシリコン酸化膜１１を残して中央部は除去す
る。この時ゲート電極４，５及びセル中央のｎ⁺ 型層３
₂ の表面が露出した時点でエッチングを終了すると、図
示のようにゲート電極４，５の側壁にはシリコン酸化膜
１１が残る。

【００３２】その後、ＣＶＤ工程によりｐ型多結晶シリ
コン膜６を堆積し、リソグラフィと反応性イオンエッチ
ングによりこれをパターニングして、図３（ｃ）に示す
ように、ｎ⁺ 型層３₂ から第１のＭＯＳトランジスタＭ
1 のゲート電極４上に延在する状態に残す。ｐ型多結晶
シリコン膜６は、例えば厚み４００〜６００nm，ボロン
濃度１．５×１０¹⁷／cm³ とする。

【００３３】次いで、熱酸化工程により、ｐ型多結晶シ
リコン膜６の表面にゲート酸化膜となる３７nm程度の酸
化膜１２を形成する。酸化膜１２は同時に露出している
ｎ⁺ 型層３₂ 及びゲート電極５の表面にも形成される。
また同時のこの酸化工程で、ｐ型多結晶シリコン膜６の
ｎ⁺ 型層３₂ に接する部分には、ｎ⁺ 型層３₂ からの不
純物拡散によってｎ⁺ 型層７が形成される、その後、リ
ソグラフィと酸化膜のエッチングによって、図４（ａ）
に示すように、ｎ⁺ 型層３₂ 上及びゲート電極５上に開
口１３，１４を開ける。

【００３４】次いで、図４（ｂ）に示すように、再度多
結晶シリコン膜１５を堆積し、リソグラフィとエッチン
グによってこれをｐ型多結晶シリコン膜１６上からゲー
ト電極５に跨がるようにパターン形成する。この状態で
全面に砒素等のイオン注入を行って多結晶シリコン膜１
５をｎ⁺ 型にすると同時に、ｐ型多結晶シリコン膜６の
多結晶シリコン膜１５で覆われていない端部，即ちゲー
ト電極４上の部分をｎ⁺ 型層１６にする。これにより、
ｐ型多結晶シリコン膜６を活性層として、ｎ⁺ 型多結晶
シリコン膜１５をゲート電極とする第３のＭＯＳトラン
ジスタＭ3 が形成される。

【００３５】ｎ⁺ 型多結晶シリコン膜１５からなる第３
のＭＯＳトランジスタのゲート電極は、図から明らかな
ように、第２のＭＯＳトランジスタのゲート電極５に接
続された状態となる。また第３のＭＯＳトランジスタＭ
₃ のｎ⁺ 型層１６は、第１のＭＯＳトランジスタのゲー
ト電極４に接続された状態となる。

【００３６】最後に、図４（ｃ）に示すように、コンタ
クト孔を開け、Ａｌ膜のスパッタリングとパターニング
により、それぞれ電源線ＶDD，ワード線ＷＬ及びビット
線ＢＬとなるＡｌ配線１７，１８及び１９を形成する。

【００３７】図５は、この実施例によるメモリセルの動
作を解析した結果である。横軸は時間であり、縦軸にワ
ード線ＷＬ，ビット線ＢＬ及び第１のＭＯＳトランジス
タのゲートＧ1 の電位を示している。電源電位はＶDD＝
５Ｖである。データ“１”書込みのため時刻零でビット
線電位を５Ｖに上げ、２ｎsec 後にワード線電位を５Ｖ
に上げると、第１のＭＯＳトランジスタＭ1 のゲートＧ
1 は、第２，第３のＭＯＳトランジスタＭ2 ，Ｍ3 を介
して３．３Ｖまで上昇する。このゲートＧ1 の電位は次
の“０”書込みを行う２７ｎsec まで保持される。

【００３８】データ読出しのため、時刻１０ｎsec でビ
ット線電位を０Ｖにしてからフローティングにし、１４
ｎsec でワード線電位を２Ｖまで上昇させる。この電位
は、第２のＭＯＳトランジスタＭ2 は導通するが、第３
のＭＯＳトランジスタＭ3 が導通状態にならない上限で
ある。この時第１のＭＯＳトランジスタＭ1 はデータ
“１”により導通状態であり、ビット線ＢＬは第１，第
２のＭＯＳトランジスタＭ1 ，Ｍ2 を介して電源線につ
ながるため、直ちに１．２Ｖまで上昇する。

【００３９】次に、データ“０”を書き込むため、時刻
２０ｎsec にワード線電位を下げてゲートＧ1 をビット
線ＢＬから切り離した後、ビット線電位を０Ｖにし、時
刻２６ｎsec にワード線電位を５Ｖに上げる。これにら
よって、第１のＭＯＳトランジスタＭ1 のゲートＧ1 に
蓄積されていた正電荷は、第２，第３のＭＯＳトランジ
スタＭ2 ，Ｍ3 を介してビット線ＢＬに放電される。

【００４０】次に、再度データ読出しのためにビット線
電位を０Ｖにしてからフローティングにし、時刻３９ｎ
sec にワード線電位を２Ｖに上げる。この時ビット線電
位は、ワード線ＷＬとの容量結合により、０．４Ｖ程度
まで上昇するが、“１”読出しのときの電位とは十分識
別可能である。

【００４１】図５には、その後１００ｎsec までの間、
データの読み書きを繰り返し行ったときの各部電位波形
を示しているが、以前に書き込まれたデータによらず書
込みがなされ、また正しく読出されることが分かる。

【００４２】上記実施例では、２個のＭＯＳトランジス
タを平面上に配置し、１個のＭＯＳトランジスタをこれ
らの上に配置した構造を示したが、その構造は種々変形
することができる。例えば、基板に溝を形成してその内
部や側壁にＭＯＳトランジスタを形成することが可能で
あり、これにより、小さい占有面積でメモリセルを集積
することができる。

【００４３】図６は、本発明の第２の実施例に係わるＤ
ＲＡＭメモリセルの素子構造断面図である。この実施例
は、基板に溝を加工して、図１の等価回路で示されるメ
モリセルをよりコンパクトに集積したものである。な
お、図２と対応する部分には図２と同一符号を付して詳
細な説明は省略する。

【００４４】図６に示すようにｐ型シリコン基板１の素
子分離絶縁膜２で囲まれた領域内に溝２０が形成され、
この溝２０の対向する２つの側壁を利用して第１，第２
のＭＯＳトランジスタＭ1 ，Ｍ2 が形成され、ＭＯＳト
ランジスタＭ1 の下に第３のＭＯＳトランジスタＭ3 が
形成されている。

【００４５】即ち、溝２０の底部にｎ⁺ 型層３₂ が、溝
２０に接する左側平坦面にｎ⁺ 型層３₃ が形成され、溝
２０の左側側壁にゲート酸化膜１０が形成され、ｎ⁺ 型
多結晶シリコン５によるゲート電極が溝半分に埋め込ま
れて縦型のＭＯＳトランジスタＭ2 が構成されている。
また、溝２０の右側側壁にゲート酸化膜１０が形成さ
れ、溝２０に接する右側平坦面にｎ⁺ 型層３₁ が形成さ
れ、溝２０の右側半分には、底部のｎ⁺ 型層３₂ に接し
てｎ⁺ 型層７が形成され、その上にｐ型多結晶シリコン
６、更にその上にｎ⁺ 型多結晶シリコン４が埋め込まれ
ている。こうして溝２０の右側側壁には、ｎ⁺ 型多結晶
シリコン４をゲート電極とする縦型ＭＯＳトランジスタ
Ｍ1 が構成されている。またｐ型多結晶シリコン６を活
性層とし、その側壁にゲート酸化膜２４が形成されて、
ｎ⁺ 型多結晶シリコン膜５をゲート電極として縦型のＭ
ＯＳトランジスタＭ3 が構成されている。

【００４６】このような構成において、基板１，ｐ型層
６及びゲート酸化膜１０，２４の膜厚を最適設定するこ
とにより、第１，第２のＭＯＳトランジスタＭ1 ，Ｍ2
のしきい値電圧は０．５Ｖ程度、第３のＭＯＳトランジ
スタＭ3 のしきい値は１．０Ｖになるように設定され
る。

【００４７】図７及び図８は、この実施例のメモリセル
の製造工程を示す断面図である。まず、図７（ａ）に示
すように、ｐ型シリコン基板１の素子分離絶縁膜２で囲
まれた領域に保護用の１００nm程度の熱酸化膜２３を形
成した後、リソグラフィ工程によりレジストパターン２
１を形成し、反応性イオンエッチングにより基板１をエ
ッチングして溝２０を形成する。その後、レジストを剥
離して、図７（ｂ）に示すように、基板１の全面に熱酸
化膜を形成した後、全面に砒素をイオン注入して、溝２
０に接する平坦面にｎ⁺ 型層３₁ ，３₃ を形成し、同時
に溝２０の底部にｎ⁺ 型層３₂ を形成する。その後、一
旦熱酸化膜をエッチング除去し、改めて熱酸化を行って
溝２０の側壁にゲート絶縁膜となる熱酸化膜１０を形成
する。

【００４８】次いで、溝底部の酸化膜をエッチング除去
した後、図８（ａ）に示すように、多結晶シリコンによ
るｎ⁺ 型層７，ｐ型層６，ｎ⁺ 型層４をＣＶＤ法によっ
て順次堆積して、これらを溝２０内部にのみ埋込み形成
する。ｐ型層６の上端は、ｎ⁺ 型層３₂ の上端と同じ
か、それより高い位置にくるよう設定する。ＣＶＤによ
る堆積に代ってエピタキシャル成長により同様の埋込み
を行うこともできるし、ｐ型層６，ｎ⁺ 型層４の埋込み
後、ｎ⁺ 型層３₂ からの不純物拡散によってｎ⁺ 型層７
を形成することもできる。最下層のｎ⁺ 型層７は既に底
部に形成されているｎ⁺ 型層３₂ と接続される。

【００４９】以上の工程により、溝２０の対向する側壁
に第１，第２のＭＯＳトランジスタＭ1 ，Ｍ2 が形成さ
れる。なお、ｐ型層６の不純物濃度がｐ型シリコン基板
１の不純物濃度より高くなるようにしておくとよい。

【００５０】続いて、リソグラフィと反応性イオンエッ
チングにより、埋め込まれたｎ⁺ 型層４，ｐ型層６及び
ｎ⁺ 型層７を溝２０の右側半分に残して除去し、図８
（ｂ）に示すように、内面にゲート絶縁膜となる熱酸化
膜２４を形成した後、再度多結晶シリコンによるｎ⁺ 型
層５を埋め込む。これにより、ｐ型層６を活性層とし、
その上下のｎ⁺ 型層４，７をソース，ドレインとし、ｎ
⁺ 型層５をゲートとする第３のＭＯＳトランジスタＭ3
が得られる。

【００５１】ｐ型層６を上述のように多結晶シリコンで
形成した場合には、第１，第２のＭＯＳトランジスタＭ
1 ，Ｍ2 と第３のＭＯＳトランジスタＭ3 のしきい値関
係の設定は容易である。即ち、多結晶シリコンは単結晶
シリコンより酸化速度が大きいため、溝２０の側壁に形
成されるＭＯＳトランジスタＭ1 ，Ｍ2 のゲート酸化膜
１０と、ｐ型層６の側壁に形成されるＭＯＳトランジス
タＭ3 のゲート酸化膜２４とは、同じ酸化条件で形成し
たときに後者の方が厚くなり、これにより、ＭＯＳトラ
ンジスタＭ3 のしきい値電圧がＭＯＳトランジスタＭ1
，Ｍ2 のそれより高くなる。

【００５２】最後に、図６に示すように、層間絶縁膜２
５を形成し、これにコンタクト孔をあけて、Ａｌ膜の蒸
着，パターニングにより、ビット線ＢＬ，ワード線Ｗ
Ｌ，電源線ＶDD等を形成する。この実施例によると、先
の実施例に比べて更に小さい占有面積をもってメモリセ
ルを集積形成することができる。

【００５３】以上の実施例では、データ保持と書込みに
利用される第３のＭＯＳトランジスタＭ3 のしきい値
を、データ読出しと書込みに用いられる第２のＭＯＳト
ランジスタＭ2 のそれに比べて高く設定している。そし
て、ワード線ＷＬに読出し電位を与えたときに第２のＭ
ＯＳトランジスタＭ2 のみがオンし、読出し電位より高
い書込み電位を与えることにより第２，第３のＭＯＳト
ランジスタＭ2 ，Ｍ3 が同時にオンするようにした。し
かし本発明はこれに限られるものではない。第２，第３
のＭＯＳトランジスタのしきい値電圧を等しく設定して
も、他の制御手段によって同様のメモリセル動作を可能
とすることができる。

【００５４】図９は、上記のようにした第３の実施例の
メモリセルの等価回路図である。基本的な素子構成は、
図１と同様であるが、第２のＭＯＳトランジスタＭ2 と
第３のＭＯＳトランジスタＭ3 のしきい値電圧は等し
い。また第３のＭＯＳトランジスタＭ3 には基板バイア
ス制御線ＶB が設けられている。

【００５５】このような構成として、読出し時と書込み
時とで第３のＭＯＳトランジスタＭ3 の基板バイアスを
異なる値に制御する。例えば、用いるＭＯＳトランジス
タが上記各実施例と同様にｎチャネルの場合を説明すれ
ば、データ読出し時には、第３のＭＯＳトランジスタの
基板領域、即ちｐ型層に負の基板バイアスを与えて、ワ
ード線ＷＬに与えられる読出し電圧では第２のＭＯＳト
ランジスタＭ2 はオンするが、第３のＭＯＳトランジス
タＭ3 はオンしないようにする。データ書込みの際に
は、基板バイアスを与えず、ワード線ＷＬに与えられる
書込み電圧によって第２，第３のＭＯＳトランジスタＭ
2 ，Ｍ3 が同時にオンするようにする。

【００５６】こうしてこの実施例によれば、第３のＭＯ
ＳトランジスタＭ3 の実効的なしきい値電圧がダイナミ
ックに制御され、先の実施例と同様の読出し，書込み動
作が可能になる。なお、以上では記憶保持動作について
は説明しなかったが、従来のＤＲＡＭと同様にしてリフ
レッシュ動作を行うことにより、記憶保持が可能であ
る。

【００５７】図１０は本発明の第４の実施例に係わるＤ
ＲＡＭメモリセルの素子構造断面図、図１１はその等価
回路図である。図１０のＢＬ，ＷＬ，ＶDDが図１１のＢ
Ｌ，ＷＬ，ＶDDの端子にそれぞれ相当している。図１０
の３６₄ で示した不純物領域が図１１のＡに相当する。
図１０の３６₂ 及び４３が図１１のＢに相当する。図１
０の３１ａ，３１ｂで示した不純物領域がＭＯＳトラン
ジスタＭ1 ，Ｍ2 のチャネル領域にそれぞれ相当する。
図１０の３８で示した不純物領域がトランジスタＭ3 及
びＭ4 のチャネル領域に相当する。

【００５８】本実施例のメモリセルの動作原理を図１１
を用いて説明する。基本的には図１の実施例と同様であ
るが、新たに第４のＭＯＳトランジスタＭ4 が形成され
ている。ここでは、図１１に示した全てのＭＯＳトラン
ジスタはｎチャネル型ＦＥＴであるとする。Ｍ1 からＭ
3 がメモリセルの動作に係わるトランジスタであり、Ｍ
4 は動作には係わらない寄生トランジスタである。Ｍ1
からＭ4 のトランジスタのしきい値をＶth1 からＶth4
とそれぞれ記したとき、しきい値の間には次の関係が成
立っている。但し、記号『〜』はほぼ等しいことを示す
ものとする。 Ｖth1 〜Ｖth2 ＜Ｖth3 〜Ｖth4

【００５９】“０”又は“１”という情報はＭ1 のゲー
トに蓄えられた電荷量の大小によって、Ｍ1 とＭ4 のゲ
ートの電位、即ちＢの位置の電位が低い又は高いという
状態で保持される。

【００６０】初めに、メモリセルに“０”を書込む場合
を考える。ビット線ＢＬの電位を低い電位ＶBL（Ｌレベ
ル）に保つ。その後、ワード線ＷＬの電位をＭ2 ，Ｍ3
共に導通する高い電位ＶWHに設定する。事前に“０”が
Ｍ1 に書き込まれている場合には、Ｂの電位は低いまま
保たれる。一方、“１”が書込まれていた場合には、Ｍ
1 のゲートに蓄えられていた電荷はＭ3 ，Ｍ2 を介して
ビット線ＢＬへ抜けて失われ、Ｍ1 のゲート電位はＶBL
まで低下し、“０”が書込まれる。

【００６１】次に、セルに“１”を書込む場合を考え
る。ビット線ＢＬの電位を電源線と同じ高い電位ＶDD
（Ｈレベル）に保つ。その後、ワード線ＷＬの電位をＭ
2 ，Ｍ３共に導通する高い電位ＶＷＨに設定する。事前
に“０”がＭ1 に書込まれている場合にはＭ2 ，Ｍ3 を
介してＢの電位、即ちＭ1 のゲートの電位がＶDDまで上
がり“１”が書込まれる。“１”が書込まれていた場合
にはＭ1 のゲート電位は高いまま保たれる。

【００６２】“１”が保持されているセルに“０”を書
込む際に寄生トランジスタＭ4 が導通する場合がある
が、これがメモリセルとしての動作には影響しないこと
を説明する。電源電圧ＶDDとＭ4 のしきい値Ｖth4 と
“０”を書込む際のビット線の電位ＶBLの間に ＶDD＞Ｖth4 ＋ＶBL

【００６３】という関係が成り立っていると仮定する。
この関係が成立っている場合、“１”が保持されている
セルに“０”を書込むとＭ4 は次のように動作する。デ
ータを書込む以前には、“１”の情報が保持されている
のでＢの電位はＶDDである。“０”を書込むのでビット
線の電位はＶBLである。このとき、上記の仮定により、
Ｂの電位がビット線の電位よりもＶth4 高い値より高い
ので、Ｍ4 が導通する。そのため、Ｍ4 ，Ｍ2 を介して
Ｍ1 のゲートに蓄えられている電荷がビット線へ抜けて
Ｂの電位はＶDDから下がる。同時にワード線の電位ＶWH
によってＭ3 も導通しており、Ｍ3 ，Ｍ2 を介してＭ1
のゲートに蓄えられている電荷がビット線へ抜けてＢの
電位はＶDDから下がる。即ち、Ｍ4 は“０”の書込みに
際してＭ3の補佐を行うだけであり、メモリセルの動作
の障害にはならない。 ＶDD≦Ｖth4 ＋ＶBL という関係が成り立っている場合に、“１”が保持され
ているセルに“０”を書込むと、Ｍ4 は導通しないの
で、メモリセルの動作には影響しない。

【００６４】次に、読出しについて説明する。ビット線
ＢＬの電位をＶDDより低い値ＶBLにプリチャージし、ワ
ード線ＷＬの電位をＭ2 は導通状態になるがＭ3 は導通
状態にならない電位ＶWLにする。蓄えられていた情報が
“０”の場合、Ｍ1 のゲートの電位が低いためにＭ1 は
導通せずビット線ＢＬの電位は変わらない。一方、
“１”の情報が蓄えられていた場合、Ｍ1 のゲートの電
位が高いためにＭ1 が導通し、ビット線ＢＬはＶDDと接
続され、電位は上がる。このビット線の電位の変化によ
って書込まれていた情報が判定できる。また、読出しの
過程においてＭ3 が導通することはないので、Ｍ1 のゲ
ートに蓄えられた電荷は抜けないので、書込まれた情報
が失われることはない。次に、“１”の読出しに際して
寄生トランジスタＭ4 が動作する場合があるが、これが
メモリセルとしての動作には影響しないことを説明す
る。電源電圧ＶDDとＭ4 のしきい値Ｖth4 の間に、 ＶDD＞Ｖth

【００６５】という関係が成り立っていると仮定する。
この関係が成立っている場合、“１”を読出すとＭ4 は
次のように動作する。“１”の情報を読出す際、Ｂの電
位がビット線の電位よりもＶth4 高い値より高い場合に
は、Ｍ4 が導通する。そのため、Ｍ4 ，Ｍ2 を介してＭ
1 のゲートに蓄えられている電荷がビット線へ抜けてＢ
の電位はＶDDから下がる。しかし、Ｂの電位はビット線
の電位よりＶth4 高い電位より小さくならない。理由
は、Ｂの電位がそれ以下の値になればＭ4 が導通しなく
なるからである。こうしてＢの電位はビット線の電位よ
りＶth4 高い電位で保持される。

【００６６】先に述べたようにＭ1 のしきい値Ｖth1 は
Ｖth4 より小さい。そのため、Ｂの電位がビット線の電
位よりＶth4 高い電位で保持されているのでＭ1 は導通
し、ＶDDがＭ1 ，Ｍ2 を介してビット線に接続されてビ
ット線の電位が上り、“１”が読出せる。 ＶDD≦Ｖth4 の場合には“１”の読出しの際にＭ4 が導通することは
ない。

【００６７】ワード線ＷＬの電位をＭ2 が導通状態にな
らない電位にすると、リーク電流が全くないならばＢの
位置の電位は変化せず、セルに書込まれたデータが保持
される。しかし、実際にはＭ1 のトランジスタのゲート
電流などによるリーク電流があるので、セルに書込まれ
たデータは徐々に消えていく。そのためにデータを保持
し続けるために、一定の期間内にデータを再書込みする
必要がある。

【００６８】寄生トランジスタＭ4 はメモリセルからの
データの書込み或いは読出しの際に導通することがある
が、メモリセルとしての動作には全く影響を与えず、図
１０の構造は図１の回路と同じように動作する。

【００６９】図１２，図１３は、このようなメモリセル
の製造工程を示す断面図である。まず、図１２（ａ）に
示すように、ｐ型シリコン結晶基板３１上に基板保護用
の熱酸化膜３２を一様に形成し、通常のフォトレジスト
を用いたリソグラフィ工程によって熱酸化膜３２のパタ
ーニングを行い、続いて例えば反応性イオンエッチング
によってトレンチ３３，３４を形成する。

【００７０】次いで、図１２（ｂ）に示すように、トレ
ンチ３３，３４の内面に保護用の熱酸化膜３５を形成し
た後、全面に砒素イオン注入を行い、ｎ型不純物領域３
６（３６₁ ，３６₂ ，３６₃ ，３６₄ ）を形成する。

【００７１】次いで、図１２（ｃ）に示すように、フォ
トレジスト３７を用いたリソグラフィ工程によってトレ
ンチ３３，３４間のｐ型シリコン結晶基板のみを露出さ
せ、硼素の高エネルギーイオン注入を行う。これによ
り、下のｐ型基板よりも高い濃度のｐ型領域３８を形成
する。このｐ型領域３８は、図１１のＭ3 ，Ｍ4 に相当
するトランジスタのチャネル領域になる。このｐ型領域
３８によってＭ3 ，Ｍ4のトランジスタのしきい値を他
のＭ1 ，Ｍ2 のトランジスタのしきい値よりも高くす
る。

【００７２】次いで、図１３（ａ）に示すように、レジ
スト３７を剥離して熱拡散を行い、更に酸化膜３２，３
５を剥離する。ここで、第１のトレンチ３３と第２のト
レンチ３４のそれぞれの底部のｎ型不純物領域３６
₄ は、相互につながるように形成される。

【００７３】次いで、図１３（ｂ）に示すように、ゲー
ト酸化膜となる熱酸化膜４０を形成した後、多結晶シリ
コンを堆積し、燐拡散する。この後、トレンチ内部以外
の多結晶シリコンを剥離すると、トレンチ３３，３４内
に多結晶シリコンからなるゲート電極４１，４２が形成
されることになる。

【００７４】次いで、図１３（ｃ）に示すように、トレ
ンチ３３，３４間のｐ型基板表面のｎ領域３６₂ とトレ
ンチ３３を充填する多結晶シリコン（ゲート電極）４１
を電気的に接続するためのアルミニウム配線４３を形成
する。その後、保護用の酸化膜４４を堆積すると、図１
０に示す構造が実現される。

【００７５】次に、図１３（ａ）に至るまでの別の製造
方法を図１４を用いて説明する。初めに、図１４（ａ）
に示すようにｐ型シリコン基板３１上にレジスト３９を
形成し、このレジスト３９をマスクにイオン注入を行
い、基板表面の一部に高濃度ｐ型領域３８を形成する。
次いで、図１４（ｂ）に示すようにトレンチ３３，３４
を形成する。その後、選択的に砒素イオン注入、熱拡散
工程を行うことにより、図１３（ａ）の構造を作る。

【００７６】この工程では、トレンチ形成前に高濃度ｐ
型領域３８を形成するため、斜めからのイオン注入等を
必要とすることなく、高濃度ｐ型領域３８を容易にかつ
確実に形成することができる。

【００７７】図１３（ａ）に至るまでのさらに別の製造
方法を図１５を用いて説明する。初めに、図１５（ａ）
に示すようにｐ型シリコン基板３１表面にトレンチ５１
を形成し、保護用の酸化膜５２を形成した後、砒素をイ
オン注入し、ｎ型領域３６を形成する。次いで、図１５
（ｂ）に示すように酸化膜５２を剥離した後、多結晶シ
リコン５３でトレンチ５１を充填し、トレンチ内部以外
の多結晶シリコンを剥離する。その後、トレンチ３３，
３４の形成、高濃度ｐ型領域３８を形成し、図１３
（ａ）の構造を作る。

【００７８】この工程では、トレンチ３３，３４の形成
前にこれらのトレンチ３３，３４を含む大きなトレンチ
５１を形成するため、トレンチ下のｎ型領域３６₄ を連
続した形状に形成することが容易である。

【００７９】かくして本実施例によれば、図１０の構造
で図１１に示した回路によるメモリセルを実現すること
ができ、図１の実施例と同様にデータの読出し，書込み
動作が可能となる。そしてこの構造は、図２に示す構造
よりも単純であり、微細化に適している。このため、製
造工程が簡略にでき、量産にも適している。次に、本発
明のさらなる実施例について説明する。

【００８０】図１６（ａ）（ｂ）は、本発明の第５の実
施例に係わるＤＲＡＭメモリセルの等価回路図である。
図１６（ａ）では、電源線ＶDDとビット線ＢＬとの間
に、第１のＭＯＳトランジスタＭ1 と第２のＭＯＳトラ
ンジスタＭ2 が直列接続されている。第１のＭＯＳトラ
ンジスタＭ1 がゲートＧ1 を蓄積ノードとしたメモリ・
トランジスタであり、第２のＭＯＳトランジスタＭ2 は
トランスファゲート・トランジスタである。第１のＭＯ
ＳトランジスタＭ1 のゲートとビット線ＢＬとの間に
は、第３のＭＯＳトランジスタＭ3 が設けられている。
そして、第２のＭＯＳトランジスタＭ2 と第３のＭＯＳ
トランジスタＭ3 のゲートは共通にワード線ＷＬに接続
されている。

【００８１】セルを選択する際のワード線ＷＬの電位
を、データ書込み時にはＶWLW 、データ読込み時にはＶ
WLR と高低２種類のバイアスに設定し、ＷＬの電位がＶ
WLW の場合にはＭ2 ，Ｍ3 が共に導通し、ＷＬがＶWLR
の場合にはＭ2 は導通するがＭ3 は導通しないしきい値
電圧をトランジスタＭ2 ，Ｍ3 に持たせる。

【００８２】次に、図１６（ａ）に示した本実施例のメ
モリセルの動作について説明する。ここでは、３個のト
ランジスタＭ1 ，Ｍ2 ，Ｍ3 全てｎチャネル型ＭＯＳト
ランジスタとし、また電位が高い状態をデータの“１”
に対応させて説明する。“０”，“１”をそれぞれ書込
むときのビット線ＢＬの電位をそれぞれＶBLL ，ＶBLH
とし、Ｍ1 のトランジスタのしきい値をＶth1 としたと
き、ビット線ＢＬから書込まれたＧ1 の電位によってＭ
1 が導通或いは非導通状態であるために、 ＶBLL ＜Ｖth1 ＜ＶBLH であるとする。

【００８３】初めに、“０”を書込む動作について説明
する。ビット線ＢＬの電位をＶBLLに設定した後、ワー
ド線ＷＬの電位をＭ3 が導通するようなＶWLW に設定す
る。Ｍ3 が導通状態にあるので、データを書込む以前の
Ｇ1 の電位、即ち書き込まれているデータに拘らずＧ1
の電位はＶBLL と等しくなる。その後、ワード線ＷＬの
電位を下げてＭ3 を非導通状態にすると、リーク電流を
無視すればＧ1 の電位はＶBLL のまま保たれ、“０”の
書込みの動作は終了する。

【００８４】次いで、“１”を書込む動作について説明
する。ビット線ＢＬの電位をＶBLHに設定した後、ワー
ド線ＷＬの電位をＭ3 が導通するようなＶWLW に設定す
る。Ｍ3 が導通状態にあるので、書込まれているデータ
に拘らずＧ1 の電位はＶBLHと等しくなる。その後、ワ
ード線ＷＬの電位を下げてＭ3 を非導通状態にすると、
リーク電流を無視すればＧ1 の電位はＶBLH のまま保た
れ、“１”の書込みの動作は終了する。

【００８５】次いで、データの読出し動作について説明
する。ビット線ＢＬの電位を所定の電位ＶBLP にプリチ
ャージした後、ビット線ＢＬをフローティング状態に
し、ワード線ＷＬの電位をＭ2 は導通するがＭ3 は導通
しないＶWLR に設定する。“０”が書込まれている場
合、データの読込み動作直前のＧ1 の電位はＶBLL であ
る。読込み動作中を通じてＭ3 は非導通状態にあるの
で、Ｇ1 の電位はＶBLL のまま変化しない。そのため、
Ｍ1 は非導通状態であるから電源線ＶDDの電位はビット
線ＢＬに伝わらず、ＢＬの電位は殆ど変化しない。

【００８６】一方、“１”が書込まれている場合、デー
タ読込みの直前のＧ1 の電位はＶBLH である。この場合
もＭ3 が導通状態ではないので、Ｇ1 の電位はＶBLH の
まま変化しない。そのため、Ｍ1 は導通状態であるので
電源線ＶDDの電位がＭ1 ，Ｍ2 を通じてビット線ＢＬに
伝わり、ＢＬの電位が上昇する。ビット線ＢＬの電位の
ＶBLP からの変化を認識することで、保持されているデ
ータが“０”か“１”かを判断することができる。

【００８７】なお、データ書込みの際にＭ3 が導通する
ようにワード線ＷＬの電位をＶWLHにすると、Ｍ2 も導
通状態になる。しかし、これはデータ書込み動作には影
響しない。

【００８８】また、図１６（ｂ）は図１６（ａ）に示し
たメモリセルの変形例である。このメモリ競りは、図１
６（ａ）のメモリセルと比べて、Ｍ３のトランジスタの
ビット線接続用の配線とＭ２のトランジスタのワード線
とが交差せず、製造しやすいという利点がある。

【００８９】図１６（ａ）（ｂ）に示したメモリセルの
動作は前述した図１のセルの動作と似ているが、上述し
たように、データの書込みはＭ3 のトランジスタ１個を
通じてなされ、図１のセルのようにＭ2 とＭ3 の２個の
トランジスタを通じてなされるのではない。そのため、
本実施例によるセルは、図１のセルより高速なデータ書
込みが可能である。

【００９０】データ書込み動作の説明の際、リーク電流
を無視すると、トランジスタＭ3 が非導通状態になれば
トランジスタＭ1 のゲートであるＧ1 の電位は保持され
るとした。実際には、Ｍ3 などからのリーク電流がある
ので、時間と共にＧ1 の電位は変化する。そのために、
セルからデータを読出した後に同じデータを書込む動作
を、Ｇ1 の電位が変化して保持されているデータが消滅
するまでに、一定周期で行う。このリフレッシュ動作に
よって、リーク電流が無視できない場合であっても、図
１６（ａ）（ｂ）のセルを用いて記憶装置を構成するこ
とが可能である。

【００９１】図１７は図１６（ａ）の回路を実現する素
子構造断面図、図１８及び図１９は図１７の構造を製造
する工程断面図である。以下に、素子構造及び製造工程
について説明する。

【００９２】図１７に示すように、ｐ型シリコン基板６
０の表面にゲート電極６２，６３及びｎ⁺ 型拡散層６
４，６５，６６からなる第１及び第２のｎチャネルＭＯ
ＳトランジスタＭ1 ，Ｍ2 が直列接続された状態で形成
されている。これらのトランジスタＭ1 ，Ｍ2 の上には
絶縁膜を介してｐ型半導体層６８が形成され、半導体層
６８の一部はｎ⁺ 型拡散層７１，７２となっている。即
ち、ゲート電極６２からゲート電極６３の端部に至る拡
散層７１はゲート電極６２に電気的に接続され、ゲート
電極６３の端部から基板表面に至る拡散層７２はｎ⁺ 型
拡散層６６に電気的に接続されている。これにより、拡
散層７１，７２をソース・ドレインとし、ｐ型半導体層
６８をチャネル領域とし、６３をゲートとする第３のｎ
チャネルＭＯＳトランジスタＭ3 が構成されている。

【００９３】また、これら３つのトランジスタを形成し
た基板上には層間絶縁膜７５が設けられ、この絶縁膜７
５にコンタクトホールを設けて配線７６，７７が形成さ
れている。そして、ｎ⁺ 型拡散層６４に接続された配線
７６は電源ＶDDに接続され、ｎ⁺ 型拡散層６６に接続さ
れた配線７７はビット線ＢＬに接続され、ゲート電極６
３はワード線ＷＬに接続されるものとなっている。

【００９４】製造方法は、次の通りである。まず、ｐ型
シリコン基板６０の表面に、周知の酸化膜形成、多結晶
シリコン堆積、燐拡散、光蝕刻工程、多結晶シリコンエ
ッチング、イオン注入法を用いて、図１８（ａ）に示す
ように、ゲート酸化膜６１、ｎ型多結晶シリコンゲート
電極６２，６３、ｎ⁺ 型拡散層６４，６５，６６からな
るｎチャネルＭＯＳトランジスタＭ1 ，Ｍ2 を形成す
る。

【００９５】次いで、図１８（ｂ）に示すように、熱酸
化によってｎ型多結晶シリコンゲート６２，６３の表面
に酸化膜６７を形成する。このとき、形成したゲート電
極６３上の酸化膜６７が、トランジスタＭ3 のゲート酸
化膜になる。

【００９６】次いで、図１８（ｃ）に示すように、光蝕
刻法と酸化膜６７のエッチングによって、多結晶シリコ
ンゲート６２とｎ⁺ 型拡散層６６の上の一部の酸化膜６
７を除去する。

【００９７】次いで、図１９（ａ）に示すように、多結
晶シリコンを堆積した後、全面に硼素をイオン注入し、
ｐ型の多結晶シリコン膜６８を形成する。このとき、注
入する硼素によりＭ3 のしきい値電圧をＭ2 のしきい値
電圧より大きくなるようにする。

【００９８】次いで、図１９（ｂ）に示すように、光蝕
刻法によってパターニングされたフォトレジスト６９を
マスクとして砒素のイオン注入を行い、ゲート電極６３
上の一部の多結晶シリコンを除いてｎ⁺ 型とし、ｎ⁺ 型
領域７１，７２を形成する。ここまでの工程で、ｎ⁺ 型
拡散層７１，７２をソース・ドレイン領域、ｐ型多結晶
シリコン６８をチャネル領域、ｎ型多結晶シリコン６３
をゲート電極とするｎ型ＭＯＳトランジスタＭ3 が形成
される。

【００９９】次いで、フォトレジスト６９を除去した
後、図１９（ｃ）に示すように、光蝕刻法と多結晶シリ
コンのエッチングにより一部の多結晶シリコンを除去す
る。これ以降は、周知の保護酸化膜７５の形成、配線７
６，７７の形成によって、前記図１７に示す構造が得ら
れる。なお、Ｍ2 とＭ3 の共通のゲート電極である多結
晶シリコン６３がワード線になる。

【０１００】このように本実施例によれば、データ書込
みを１個のＭＯＳトランジスタを通じて行い、図１より
も高速な動作が可能なメモリセルを実現できる。また、
本実施例を構成している素子はＭＯＳトランジスタだけ
であるので、集積化に際しては全ての構成素子を比例縮
小することができ、高集積化に適している。

【０１０１】図２０は本発明の第６の実施例におけるメ
モリセルの素子構造断面図であり、図１６（ａ）の回路
を実現する他の素子構造を示している。ｎ型シリコン基
板８１の表面にｐ型ウェル８３が形成され、ウェル８３
内にｎ⁺ 型ウェル８７が形成されている。ウェル８３の
端部にはｎ⁺ 型拡散層９１が形成されている。ウェル８
７の端部から拡散層９１に至る途中までにはゲート電極
８５が形成されている。ウェル８３上にはゲート電極８
５を覆うようにｐ型半導体層８９が形成されており、こ
の半導体層８９の一部はｎ⁺ 型領域となっている。ここ
で、ゲート電極８５と拡散層９１との間のｎ⁺ 型領域上
はＭ1 のゲートとＭ3 のドレインを兼ねるものとなって
いる。これらを構成した基板上には保護絶縁膜９２が形
成され、この絶縁膜９２にコンタクトホールを設けてビ
ット線ＢＬとなる配線９３が形成されている。

【０１０２】図２１及び図２２は図２０の素子構造を実
現するための製造工程を示す断面図である。まず、図２
１（ａ）に示すように、不純物濃度１×１０¹⁵ｃｍ^-3の
ｎ型シリコン基板８１に、周知の方法を用いて、素子分
離領域８２を形成し、さらにｐ型の第１のウェル領域８
３を形成する。次いで、シリコン表面を酸化し、厚さ１
０ｎｍのゲート酸化膜８４を形成した後、厚さ４００ｎ
ｍの燐添加多結晶シリコン膜を堆積し、周知のフォトリ
ソグラフィ工程とエッチング技術を用いて、ゲート電極
８５を形成する。

【０１０３】次いで、図２１（ｂ）に示すように、第２
のウェル領域８７のみ露出するようにレジストパターン
を形成し、砒素を加速電圧６０ｋｅＶ、ドーズ量５×１
０¹⁵ｃｍ^-2でイオン注入する。

【０１０４】次いで、レジストを剥離した後、図２１
（ｃ）に示すように、熱酸化によりゲート電極８５の表
面に２０ｎｍ厚のシリコン酸化膜８６を形成する。この
とき、第２のウェル８７が形成された。さらに、第２の
ウェル８７のコンタクト孔８８を、フォトリソグラフィ
工程及びエッチングによって形成する。

【０１０５】次いで、レジストを剥離した後、図２２
（ａ）に示すように、多結晶シリコン膜８９をＣＶＤ法
により４００ｎｍの厚さに堆積する。その後、フォトリ
ソグラフィ工程及びエッチング工程により、第１のゲー
ト電極の上部及び側壁部に多結晶シリコン膜８９を残存
させた。

【０１０６】次いで、図２２（ｂ）に示すように、多結
晶シリコン膜８９のチャネル領域となる部分にフォトレ
ジストを形成し、このレジストをマスクに砒素を１２０
ｋｅＶ，５×１０¹⁵ｃｍ^-2でイオン注入し、熱処理によ
りＭＯＳトランジスタのソース・ドレイン領域９０及び
第１のウェル領域８３に接するｎ⁺ 型領域９１を形成し
た。

【０１０７】次いで、図２２（ｃ）に示すように、層間
絶縁膜９２を堆積し、周知の方法により、ビット線とな
るアルミニウム配線９３を形成し、しかるのちに周知の
パッシベーション膜を堆積し、本実施例のセルを完成さ
せた。

【０１０８】このように本実施例によれば、従来の複雑
かつ困難なトレンチキャパシタ形成プロセス、或いはス
タックドキャパシタを形成することなく、占有面積の小
さいＤＲＡＭセルを実現することができ、今後の高集積
メモリに対して有効な手段を提供することができる。特
に、ＭＯＳトランジスタＭ1 ，Ｍ2 間の拡散層を形成す
る必要はなく、かつＭＯＳトランジスタＭ1 をゲート電
極の側壁に作り込めるため、最小の面積で実現できる。
さらに、電源ＶDDが基板から供給されているために、電
源ライン用の拡散層及びコンタクト孔を省略することが
でき集積度向上により有効である。

【０１０９】なお、本実施例では典型的な作成法につい
て述べたが、その主旨を変えない範囲で種々変形するこ
とができる。例えば、第１のゲートで構成されるＭ1 ト
ランジスタに関して、本実施例では多結晶シリコントラ
ンジスタを用いたが、性能を上げるために、単結晶シリ
コンを用いてもよい。この場合、ビット線コンタクト孔
から、周知のラテラルエピタキシャル成長法などを用
い、単結晶シリコンを成長させればよい。また、ＶDD電
源線に関しても、本実施例ではシリコン基板から直接取
っているが、基板表面からコンタクトを介して取っても
よい。さらに、本実施例ではｎ型基板を用いているが、
ｐ型基板を用いてｎ型ウェルを形成し、そのｎ型ウェル
から取ってもよい。

【０１１０】

【発明の効果】以上詳述したように本発明によれば、３
個のＭＯＳトランジスタを用いてメモリセルを構成する
ことにより、占有面積の小さいメモリセルを実現するこ
とができ、高集積化と高速化を可能としたＤＲＡＭを実
現することが可能となる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のメモリセルを示す等価
回路図。

【図２】同実施例のメモリセル構造を示す断面図。

【図３】同実施例のメモリセルの製造工程を示す断面
図。

【図４】同実施例のメモリセルの製造工程を示す断面
図。

【図５】同実施例のメモリセルの動作を説明するための
波形図。

【図６】本発明の第２の実施例のメモリセル構造を示す
断面図。

【図７】同実施例のメモリセルの製造工程を示す断面
図。

【図８】同実施例のメモリセルの製造工程を示す断面
図。

【図９】本発明の第３の実施例のメモリセルを示す等価
回路図。

【図１０】本発明の第４の実施例のメモリセル構造を示
す断面図。

【図１１】同実施例のメモリセルの等価回路を示す図。

【図１２】図１０の構造を実現するための製造工程の前
半を示す図。

【図１３】図１０の構造を実現するための製造工程の後
半を示す図。

【図１４】図１０の構造を実現するための別の製造工程
を示す図。

【図１５】図１０の構造を実現するための別の製造工程
を示す図。

【図１６】本発明の第５の実施例のメモリセルを示す等
価回路図。

【図１７】同実施例のメモリセル構造を示す断面図。

【図１８】同実施例のメモリセルの製造工程の前半を示
す断面図。

【図１９】同実施例のメモリセルの製造工程の後半を示
す断面図。

【図２０】本発明の第６の実施例のメモリセル構造を示
す断面図。

【図２１】同実施例のメモリセルの製造工程の前半を示
す断面図。

【図２２】同実施例のメモリセルの製造工程の前半を示
す断面図。

【図２３】従来のメモリセルを示す等価回路図。

【図２４】従来の他のメモリセルを示す等価回路図。

【符号の説明】

Ｍ1 …第１のＭＯＳトランジスタ Ｍ2 …第２のＭＯＳトランジスタ Ｍ3 …第３のＭＯＳトランジスタ Ｍ4 …第４のＭＯＳトランジスタ ＢＬ…ビット線 ＷＬ…ワード線 ＶDD…電源線 Ｇ1 …ゲート（蓄積ノード）

───────────────────────────────────────────────────── フロントページの続き (72)発明者 谷本 弘吉 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 吉見 信 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内

Claims (5)

【特許請求の範囲】
1. 【請求項１】電源線とビット線の間に直列接続された第
   １，第２のＭＯＳトランジスタと、これら第１，第２の
   ＭＯＳトランジスタの接続ノードと第１のＭＯＳトラン
   ジスタのゲートとの間に設けられた第３のＭＯＳトラン
   ジスタとから構成され、第２のＭＯＳトランジスタと第
   ３のＭＯＳトランジスタのゲートが共通にワード線に接
   続されるメモリセルを有することを特徴とする半導体記
   憶装置。
2. 【請求項２】第１導電型の半導体基板表面に所定距離離
   して形成され、その側壁が電源線又はビット線に接続さ
   れた第１，第２のトレンチと、これらのトレンチの底部
   に形成されかつ第１，第２のトレンチ間でつながるよう
   に形成された第２導電型領域と、第１，第２のトレンチ
   間及びトレンチ脇の基板表面に形成された第２導電型領
   域と、第１，第２のトレンチ内にそれぞれ絶縁膜を介し
   て埋め込まれた導電体と、第１のトレンチ内部の導電体
   と第１，第２のトレンチ間の第２導電型領域を接続する
   導電体とを具備してなり、 第１のトレンチ内部の導電体をゲートとし、第１のトレ
   ンチ側壁の半導体基板をチャネル領域とする第１のＭＯ
   Ｓトランジスタと、第２のトレンチ内部の導電体をワー
   ド線につながるゲートとし、第２のトレンチ側壁の半導
   体基板をチャネル領域とする第２のＭＯＳトランジスタ
   と、第２のトレンチ内部の導電体をゲートとし、第１，
   第２のトレンチ間の半導体層をチャネル領域とする第３
   のＭＯＳトランジスタと、からメモリセルを構成したこ
   とを特徴とする半導体記憶装置。
3. 【請求項３】電源線とビット線の間に直列接続された第
   １，第２のＭＯＳトランジスタと、第１のＭＯＳトラン
   ジスタのゲートとビット線との間に設けられた第３のＭ
   ＯＳトランジスタとから構成され、第２のＭＯＳトラン
   ジスタと第３のＭＯＳトランジスタのゲートが共通にワ
   ード線に接続されるメモリセルを有することを特徴とす
   る半導体記憶装置。
4. 【請求項４】第１導電型の半導体基板の表面に第２導電
   型からなる第１のウェル領域が形成され、このウェル領
   域内に第１導電型の第２のウェル領域が形成され、第２
   のウェル領域と前記半導体基板の第１導電型領域に挟ま
   れる該半導体基板上に第１及び第２のゲート電極が形成
   され、かつ第１のゲート電極は一部が第２のゲート電極
   の上部に載置され、第２のゲート電極で制御される半導
   体チャネル部を介して第２のウェル領域に電気的に接続
   され、 前記半導体基板は定電圧源に、第２のゲート電極はワー
   ド線に、第２のウェル領域はビット線に、それぞれ接続
   してなることを特徴とする半導体記憶装置。
5. 【請求項５】第２のＭＯＳトランジスタのしきい値電圧
   をＶth2 、第３のＭＯＳトランジスタのしきい値電圧を
   Ｖth3 としたとき、 ｜Ｖth2 ｜＜｜Ｖth3 ｜ を満たすことを特徴とする請求項１乃至４のいずれかに
   記載の半導体記憶装置。