JPS61281548A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPS61281548A JPS61281548A JP60123564A JP12356485A JPS61281548A JP S61281548 A JPS61281548 A JP S61281548A JP 60123564 A JP60123564 A JP 60123564A JP 12356485 A JP12356485 A JP 12356485A JP S61281548 A JPS61281548 A JP S61281548A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- bit line
- transistor
- channel transistor
- writing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、半導体記憶装置に関し、特にダイナミック
メモリ装置のメモリセルに関するもので、ある。
メモリ装置のメモリセルに関するもので、ある。
第３図は、従来の半導体記憶装置におけるメモリセルの
回路図である。 図において、（１）はビット線、（２
）はｎチャネルトランジスタ、（３）はワード線、（４
）はメモリキャパシタであり、メモリキャパシタ（４）
の片側の電極はＶｓｓに固定されている。
回路図である。 図において、（１）はビット線、（２
）はｎチャネルトランジスタ、（３）はワード線、（４
）はメモリキャパシタであり、メモリキャパシタ（４）
の片側の電極はＶｓｓに固定されている。
次に動作について説明する。メモリセルが選択されワー
ド線（３）に“Ｈｏの電圧が印加されると、トランジス
タ（２）がオンされて、ビット線（１）とメモリキャパ
シタ（４）は接続される。メモリキャパシタ（４）に情
報を書き込む場合には、ビット線＋１１にＨ′あるいは
°Ｌ°の電位を与えておけば、トランジスタ（２）を通
じて書き込まれる。また、メモリキャパシタ（４）の情
報を読み出したい場合は、ビット線（１１を一定電位に
した後にトランジスタ（２）をオンすれば、メモリキャ
パシタ（４）の情報によってビット線（１１の電位が変
化するので、その電位差を読み取る。
ド線（３）に“Ｈｏの電圧が印加されると、トランジス
タ（２）がオンされて、ビット線（１）とメモリキャパ
シタ（４）は接続される。メモリキャパシタ（４）に情
報を書き込む場合には、ビット線＋１１にＨ′あるいは
°Ｌ°の電位を与えておけば、トランジスタ（２）を通
じて書き込まれる。また、メモリキャパシタ（４）の情
報を読み出したい場合は、ビット線（１１を一定電位に
した後にトランジスタ（２）をオンすれば、メモリキャ
パシタ（４）の情報によってビット線（１１の電位が変
化するので、その電位差を読み取る。
しかしながら、従来の半導体記憶装置では、メモリキャ
パシタ（４）に書き込まれる電位はビット線（１）の電
位に比べてトランジスタ（２）のしきい値電圧（Ｖｔｈ
）分だけ低くなるので、情報量が少なくなり、これを防
ごうとするとワード線（１）を昇圧する必要があるなど
の問題点があった。
パシタ（４）に書き込まれる電位はビット線（１）の電
位に比べてトランジスタ（２）のしきい値電圧（Ｖｔｈ
）分だけ低くなるので、情報量が少なくなり、これを防
ごうとするとワード線（１）を昇圧する必要があるなど
の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、ワード線の昇圧等を行うことなしに、ビット
線電位をそのままメモリキャパシタに書き込むことので
きる半導体記憶装置を得ることを目的とする。
たもので、ワード線の昇圧等を行うことなしに、ビット
線電位をそのままメモリキャパシタに書き込むことので
きる半導体記憶装置を得ることを目的とする。
この発明に係る半導体記憶装置は、ビット線とメモリキ
ャパシタとの間のトランスファーゲートをｐチャネルト
ランジスタおよびｎチャネルトランジスタで形成したも
のである。
ャパシタとの間のトランスファーゲートをｐチャネルト
ランジスタおよびｎチャネルトランジスタで形成したも
のである。
この発明におけるメモリセルは、 “Ｈ”の書込みおよ
び読出しに関してはｐチャネルトランジスタが、“Ｌ″
の書込みおよび読出しに関してはｎチャネルトランジス
タが効果的に作用するので、しきい値電圧による情報量
の減少を防ぐことができる。
び読出しに関してはｐチャネルトランジスタが、“Ｌ″
の書込みおよび読出しに関してはｎチャネルトランジス
タが効果的に作用するので、しきい値電圧による情報量
の減少を防ぐことができる。
以下、この発明の一実施例を図について説明する。第１
図において、（５）はｐチャネルトランジスタ、（６）
はワード線であり、ワード線（６１には常にワード線（
３）とは逆の信号が印加される。第２図において、（７
）および（８）はｎ１拡散層、（９）および００）はｐ
＋拡散層、（１１）はｎ形つェル、（１２）はセルプレ
ート、（１３）はセルプレート（１２）とメモリキャパ
シタ（４）を形成する対電極であり、ｎ゛拡散層（８）
およびｐ゛拡散層（９）と接続されている。（１４）は
ｐ形半導体基板である。また、ビット線（１１はアルミ
で形成され、ワード線（３）および（６）ならびにセル
プレート（１２）および対電極（１３）はポリシリコン
で形成される。
図において、（５）はｐチャネルトランジスタ、（６）
はワード線であり、ワード線（６１には常にワード線（
３）とは逆の信号が印加される。第２図において、（７
）および（８）はｎ１拡散層、（９）および００）はｐ
＋拡散層、（１１）はｎ形つェル、（１２）はセルプレ
ート、（１３）はセルプレート（１２）とメモリキャパ
シタ（４）を形成する対電極であり、ｎ゛拡散層（８）
およびｐ゛拡散層（９）と接続されている。（１４）は
ｐ形半導体基板である。また、ビット線（１１はアルミ
で形成され、ワード線（３）および（６）ならびにセル
プレート（１２）および対電極（１３）はポリシリコン
で形成される。
上記のように構成された本実施例の半導体記憶装置のメ
モリセルにおいては、セルが選択されると、ワード線（
３）および（６）にそれぞれ１１°および′Ｌ°の信号
が印加され、トランジスタ（２）および（５）がオンす
る。 “Ｈ′の読出しおよび書込みに関しては、トラン
ジスタ（５）によってメモリキャパシタ（４）とビット
４Ｊｌ＋１とは同電位となり、 ”Ｌ”の読出しおよび
書込みに関しては、トランジスタ（２）が同様な作用を
する。また、Ｈ′および“Ｌ′いずれのデータの場合に
も、トランジスタ（２）および（５）のしきい値電圧に
よる情報量のロスはない。
モリセルにおいては、セルが選択されると、ワード線（
３）および（６）にそれぞれ１１°および′Ｌ°の信号
が印加され、トランジスタ（２）および（５）がオンす
る。 “Ｈ′の読出しおよび書込みに関しては、トラン
ジスタ（５）によってメモリキャパシタ（４）とビット
４Ｊｌ＋１とは同電位となり、 ”Ｌ”の読出しおよび
書込みに関しては、トランジスタ（２）が同様な作用を
する。また、Ｈ′および“Ｌ′いずれのデータの場合に
も、トランジスタ（２）および（５）のしきい値電圧に
よる情報量のロスはない。
また、この構成によれば、ワード線（３）および（６）
の昇圧なども必要ないため、その分の時間も短縮でき高
速化につながる。
の昇圧なども必要ないため、その分の時間も短縮でき高
速化につながる。
なお、上記実施例では、ｎ形半導体基板上にメモリセル
を形成した例を示したが、ｎ形半導体基板上に形成して
も同様の効果を得られることはいうまでもない。
を形成した例を示したが、ｎ形半導体基板上に形成して
も同様の効果を得られることはいうまでもない。
また、上記実施例において、ポリシリコンの代わりにポ
リサイドあるいはシリサイドを使用しても同様の効果を
奏する。
リサイドあるいはシリサイドを使用しても同様の効果を
奏する。
以上のように、この発明にまれば、トランスファーゲー
トをＣＭＯ３）ランジスタで形成したので、情報量の減
少なしに、データの書込みおよび読出しができ、しかも
そのためにワード線の昇圧のような手段をとる必要がな
いものが得られる効果がある。
トをＣＭＯ３）ランジスタで形成したので、情報量の減
少なしに、データの書込みおよび読出しができ、しかも
そのためにワード線の昇圧のような手段をとる必要がな
いものが得られる効果がある。
第１図はこの発明の一実施例による半導体記憶”ＡＮの
メモリセルの回路図、第２図はこの発明の一実施例によ
る半導体記憶装置のメモリセルの断面図、第３図は従来
の半導体記憶装置のメモリセルの回路図である。 （１１はビット線、（２）はｎチャネルトランジスタ、
（３）はワード線、（４）はメモリキャパシタ、（５）
はｐチャネルトランジスタ、（６）はワード線。 なお、図中、同一符号は同一または相当部分を示す。
メモリセルの回路図、第２図はこの発明の一実施例によ
る半導体記憶装置のメモリセルの断面図、第３図は従来
の半導体記憶装置のメモリセルの回路図である。 （１１はビット線、（２）はｎチャネルトランジスタ、
（３）はワード線、（４）はメモリキャパシタ、（５）
はｐチャネルトランジスタ、（６）はワード線。 なお、図中、同一符号は同一または相当部分を示す。
Claims (2)
- （１）半導体基板上にマトリックス状に配置されたメモ
リセルを有し、上記メモリセルは情報を蓄積するメモリ
キャパシタとデータをアクセスするトランスファーゲー
トとより構成される半導体記憶装置において、上記トラ
ンスファーゲートがｐチャネルトランジスタおよびｎチ
ャネルトランジスタにより構成されていることを特徴と
する半導体記憶装置。 - （２）上記トランスファーゲートを有するメモリセルに
おける上記メモリキャパシタが、半導体基板の上に絶縁
膜を介して形成された第１および第２の導電層により構
成されたことを特徴とする特許請求の範囲第１項記載の
半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123564A JPS61281548A (ja) | 1985-06-06 | 1985-06-06 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60123564A JPS61281548A (ja) | 1985-06-06 | 1985-06-06 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61281548A true JPS61281548A (ja) | 1986-12-11 |
Family
ID=14863703
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60123564A Pending JPS61281548A (ja) | 1985-06-06 | 1985-06-06 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61281548A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268792A (ja) * | 1988-08-10 | 1990-03-08 | Internatl Business Mach Corp <Ibm> | メモリ・セルの製造方法 |
-
1985
- 1985-06-06 JP JP60123564A patent/JPS61281548A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0268792A (ja) * | 1988-08-10 | 1990-03-08 | Internatl Business Mach Corp <Ibm> | メモリ・セルの製造方法 |
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