JPH03272090A

JPH03272090A - 半導体記憶装置

Info

Publication number: JPH03272090A
Application number: JP2069681A
Authority: JP
Inventors: Yoshimasa Sekino; 関野　芳正; Yoshihiro Murashima; 村島　良宏
Original assignee: Oki Electric Industry Co Ltd
Current assignee: Oki Electric Industry Co Ltd
Priority date: 1990-03-22
Filing date: 1990-03-22
Publication date: 1991-12-03

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（産業上の利用分野）この発明は半導体記憶装置に関し、詳しくは、ダイナミ
ック型ランダムアクセスメモリのサブデータバス、リー
ドアンプ回路およびライトバッファ回路に関するもので
ある。

（従来の技術）従来の半導体記憶装置の回路図を第３図に示す。

この図において、ロウデコーダ１１の出力信号線（ワー
ドｖＡ）ノうち、出力信号ＭＷＬＩ、ＷＬ２は、第１メ
モリセルアレイ１２ａ内の一対の１トランジスタ・１キ
ヤパシタ型セルのそれぞれのトランスファゲートとして
のＮチャンネルトランジスタＴｒｉ　　Ｔｒ２のゲート
に接続される。トランジスタＴｒｉのソース・ドレイン
の一方はビット線ＢＬに接続され、ソース・ドレインの
他方はメモリセルキャパシタＭｌに接続される。さらに
キャパシタＭ１のもう一方の端子は固定電位Ｖｃρに接
続される。トランジスタＴｒ２のソース・ドレインの一
方はビット線ＢＬに、他方はメモリセルキャパシタＭ２
に接続される。さらにキャパシタＭ２のもう一方の端子
は固定電位Ｖｃｐに接続される。

ＮチャンネルトランジスタＴｒ３　　およびＰチャンネ
ルトランジスタＴｒ５　　のゲートはそれぞれビット線
ＢＬに接続され、ドレインはそれぞれビットｌ＠ＢＬに
接続され、トランジスタＴｒ３のソースはセンス用電源
Ａｌに、トランジスタＴｒ５のソースはセンス用電源Ｂ
ｌに接続される。ＮチャンネルトランジスタＴｒ４　　
およびＰチャンネルトランジスタＴｒ６のゲートは共に
ビット線ＢＬに、ドレインは共にビット線ＢＬに接続さ
れ、トランジスタＴｒ４　　のソースはセンス用電源Ａ
１に、トランジスタＴｒ６　　のソースはセンス用電源
Ｂｌに接続される。第１コラムデコーダ１３ａの出力線
のうち出力線ＣＬＩの１本はＮチャンネルトランジスタ
Ｔｒ７．Ｔｒ８のゲートに共に接続され、トランジスタ
Ｔｒ７のソース・ドレインの一方はビット線ＢＬに、他
方はサブデータバス５ＤＢＩに接続される。トランジス
タＴｒ８のソース・ドレインの一方はビット線ＢＬに、
他方はサブデータバス５ＤＢＩに接続される。サブデー
タバス５ＤＢＩＳＤＢ　ｌは、それぞれ第１ライトバッ
ファ回路１４ａ内の　Ｎチ、ヤンネルトランジスタＴｒ
９ＴｒｌＯのドレイン・ソースの一方に接続され、この
トランジスタＴｒ９．Ｔｒｉ　Ｏのゲートは共にデータ
バス選択信号線ＤＳＩに接続され、同トランジスタＴｒ
９．Ｔｒｉ　Ｏのドレイン・ソースの他方はそれぞれラ
イトデータバスＷＤＢＩ。

ＷＤＢＩに接続される。また、サブデータバス５ＤＢＩ
、５ＤＢＩは、第１リードアンプ回路１５ａ内の　Ｎチ
ャンネルトランジスタＴｒ１５゜Ｔｒｉ６の　ドレイン
・ソースの一方に接続され、このトランジスタＴｒｌ　
５．Ｔｒｌ　６のゲートは共にリードアンプ選択信号線
ＲＤＩに接続され、同トランジスタＴｒｌ　５．Ｔｒｉ
　６のドレイン・ソースの他方はそれぞれリードデータ
バスＲＤＢ　１゜ＲＤＢＩに接続される。また、第１リ
ードアンプ回路１５ａ内のＰチャンネルトランジスタＴ
ｒ　１１とＮチャンネルトランジスタＴｒ１３　　のゲ
ートは共にリードデータバスＲＤＢ　１に、トランジス
タＴｒｌｌおよびＴｒｉ３のドレインは共にリードデー
タバスＲＤＢＩに接続され、トランジスタＴｒ１３　　
のソースはセンス用を源Ａ２に、トランジスタＴｒｌｌ
　　のソースはセンス用電源Ｂ２に接続される。また、
第１リードアンプ回路１５ａ内のＰチャンネルトランジ
スタＴｒ１２　　とＮチャンネルトランジスタＴｒ１４
　　はトレインが共にリードデータバスＲＤＢ　１に接
続され、ゲートは共にリードデータバスＲＤＢ　１に接
続される。さらにトランジスタＴｒ１２　　のソースは
前記センス用電源Ｂ２に、トランジスタＴｒ１４　　の
ソースは前記センス用電源Ａ２に接続される。

第２メモリセルアレイ１２ｂは、トランジスタＴｒｉ〜
Ｔｒ８とキャパシタＭｌ、Ｍ２から構成される第１メモ
リセルアレイ１２ａと同し構成であり、ただし、出力＆
ＩＣＬｌの代りに第２コラムデコーダ１３ｂの出力線の
うち出力線ＣＬ２が接続され、出力信号線ＷＬＩ、ＷＬ
２の代りにロウデコーダ１１の出力信号線のうち出力信
号ＩＷＬ３゜ＷＬ４が接続される。

第２ライトバツツア回路１４ｂは、トランジスタＴｒ９
．Ｔｒｉ　Ｏから構成される第１ライトバッファ回路１
４ａと同し構成であり、ただし、サブデータバス５ＤＢ
Ｉ、、５ＤＢ１の代りにそれぞれサブデータバス５ＤＢ
２，５ＤＢ２が接続され、ライトデータバスＷＤＢ　１
．ＷＤＢ　１の代りにそれぞれライトデータバスＷＤＢ
２．ＷＤＢ２が、また、データバス選択信号線ＤＳｌの
代りにデータバス選択信号線ＤＳ２が接続される。

第２リードアンプ回路１５ｂは、トランジスタＴｒｌｌ
〜Ｔｒ１６から構成される第１リードアンプ回路１５ａ
と同し構成であり、ただし、リードアンプ選択信号線Ｒ
ＤＩの代りにリードアンプ選択信号線ＲＤ２が、サブデ
ータバス５ＤＢＩ、５ＤＢＩの代りにそれぞれサブデー
タバス５ＤＢ２，５ＤＢ２が、リードデータバスＲＤＢ
Ｉ、ＲＤＢＩの代りにそれぞれリードデータバスＲＤＢ
２．ＲＤＢ２が接続される。

また、リードデータバスＲＤＢＩ、ＲＤＢＩ。

ＲＤＢ２．ＲＤＢ２は、リードデータバスＲＤＢ　１と
ＲＤＢ　１を一対、リードデータバスＲＤＢ２とＲＤＢ
２を一対として、出力バッファ回路１６に接続される。

また、ライトデータバスＷＤＢＩ、ＷＤＢＩ、ＷＤＢ２
．ＷＤＢ２は、ライトデータバスＷＤＢＩとＷＤＢＩを
一対、ライトデータバスＷＤＢ２とＷＤＢ２を一対とし
て、入カバソファ回路１７に接続される。

このように構成された装置の動作を説明する。

まず、リード時の動作を第４図を用いて説明する。

ロウデコーダ１１により出力信号線ＷＬＩが選択された
とすると、出力信号１ＷＬ１は”Ｌ”から“Ｈ”になり
、トランジスタＴｒｉがオンする。キャパシタＭ１に“
Ｌ”が書き込まれていたとすると、トランジスタＴｒｉ
のオンにより、キャパシタＭトとビット線ＢＬＯ間で電
荷の再配分が行われ、この時、ビット線ＢＬ上での減少
分をΔＶとする。

ビット線ＢＬ、ＢＬは初期状態で共に”Ｌ″とＨ″の中
間レベルとして％Ｖｃｃレベルであるとすると、ビット
線ＢＬは（％Ｖｃｃ−ΔＶ）のレベルになる０次に、初
期状態で％ＶＣＣレベルであったセンス用電源ＡＩ、Ｂ
ｌが、センス用電源Ａ１は“Ｌ”に、センス用電源Ｂ１
は“Ｈ″になる。この時、ビット線ＢＬはビット線ＢＬ
よりΔＶ分電位が低いため、トランジスタＴｒ３　　と
Ｔｒ４ではトランジスタＴｒ４の方が、またトランジス
タＴｒ５とＴｒ６ではトランジスタＴｒ５　　の方が駆
動能力が高くなり、ビット線ＢＬは“Ｈ”に、ビット線
ＢＬはＬ”になる。次に、第１コラムデコーダ１３ａに
より出力線ＣＬＩが選択されると、トランジスタＴｒ７
．Ｔｒ８がオンし、ビット線ＢＬ、ＢＬのデータがサブ
データバスＳＤＢ　１５ＤＢＩに伝達される。サブデー
タバス５ＤＢＩＳＤＢＩの初期値を’１５ＶＣＣとする
と、初期値の％Ｖｃｃからサブデータバス５ＤＢＩは“
Ｈ”に、逆にサブデータバスＳＤＢ　１は”Ｌ″になる
。リードアンプ選択信号線ＲＤＩがＨ″になると、サブ
データバス５ＤＢＩ、５ＤＢＩのデータはリードデータ
バスＲＤＢ１．ＲＤＢＩに伝達される。

同様に％ＶＣＣが初期値であると、リードデータバスＲ
ＤＢ　１の方がリードデータバスＲＤＢ　１より高電位
になる。また、初期状態で！４Ｖｃｃレベルであったセ
ンス用電源Ａ２．Ｂ２が、センス用電源Ａ２は“Ｌ”に
、センス用電源Ｂ２はＨ”になるとする、すると、トラ
ンジスタＴｒ１３　　とＴｒ１４ではトランジスタＴｒ
１４の方が、トランジスタＴｒｌｌとＴｒ１２ではトラ
ンジスタＴｒｌｌＯ方が駆動能力が高くなり、最終的に
リードデータバスＲＤＢ　１は“Ｈ”に、リードデータ
バスＲＤＢＩはＬ”になり、出カバソファ回路１６にデ
ータが伝達される。このようにリードアンプ回路は、ビ
ット線からサブデータバスを介して伝達された電位差を
増幅して、高集積化により負荷の重くなったリードデー
タバスを駆動する働きを持つ。

一方、ライト時は、人力バッファ回路１７によりデータ
がライトデータバスＷＤＢＩ、ＥＤＢＩに伝達される。

今、この伝達によりライトデータバスＷＤＢＩが“Ｈ”
　ライトデータバスＷＤＢＩが”Ｌ”になるとする。デ
ータバス選択信号ＭＤＳＩが選択されたとすると、デー
タバス選択信号線ＤＳＩは“Ｌ”から“°Ｈ″になり、
第１ライトバッファ回路１４ａ内のトランジスタＴｒ９
．Ｔｒｉｏがオンし、ライトデータバスＷＤＢＩ　　Ｗ
ＤＢＩのデータがサブデータバス５ＤＢ１．５ＤＢＩに
伝達される。第１コラムデコーダ１３ａにより出力１１
１ｃＬ１が選択され“Ｌ”から“°Ｈ″になると、トラ
ンジスタＴｒ７．Ｔｒ８がオンし、データがビット線Ｂ
Ｌ、ＢＬに伝達される。この時、ロウデコーダ１１によ
り既にワード線は選択され、リード時と同し動作をする
ことで、ビットｔＪＢＬとＢＬはどちらか一方が“Ｈ″
他方が”Ｌ″になっている。ここで、前記のようにサブ
データバス５ＤＢ１．５ＤＢＩからデータが伝達され、
ビット線ＢＬ、ＢＬのデータはサブデータバス５ＤＢ１
．５ＤＢＩのデータに書きかわり、ライト動作が終了す
る。このようにライトバッファ回路は、ライトデータバ
スに接続するうちの一組のサブデータバスを選択し、ラ
イトデータパスからサブデータバスにデータを伝達する
働きをする。

（発明が解決しようとする課題）しかしながら、以上のような従来の半導体記憶装置では
、各メモリセルアレイごとにサブデータバスが独立にな
っているため、サブデータバスごとにリードアンプ回路
、ライトバッファ回路が多数必要となる。しかし、リー
ドアンプ回路、ライトバッファ回路は、接続されるメモ
リセルアレイが選択された時のみ動作をするため、多数
あるリードアンプ回路、ライトバッファ回路のうちの動
作上必要なのは１つＺコけてあり、それにも係わらず上
記のようにリードアンプ回路とライトバッファ回路を多
数必要とすることは、この半導体記憶装置を集積回路化
した場合に大きなパターン面積を必要とし、集積度を上
げられない原因となる。

この発明は上記の点に鑑みなされたもので、パターン面
積を縮小し集積度を上げることのできる半導体記憶装置
を提供することを目的とする。

（課題を解決するための手段）二の発明は、複数のメモリセルアレイ、サブデータバス
、リードアンプ回路、ライトバッファ回路を有する半導
体記憶装置において、サブデータバス、リードアンプ回
路およびライトバッファ回路は、複数のメモリセルアレ
イに対して共通に一組設けるようにしたものである。

また、半導体集積回路化する場合に２層アルく配線を用
い、１つの層のアルミ配線で、メモリセルアレイを制御
するロウデコーダ内の信号線とサブデータバスの一部を
形成し、他の層のアルミ配線でサブデータバスの残り部
分を形成するものである。

（作　用）上記この発明においては、サブデータバス、リードアン
プ回路およびライトバッファ回路は必要最小限の一組の
みとなるので、半導体集積回路化する場合にパターン面
積は小さくてすみ、高集積化を図れる。

また、サブデータバスを複数のメモリセルアレイに対し
て共通化する場合は、第３図の従来のメモリセルアレイ
ごとのサブデータバスを相互に接続する配線部分が必要
となるが、２層アルミ配線を用いれば、１層目アルミ配
線でロウデコーダ内の信号線とともにメモリセルアレイ
毎のサブデータバスを形成し、２層目のアルミ配線でメ
モリセルアレイ毎のサブデータバスを相互に接続する配
線部分を形成することにより、ポリシリコンやポリサイ
ド配線など抵抗値が高くて高速化に不向きな配線材料を
用いることなくサブデータバスが共通化される。

（実施例）以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示す回路図であり、図中第
３図と同一部分には第３図と同一符号を付しである。

この第１図において、１１はロウデコーダで、その出力
信号線（ワードＡＩ）のうち、出力信号線ＷＬＩ、ＷＬ
２は、第１メモリセルアレイ１２ａ内の一対の１トラン
ジスタ・１キヤパシタ型セルのそれぞれのトランスファ
ゲートとしてのＮチャンネルトランジスタＴｒｉ、Ｔｒ
２のゲートに接続される。トランジスタＴｒｌのソース
・ドレインの一方はビット線ＢＬに接続され、ソース・
ドレインの他方はメモリセルキャパシタＭ１に接続され
る。さらにキャパシタＭｌのもう一方の端子は固定電位
ＶＣｐに接続される。トランジスタＴｒ２のソース・ド
レインの一方はビット線ＢＬに、他方はメモリセルキャ
パシタＭ２に接続される。さらにキャパシタＭ２のもう
一方の端子は固定電位Ｖｃｐに接続される。Ｎチャンネ
ルトランジスタＴｒ３およびＰチャンネルトランジスタ
Ｔｒ５　　のゲートはそれぞれビット線ＢＬに接続され
、ドレインはそれぞれビット線ＢＬに接続され、トラン
ジスタＴｒ３のソースはセンス用電源ＡＩに、トランジ
スタＴｒ５　　のソースはセンス用電源Ｂ１に接続され
る。ＮチャンネルトランジスタＴｒ４　　およびＰチャ
ンネルトランジスタＴｒ６　　のゲートは共にビット線
ＢＬに、ドレインは共にビット線ＢＬに接続され、トラ
ンジスタＴｒ４のソースはセンス用電源Ａ１に、トラン
ジスタＴｒ６のソースはセンス用電源Ｂ１に接続される
。第１コラムデコーダ１３ａの出力線のうち出力線ＣＬ
Ｉの１本はＮチャンネルトランジスタＴｒ７．Ｔｒ８の
ゲートに共に接続され、トランジスタＴｒ７のソース・
ドレインの一方はビット線ＢＬに、他方はサブデータバ
スＳＤＲに接続される。トランジスタＴｒ８のソース・
ドレインの一方はビット線ＢＬに、他方はサブデータバ
スＳＤＢに接続される。サブデータバスＳＤＲ，ＳＤＢ
は、それぞれライトバンファ回路１４内のＮチャンネル
トランジスタＴｒ９．ＴｒｌＯのドレイン・ソースの一
方に接続され、このトランジスタＴｒ９．Ｔｒ１０のゲ
ートは共にデータバス選択信号線ＤＳに接続され、同ト
ランジスタＴｒ９．Ｔｒｌ　Ｏのドレイン・ソースの他
方はそれぞれライトデータバスＷＤＢ、ＷＤＢに接続さ
れる。また、サブデータバスＳＤＢ、ＳＤＲは、リード
アンプ回路１５内のＮチャンネルトランジスタＴｒｉ　
５．Ｔｒｉ　６のドレイン・ソースの一方に接続され、
このトランジスタＴｒｉ　５．Ｔｒｉ　６のゲートは共
にリードアンプ選択信号線ＲＤに接続され、同トランジ
スタＴｒｌ　５．Ｔｒｉ　６のドレイン・ソースの他方
はそれぞれリードデータバスＲＤＢ、ＲＤＢに接続され
る。また、リードアンプ回路１５内のＰチャンネルトラ
ンジスタＴｒｌｌとＮチャンネルトランジスタＴｒ１３
　　のゲートは共にリードデータバスＲＤＢに、トラン
ジスタＴｒｌｌおよびＴｒｉ３のドレインは共にリード
データバスＲＤＢに接続され、トランジスタＴｒ１３の
ソースはセンス用電源Ａ２に、トランジスタＴｒｌｌ　
　のソースはセンス用電源Ｂ２に接続される。また、リ
ードアンプ回路１５内のＰチャンネルトランジスタＴｒ
１２　　とＮチ中ンネＪレトランジスタＴｒ１４　　は
ドレインが共にリードデータバスＲＤＢに接続され、ゲ
ートは共にリードデータバスＲＤＢに接続される。さら
にトランジスタＴｒ１２　　のソースは前記センス用電
源Ｂ２に、トランジスタＴｒ１４　　のソースは前記セ
ンス用電源Ａ２に接続される。

第２メモリセルアレイ１２ｂは、トランジスタＴｒｌ＝
Ｔｒ８とキャパシタＭ１．Ｍ２から構成される第１メモ
リセルアレイ１２ａと同じ構成であり、ただし、出力線
ＣＬ１の代りに第２コラムデコーダ１３ｂの出力線のう
ち出力線ＣＬ２が接続され、出力信号線ＷＬＩ、ＷＬ２
の代りにロウデコーダ１１の出力信号線のうち出力信号
線ＷＬ３ＷＬ４が接続される。しかし、サブデータバス
に関しては、第１メモリセルアレイ１２ａと共通のサブ
データバスＳＤＲ，ＳＤＲが第２メモリセルアレイ１２
ｂに接続される。したがって、この第２メモリセルアレ
イ１２ｂは、この共通のサブデータバスＳＤＢ、ＳＤＲ
を介して、第１メモリセルアレイ１２ａと共通のリード
アンプ回路１５およびライトバンファ回路１４にも接続
されることになる。

また、リードデータバスＲＤＢ、ＲＤＢは出力バッファ
回路１６に、ライトデータバスＷＤＢ。

ＷＤＢは人カバソファ回路１７に接続される。

このように構成された装置の動作を説明する。

まず、リード時の動作を第２図を用いて説明する。

ロウデコーダ１１により出力信号線ＷＬＩが選択された
とすると、出力信号線ＷＬＩはＬ″から“Ｈ”になり、
トランジスタＴｒｉがオンする。

キャパシタＭ１に“Ｌ”が書き込まれていたとすると、
トランジスタＴｒｉのオンにより、キャパシタＭｌとビ
ット線ＢＬＯ間で電荷の再配分が行われ、この時、ビッ
ト線ＢＬ上での減少分をΔＶとする。ビット線ＢＬ、Ｂ
Ｌは初期状態で共に“Ｈ”と“Ｌ”の中間レベルとして
％Ｖｃｃレベルであるとすると、ビットＩＩＢＬは（％
Ｖｃｃ−ΔＶ）のレヘルトなる。次に、初期状態で！４
Ｖｃｃレベルであったセンス用電源ＡＩ、Ｂｌが、セン
ス用電源Ａ１は“Ｌ″、センス用電源Ｂ１は“Ｈ”にな
り、この時ビット線ＢＬはビット線ＢＬよりΔＶ分電位
が低いため、トランジスタＴｒ３とＴｒ４ではトランジ
スタＴｒ４　　の方が、トランジスタＴｒ５　　とＴｒ
６ではトランジスタＴｒ５の方が駆動能力が高くなり、
ビット線ＢＬは“Ｈ”に、ピント１１ＡＢＬは”Ｌ″に
なる０次に、第１コラムデコーダ１３ａにより出力線Ｃ
ＬＩが選択されると、トランジスタＴｒ７．Ｔｒ８がオ
ンし、ビット線ＢＬＢＬのデータがサブデータバスＳＤ
Ｂ、ＳＤＢに伝達される。サブデータバスＳＤＢ、ＳＤ
Ｒの初期値を％Ｖｃｃとすると、初期値の％Ｖｃｃから
サブデータバスＳＤＢはＨ″に、逆にサブデータノくス
ＳＤＢは“Ｌ”になる。リードアンプ選択信号＄ｉＲＤ
がＨ″になると、サブデータバスＳＤＢ。

ＳＤＢのデータはリードデータバスＲＤＢ。

ＲＤＢに伝達される。同様に％Ｖｃｃが初期値であると
、リードデータバスＲＤＢの方がリードデータバスＲＤ
Ｂより高電位になる。また、初期状態で％Ｖｃｃレベル
だったセンス用電源Ａ２．Ｂ２が、センス用電源Ａ２は
″Ｌ″に、センス用電源Ｂ２は“Ｈ″になるとする。す
ると、トランジスタＴｒ１３とＴｒ１４ではトランジス
タＴｒ１４　　の方が、トランジスタＴｒｌｌとＴｒ１
２ではトランジスタＴｒｌｌの方が駆動能力が高くなり
、最終的にリードデータバスＲＤＢは“Ｈ”に、リード
データバスＲＤＢは“Ｌ”になり、出力バッファ回路１
６にデータが伝達される。

一方、ライト時は、入力バッファ回路１７によりデータ
がライトデータバスＷＤＢ、ＷＤＢに伝達される。いま
、この伝達によりライトデータバスＷＤＢが“Ｈ”　　
ライトデータバスＷＤＢが“Ｌ”になるとする、データ
バス選択信号ｗＡＤＳが選択されたとすると、データバ
ス選択信号線ＤＳは“Ｌ″からＨ”になり、ライトバン
ファ回路１４内のトランジスタＴｒ９．Ｔｒｌ　Ｏがオ
ンし、ライトデータバスＷＤＢ、ＷＤＢのデータがサブ
データバスＳＤＢ、ＳＤＲに伝達される。第１コラムデ
コーダ１３ａにより出力線ＣＬＩが選択され”Ｌ”から
“Ｈｌになると、トランジスタＴｒ７　　Ｔｒ８がオン
し、データがビット線ＢＬ。

ＢＬに伝達される。この時、ロウデコーダ１１により既
にワード線は選択され、リード時と同し動作をすること
で、ビット線ＢＬとＢＬはどちらか一方がＨ”に、他方
が”Ｌ″になっている。

ここで、前記のようにサブデータバスＳＤＢ。

ＳＤＢからデータが伝達され、ビットＩＢＬ。

１丁のデータはサブデータバスＳＤＢ、ＳＤＢのデータ
に書きかわり、ライト動作が終了する。

このような第１メモリセルアレイ１２ａのリード・ライ
ト時、第２メモリセルアレイ１２ｂではサブデータバス
は第１メモリセルアレイ１２ａと共用になっているため
動作しているが、出力線ＣＬ２、出力信号線ＷＬ３．Ｗ
Ｌ４が非選択であるため、第２メモリセルアレイ１２ｂ
は動作していない、第２メモリセルアレイ１２ｂは、出
力信号線ＷＬ３．ＷＬ４、出力線ＣＬ２が選択された時
、第１メモリセルアレイ１２ａと同様に動作する。

さて、ＤＲＡＭでは、高速動作が要求されるため、ロウ
デコーダにより１本のワード線が選択される時間と、ビ
ット線からサブデータバスそしてサブデータバスからリ
ードアンプ回路へデータが転送されてゆく時間をできる
だけ短くする必要がある。そのため、各配線は抵抗値の
低い材料を用いる必要がある。ところで、第１図のよう
にサブデータバスを第１．第２メモリセルアレイ１２ａ
。

１２ｂで共通化するには、第３図の従来のメモリセルア
レイごとのサブデータバスを相互に接続する配線部分が
必要となるが、１７＠Ａｔ配線プロセスでは、ロウデコ
ーダ内の信号線とメモリセルアレイごとのサブデータバ
スに＾ｌ配線を使用すると、メモリセルアレイごとのサ
ブデータバスを相互に接続する配線部分には抵抗値の高
いポリシリコンもしくはポリサイド配線材料を用いなけ
ればならず、高速化を阻害することになる。

そこで、この発明の一実施例では、２層ＡＩ配線を使用
する。そして、１層目ＡＩ配線でロウデコーダ１１内の
信号線と共にサブデータバスＳＤＢ。

ＳＤＲの一部（第３図のメモリセルアレイ毎のサブデー
タバスに対応する部分）を形成し、２層目Ａ４配線でサ
ブデータバスＳＤＲ，ＳＤＢの残り部分（第３図のメモ
リセルアレイ毎のサブデータバスを相互に接続する部分
）を形成する。このようにすることにより、高抵抗を付
加することなく、高速動作化を害することなく、第１．
第２メモリセルアレイ１２ａ、１２ｂでサブデータバス
を共通化できる。

（発明の効果）以上詳細に説明したように、この発明の半導体記憶装置
によれば、複数のメモリセルアレイでサブデータバス、
リードアンプ回路、ライトバッファ回路を共用している
ので、これらサブデータバス、リードアンプ回路および
ライトバッファ回路の数を必要最小限の一組とすること
ができ、半導体集積回路化する場合にパターン面積を縮
小することができ、高集積化を図ることができる。また
、半導体集積回路化する場合に２層アルミ配線を用いる
ようにしたので、高抵抗を付加することなく、高速動作
を害することなくサブデータバスを複数のメモリセルア
レイで共通化できる。

【図面の簡単な説明】

第１図はこの発明の半導体記憶装置の一実施例を示す回
路図、第２図は第１図の装置の特にリード時の動作を示
す波形図、第３図は従来の半導体記憶装置の回路図、第
４図は第３図の装置の特にリード時の動作を示す波形図
である。１１・・・ロウデコーダ、１２ａ・・・第１メモリセル
アレイ、１２ｂ・・・第２メモリセルアレイ、１３ａ・
・・第１コラムデコーダ、１３ｂ・・・第２コラムデコ
ーダ、ＳＤＢ、ＳＤＢ・・・サブデータバス、１４・・
・ライトバッファ回路、１５・・・リードアンプ回路、
ＲＤＢ　　ＲＤＢ・・・リードデータバス、ＷＤＢＷＤ
Ｂ・・・ライトデータバス。ｌ′Ｌ二；・モ＝弓ｌｚＶｃｃＨ＋２ ’／２Ｖｃｃ第１図本整唱の一哀１１仔＋１の動作液形図（１）第２図ｙ時）

Claims

【特許請求の範囲】

（１）コラムデコーダおよびロウデコーダにより制御さ
れる複数のメモリセルアレイを有し、そのメモリセルア
レイのデータ入出力部がサブデータバスおよびリードア
ンプ回路を介してリードデータバスに接続される一方、
ライトデータバスがライトバッファ回路および前記サブ
データバスを介して前記メモリセルアレイのデータ入出
力部に接続される半導体記憶装置において、サブデータバス、リードアンプ回路およびライトバッフ
ァ回路は、複数のメモリセルアレイに対して共通に一組
設けたことを特徴とする半導体記憶装置。
（２）半導体集積回路化する場合に、２層アルミ配線を
用い、１つの層のアルミ配線でロウデコーダ内の信号線
とサブデータバスの一部を形成し、他の層のアルミ配線
でサブデータバスの残り部分を形成することを特徴とす
る請求項（１）記載の半導体記憶装置。