JPS61184789A

JPS61184789A - 半導体メモリセル

Info

Publication number: JPS61184789A
Application number: JP60025689A
Authority: JP
Inventors: Toru Mochizuki; 徹望月
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1985-02-13
Filing date: 1985-02-13
Publication date: 1986-08-18

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の技術分野］この発明はＭＯＳ型半導体メモリセルに使用される半導
体メモリセルに関する。

［発明の技術的背景とその問題点］ダイナミック型のＭＯ５型半導体メモリに使用される従
来のメモリセルとしては第１５図に示すようにものが知
られている。このメモリセルにはデータ書き込みおよび
読み出し用のＭｏＳトランジスタ１とこのＭＯＳトラン
ジスタ１のソースおよびドレインの一方に一方電極が接
続されかつ他方電極がアース電位等の所定電位に接続さ
れた電荷蓄積用の容量２とが設けられており、ＭｏＳト
ランジスタ１のソースおよびドレインの他方はビット線
ＢＬに、ゲートはワード線ＷＬにそれぞれ接続されてい
る。

上記メモリセルはいわゆる１トランジスタ／１容量型の
ものであり、メモリセルの高集積化への要求により年々
そのセルサイズが小さいものにされている。このため、
メモリセル全体の微細化とともに、容量２自体の微細化
も必要とされる。しかしながら上記容量２の値を決定す
る一般にシリコン酸化膜からなる誘電体の膜厚は、信頼
性上の問題から一定の膜厚以下に薄くすることには困難
が伴う。このため、上記容量２の面積を実質的に増大さ
せるためにシリコン半導体基体に溝を設け、その溝の周
囲に容量を形成するようなメモリセルが提案されている
。このメモリセルとしては例えば、アイ・イー・イー・
イー　トランザクションズ　オン　エレクトロン　デバ
イセズ　（ＩＥＥＥ　　ＴＲＡＮＳＡＣＴＩＯＮＳ　　
ＯＮ　　ＥＬＥＣＴＲＯＮ　　ＤＥＶＩＣＥＳ）、昭和
５９年６月（ＪｔＪＮＥ　　１９８４）　　ＥＤ−３１
巻、Ｎｏ、６の第７４６頁ないし第７５３頁に記載され
ている「アコルゲーティド　キャパシタ　セル（Ａ　　
Ｃｏｒｒｕｑａｔｅｄ　　Ｃａｐａｃｉｔｏｒ　　Ｃｅ
１ｌ）」が知られている。

第１６図はその素子構造を示す断面図である。

ｐ型の半導体基体１１の表面領域には前記ＭＯＳトラン
ジスタ１のソースおよびドレイン領域となる一対のｎゝ
型半導体領域１２および１３が形成されている。また上
記基体１１の所定位置には溝１４が形成されており、こ
の溝１４の内周面にはＴＲＮ体であるシリコン酸化膜１
５が一定の厚みで堆積形成されており、ざらにこのシリ
コン酸化膜１５上には多結晶シリコン層１６が堆積され
て前記容量２の一方電極が形成されている。なお、第１
６図において１７はトランジスタ１のゲート絶縁膜、１
８はトランジスタ１のゲート電極を兼ねた前記ワード線
であり、１９は例えばアルミニューム等の金属からなる
前記ビット線ＢＬであり、２０は素子領域を分離するフ
ィールド酸化膜である。このような構成のメモリセルで
は容量２を半導体基体１１の内部に立体的に形成してい
るので、その平面的な面積を小さくして大きな容量値を
得ることができる。

しかしながら、このような１トランジスタ／１容量型の
メモリセルでは信号の書き込みには問題は生じないが、
読み出しの際にノイズに弱いという欠点がある。すなわ
ち、信号の読み出しの際にはトランジスタ１を介して容
量２に蓄積されている電荷Ｑをビット線ＢＬに読み出す
ものであるが、この読み出し電荷Ｑはビット線ＢＬに存
在する寄生容量３と容量２とで分配される。従って、例
えば５Ｖで容量２に書き込まれた電荷は、Ｏ■電位にさ
れているビット線ＢＬ上に流れ出し、これによりビット
線ＢＬの電位は上昇するが、その上昇の割合いはΔＶ＝
Ｃｂ／　（Ｃｓ＋Ｃｂ）となる。

ただし、Ｃ３は容量２の値であり、ｃｂは上記寄生容１
３の値である。通常の半導体メモリでは、一般にビット
線ＢＬには多くのメモリセルが接続されているのでｃｂ
はＣｓよりも大きくなり、その割合いＣｂ／Ｃｓは２０
程度に設計されている。

従って、５■で書き込まれた信号は、読み出し時には０
．２５Ｖ以下に低下する。従来の１トランジスタ／１容
量型のメモリセルを有する半導体メモリでは、この微少
信号をビット線ＢＬに接続されたセンスアンプ回路で増
幅して信号の検出を行なっている。

このような方式のものでは、メモリの高集積化に伴い、
ビット線ＢＬに接続されるメモリセルの増加による寄生
容量３の増大およびさらに微細化に伴う容量２の減少に
より、読み出される信号電圧Δ■は増々小さくなる。ま
た、高感度のセンスアンプ回路を用いてもビット線ＢＬ
の電位変化を検出するのは非常に困難となってくるので
、このことはメモリの高集積化の大きな障害となってい
る。

このような欠点を改良するものとしてさらに従来では、
特願昭５４−１６０５２１号の出願において電流読み出
し方式の２トラン、ジスタ型のダイナミック型メモリセ
ルが提案されている。このメモリセルは第１７図に示す
ようなものであり、前記第１５図のものに対して容置３
が取り除かれ、また新たにもう一つのＭＯＳトランジス
タ４が追加されている。このトランジスタ４のソースお
よびドレインの一方は前記ビット線ＢＬに、他方は信号
読み出し用のワード線ＲＷにそれぞれ接続されており、
さらにゲートは前記トランジスタ１のソースおよびドレ
インの他方に接続されている。

なお、ビット線ＢＬは信号読み出しの際にも使用され、
トランジスタ１のゲートは前記ワード線ＷＬの代わりに
信号書き込み用のワード線ＷＷに接続されている。

この方式のメモリセルはトランジスタ１によりトランジ
スタ４のゲートに対して信号書き込みが行われ、信号電
荷はこのゲートで保持される。信号読み出しの際はワー
ド線ＲＢに高電位が供給される。このとき、トランジス
タ４のゲートに信号電荷が予め蓄積されていれば、この
トランジスタ４はオン状態となり、ビット線ＢＬにはこ
のトランジスタ４を介してワード線ＲＷから電流が供給
され、寄生容量３は充電されてビット線ＢＬの電位が上
昇する。しかしながら、この方式の場合、トランジスタ
１と４と間の素子分離が必要となり、メモリセルの占有
面積が第１６図のものよりも著しく増加するので、高集
積化にとって大きな障害となっている。

［発明の目的］この発明は上記のような事情を考慮してなされたもので
ありその目的は、信号の読み出し量が多くかつ集積化す
る際のセルサイズの小形化を図ることができる半導体メ
モリセルを提供することにある。

［発明の概要］上記目的を達成するためこの発明の半導体メモリセルに
あっては、信号書き込み用のトランジスタを介して電荷
蓄積用の容量に信号電荷を供給し、またこの容量に蓄積
された信号電荷は信号読み出し用のトランジスタを介し
て読み出すようにしている。すなわち、メモリセルを信
号書き込み用および信号読み出し用の２ＨのＭＯＳトラ
ンジスタと１個の電荷蓄積用の容量で構成し、信号書き
込み用のＭｏＳトランジスタのソースおよびドレインの
一方を信号書き込み用のビット線に、ゲートを信＠書き
込み用のワード線に接続し、電荷蓄積用の容量の一方の
電極を上記信号書き込み用のトランジスタのソースおよ
びドレインの他方に接続し、信号読み出し用のＭＯＳト
ランジスタのソースおよびドレインの一方を信号読み出
し用のワード線に、他方を信号読み出し用のビット線に
、かつゲートを上記容量の他方のＮＷＡにそれぞれ接続
するようにしている。また、セルサイズをより小さくす
るために、上記電荷蓄積用の容量として半導体基体中に
埋設された溝型キャパシターを用いるようにしている。

さらに信号書き込み用のＭＯＳトランジスタは半導体基
体に形成された通常のＭＯＳトランジスタを用いており
、信号読み出し用のＭＯＳトランジスタは多結晶シリコ
ンあるいは単結晶化されたシリコンに形成されかつ上記
容量上に位置するように形成され、この信号読み出し用
のＭＯＳトランジスタのゲート電極が上記容量の一方電
極を兼用している。

［発明の実施例］以下、図面を参照してこの発明の一実施例を説明する。

第１図はこの発明に係る半導体メモリセルの一実施例に
よる回路図である。図においてＷＢおよびＷＷは信号書
き込み用のビット線およびワード線、ＲＢおよびＲＷは
信号読み出し用のビット線およびワード線である。また
２１および２２は信号書き込み用および読み出し用のＭ
ＯＳトランジスタであり、２３は信号電荷蓄積用の容量
である。

上記信号書き込み用のＭＯＳトランジスタ２１のソース
およびドレインの一方は上記信号書き込み用のビット線
ＷＢに、他方は上記容量２３の一方電極にそれぞれ接続
されており、ゲートは上記信号書き込み用のワード線Ｗ
Ｗに接続されている。上記信号読み出し用のＭＯＳトラ
ンジスタ２２のソースおよびドレインの一方は上記信号
読み出し用のワード線ＲＷに、他方は上記信号読み出し
用のビット線ＲＢにそれぞれ接続されており、ゲートは
上記容量２３の他方電極に接続されている。

次に上記構成でなるメモリセルの動作を第２図ないし第
５図のタイミングチャートを用いて説明する。第２図の
タイミングチャートは上記メモリセルに論理“１パのデ
ータを記憶させる場合のものであり、“１′°のデータ
は次のようにして記憶される。書き込みサイクルの場合
には書き込み用のビット線ＷＢが論理“１″に対応する
電位Ｖ、例えば５■に充電される。次に上記ビット線Ｗ
Ｂが論理“１′にされている期間に信号履き込み用のワ
ード線ＷＷが５Ｖにされる。すると、信号書き込み用の
ＭＯＳトランジスタ２１がオン状態にされて、容量２３
のトランジスタ２１側の電極が５■に充電される。この
容量２３の他方の電極は信号読み出し用のＭＯＳトラン
ジスタ２２のゲート電極に接続されているので、容量２
３の値をＣ８１トランジスタ２２のゲート容量の値をＣ
Ｑすると、トランジスタ２２のゲート電極が接続された
Ａ点における電位Ｖａは次式で与えられる。

Ｖａ−（Ｃ５／　（ＣＱ＋Ｃ６））Ｖ　　・　　１いま
Ｃ８〉〉ＣＱであればＶａはほぼＶとなり、Ａ点すなわ
ちトランジスタ２２のゲート電極には書き込まれた電圧
５■がそのまま印加されることになる。そしてトランジ
スタ２１がオンとならない限りＡ点の電位は５Ｖに保持
される。すなわち、これにより論理１パが書き込まれる
。

第３図のタイミングチャートは上記メモリセルに論理゛
Ｏ′′のデータを記憶させる場合のものであるが、この
場合には信号書き込み用のビット線ＷＢがｏＶにされた
ままである点が異なっているだけである。

次に信号を読み出す場合を説明する。読み出しサイクル
の場合に論理１１１　Ｉ＋を読み出すときのタイミング
チャートが第４図のものである。このとき、Ａ点の電位
は予め５Ｖにされている。このためトランジスタ２２は
オン状態になっているので、信号読み出し用のワード線
ＲＷが５ｖになると、トランジスタ２２を介して信号読
み出し用のビット線ＲＢに電流が流れ、このビット線Ｒ
Ｂが論理“１”に充電されて信号の読み出しが行われる
。

第５図のタイミングチャートは上記メモリセルから論理
“Ｏ１１のデータを読み出す場合のものである。この場
合にＡ点の電位は予めＯ■にされており、トランジスタ
２２はオフ状態のままにされているので、読み出し用の
ワード線ＲＷが５■になってもビット線ＲＢには電流が
流れず、ビット線ＲＢは論理“０′′にされたままであ
る。

この実施例では、ビット線ＲＢに接続されているメモリ
セルがい（つあっても、信号読み出し用のワード線ＲＷ
が“１″にされている状態では信号読み出し用のビット
線ＲＢに電荷を十分に供給することができる。このため
、従来の１トランジスタ／１容量型のセルに比較して一
つのビット線に多くのセルを接続できるので島集積化が
可能となる。

さらに、大きな容量２３をトランジスタ２１と２２との
間に挿入しているので、Ｑ＝ＣＶの関係で蓄積される電
荷量も多くすることができ、従来の２トランジスタ型の
セルに比べてアルファ線等のノイズによる誤動作に対し
ても非常に強くすることができる。また、電荷量が多い
ことにより、信号の保持時間も長くできるという特徴も
ある。

第６図はこの発明の他の実施例の構成を示す回路図であ
る。この実施例のメモリセルが上記実施例のものと異な
っているところは、前記信号書き込み用のビット線ＷＢ
と読み出し用のビット線ＲＢとが一つのビット線８Ｌで
共有されているところである。

第７図ないし第１０図は上記構成でなるメモリセルの動
作を示すタイミングチャートである。

第７図および第８図のタイミングチャートは上記セルに
論理“１°′もしくは論理゛Ｏ′を書き込むときのもの
であり、信号読み出し用のワード線ＲＷが常時ＯＶ（論
理“Ｏ″）にされている。

第９図および第１０図のタイミングチャートは上記セル
から論理“１”もしくは論理００゛′を読み出すときの
ものであり、このときには信号書き込み用のワード線Ｗ
Ｗが常時ＯＶ（論理゛Ｏ″）にされている。

第１１図（ａ＞は上記第６図の実施例のセルを集積化す
る際のパターン平面図であり、第１１図（ｂ）は同図（
ａ）のｘ−ｘ’線に沿った断面図である。前記ビット線
ＢＬは例えばアルミニ４−ム層３１により構成され、２
本のワード線ＷＷおよびＲＷはそれぞれ多結晶シリコン
層３２および３３によって構成されており、両多結晶シ
リコン層３２および３３は上記アルミニューム層３１と
直交するように配置形成されている。前記信号書き込み
用のＭｏＳトランジスタ２１のゲート電極は上記多結晶
シリコン層３２の一部で構成されている。またトランジ
スタ２１と２２との間に挿入されている前記容１２３は
、ｐ型シリコン半導体基体３４中に形成された溝３５の
内周面に所定の厚みで形成されたｎ−型半導体領域３６
、その表面上に堆積され誘電体として作用するシリコン
酸化膜層３７およびさらにその上に堆積され上琴溝３５
を埋設するように形成された多結晶シリコン層３８とで
構成されている。そして上記ｎ−型半導体領域３６が前
記トランジスタ２１まで延長されて、その一部がトラン
ジスタ２１のソース領域にされている。また上記溝３５
を埋設する多結晶シリコン層３８にはｐ型もしくはｐ型
の不純物が導入されている。そしてまた、この多結晶シ
リコン層３８の表面上には多結晶シリコン層３９が絶縁
膜４０を介゛して設置されている。この多結晶シリコン
層３９の両端部分４１および４２にはそれぞれｈ型もし
くはｐ型の不純物が導入されており、その一方の部分４
１が上記多結晶シリコン層３３と共通にされている。こ
こで前記信号読み出し用のＭＯＳトランジスタ２２は、
上記多結晶シリコン層３８をゲート電極とし、上記多結
晶シリコン層３９の両端部分４１および４２それぞれを
ソースおよびドレイン領域としている。このため、この
トランジスタ２２は上記容！！ｉ２３上に形成された状
態となり、このトランジスタのゲート電極は（多結晶シ
リコン層３８）は半導体基体３４中に埋設された状態に
されている。上記多結晶シリコン層３９の他方の部分４
２はフィールド酸化膜４４上でビット線を構成するアル
ミニューム層３１に接続され、前記信号書き込み用のＭ
ＯＳトランジスタ２１のドレインと共通になっている。

なお、４５はシリコン酸化膜であり、４６は前記信号書
き込み用のＭｏＳトランジスタ２１のドレイン領域とな
るｎ−型半導体領域である。

またこのようなパターンを有するセルにおいて、前記信
号書き込み用のＭＯＳトランジスタ２１のドレイン領域
となるｎ−型半導体領域４６は二つのセルで共有されて
おり、従って前記信号読み出しおよび書き込み用のビッ
ト線ＢＬを構成するアルミニューム層３１も二つのセル
で共有されている。

第１２図（ａ）は上記第６図の実施例のセルを集積化す
る際の他の例を示すパターン平面図であり、第１２図（
ｂ）は同図（ａ＞のＹ−Ｙ’線に沿った断面図である。

このパターン平面図および断面図が上記第１１図のもの
と異なっているところは、前記信号読み出し用のワード
線ＲＷを構成する多結晶シリコン層３３（４１）が前記
シリコン酸化ｇ１４５を介して前記信号口き込み用のワ
ード線ＷＷを構成する多結晶シリコン層３２に重畳して
配置されている点である。このように上記両配線を重畳
させることにより１セル当りの占有面積を第１１図のも
のよりも小さくすることができる。

第１３図（ａ）ないしは（ｈ）は上記第１２図に示した
構造のセルを製造する場合の各製造工程を順次示す断面
図であり、このセルは次のようにして製造される。

まず第１３図（ａ）に示すように、ｐ型半導体基体３４
が用意され、公知の技術を用いて素子分離を行ない分離
領域に前記フィールド酸化Ｍ４４を形成する。

次に第１３図（ｂ）に示すように、シリコン窒化Ｉｌｌ
　（Ｓ　ｉ３Ｎ４　）５１およびシリコン酸化膜（Ｓｉ
０２）５２をそれぞれ２０００人、５０００人の厚みで
堆積し、さらにこの上にレジスト等のマスク材料（図示
せず）を堆積しフォトリソグラフィによりこのマスク材
料を選択的に残す。さらにこの工程で残されたマスクを
用い、ＣＦ４ガスを用いたＲＩＥ（反応性イオンエツチ
ング）法により上記シリコン窒化膜５１およびシリコン
酸化膜５２からなる多層膜を順次エツチングする。さら
に次に、Ｃ１系ガスを用いて同じ＜ＲＩＥ法によりシリ
コン半導体基体３４を３ミクロン程度選択的にエツチン
グ除去して前記溝３５を形成する。次に上記マスク材料
を除去し、ＰＳＧｌ１５３を全面に被着形成し、その後
、熱処理を行なうことによって上記溝３５の内周面に前
記ｎ−型半導体領域３６を拡散形成する。

次に第１３図（Ｃ）に示すように、上記ＰＳＧ膜５３を
除去した後、９００℃で１０分間の酸化を行なうことに
より全面に１００人の厚みのシリコン酸化膜３７を形成
する。次に全面に多結晶シリコンを５０００人程度堆積
し、この多結晶シリコンに対しＰｏｃ１３を用いて９０
０℃でリンの拡散を行なって前記多結晶シリコン層３８
を形成する。

次に第１３図（ｄ）に示すように、Ｃ１系のガスを用い
て上記多結晶シリコン層３８を全面的にエツチング除去
して前記満３５内にのみ残す。この後にシリコン半導体
基体３４のエツチング用マスクとして用いた前記シリコ
ン窒化膜５１およびシリコン酸化膜５２からなる多層膜
を除去する。

次に第１３図（ｅ）に示すように、熱酸化法によって全
面に前記トランジスタ２１のゲート絶縁膜等となるシリ
コン酸化膜４０を成長させる。さらにその上にシリコン
窒化［１５６を被着し、所定のマスクを用いてこの膜を
選択的に除去して上記溝３５上のみにこのシリコン窒化
ｌ！５６を残す。さらに全面に多結晶シリコンを被着し
、これをバターニングして前記各トランジスタ２１のゲ
ート電極を兼ねた前記多結晶シリコン層３２を形成し、
さらに基体３４の表面にＡＳ（ヒ素）をイオン注入して
前記ｎ＋型半導体領域４６を形成する。

次に第１３図（ｆ）に示すように、９００℃のウェット
酸化を行なうことにより上記シリコン窒化［１５６、多
結晶シリコン層３２および基体３４の表面を酸化してシ
リコン酸化ｌ！５７を形成する。

次に多結晶シリコンを全面に堆積し、これを選択的に除
去して第１３図（Ｑ）に示すように前記多結晶シリコン
層３９を形成する。この後、ソース、ドレイン形成用の
レジストマスク５８を用いてヒ素のイオン注入を行なう
ことにより、前記トランジスタ２２のソースおよびドレ
インとして作用する多結晶シリコン層３９の両端部分４
１および４２を形成する。さらに必要に応じてレーザー
を照射して゛上記多結晶シリコン層３９を単結晶化する
とともに水素ガス中で７ニールすることにより多結晶シ
リコン層３９の結晶性を改善する。

次に第１３図（ｈ）に示すように、層間絶縁膜５９を被
着し、これにコンタクトホール６０および６１を開口す
る。この後は全面にアルミニュームを蒸着し、これをパ
ターニングして前記第１２図（ｂ）のようなピット線３
１を形成することにより完成される。

なお、この発明は上記実施例に限定されるものではなく
種々の変形が可能であることはいうまでもない。例えば
上記実施例では信号読み出し用のＭＯＳトランジスタ２
２のゲート酸化膜および容量２３を構成する誘電体とし
てそれぞれシリコン酸化膜を用いる場合について説明し
たが、これはシリコン窒化膜等およびシリコン酸化膜と
シリコン窒化膜との複合膜を用いるようにしてもよい。

ざらに上記実施例では容量２３として溝型キャパシター
構造を用いて大きな容量値を実現しているが、これは例
えば第１４図の断面図に示すように平面上に容量を形成
する構造にしてもよい。すなわち、第１４図において、
７１は基体３４の表面に形成されたｎ−型半導体領域で
ある。このｎ−型半導体領域７１上には誘電体としての
シリコン酸化膜７２を介して容［１２３の一方電極とな
る多結晶シリコン層７３が設置されており、この多結晶
シリコン層７３上には絶縁１１Ｉ７４を介して前記多結
晶シリコン層３９が設置されている。ここで上記多結晶
シリコン層７３は容量２３の一方電極および前記トラン
ジスタ２２のゲート電極を兼用しており、従ってトラン
ジスタ２２のゲート電極は半導体基体３４の主平面上に
並行するような構成にされている。容１２３としてこの
ような構造のものを使用することも可能であるが、上記
のような溝型キャパシターのものに比較して容量値は小
さなものとなる。

また、上記溝型キャパシター構造の場合に、溝３５内に
埋設した電極はとして不純物の少ない多結晶シリコンを
用い、この多結晶シリコンを誘電体として作用させても
同様の効果が期待できる。

さらにビット線は上記実施例では多結晶シリコン層で構
成しているが、これは金属や金属珪化物で構成するよう
にしてもよい。特に信号書き込み用のビット線とワード
線は、金属とシリコンとの反応により形成される化合物
配線を用いることも可能である。

また上記実施例では前記信号読み出し用のＭＯＳトラン
ジスタ２２のソース、ドレイン領域を多結晶シリコン層
で構成する場合について説明したが、これはレーザーア
ニールやランプアニール等によって結晶化されたシリコ
ンにより構成してもよい。

［発明の効果］以上説明したようにこの発明によれば、信号の読み出し
量が多くかつ集積化する際のセルサイズの小形化を図る
ことができる半導体メモリセルを提供することができる
。

【図面の簡単な説明】

第１図はこの発明に係る半導体メモリセルの一実施例に
よる回路図、第２図ないし第５図はそれぞれ上記メモリ
セルの動作を示すタイミングチャート、第６図はこの発
明の他の実施例による半導体メモリセルの構成を示す回
路図、第７図ないし第１０図はそれぞれこの半導体メモ
リセルの動作を示すタイミングチャート、第１１図は上
記第６図のメモリセルのパターン平面図および断面図、
第１２図は上記第６図のメモリセルの上記とは異なるパ
ターン平面図および断面図、第１３図は上記第１２図に
示した構造のセルを製造する場合の各製造工程を順次示
す断面図、第１４図はこの発明の変形例を示す断面図、
第１５図は従来のメモリセルの回路図、第１６図はこの
従来セルの素子構造を示す断面図、第１７図は他の従来
のメモリセルの回路図である。２１・・・信号書き込み用のＭＯＳトランジスタ、２２
・・・信号読み出し用のＭＯＳトランジスタ、２３・・
・電荷蓄積用の容量、ＷＢ・・・信号書き込み用のビッ
ト線、ＷＷ・・・信号書き込み用のワード線、ＲＢ・・
・信号読み出し用のビット線、ＲＷ・・・信号読み出し
用のワード線、ＢＬ・・・ビット線。出願人代理人　弁理士　鈴江武彦第１図第２図　　　　第３図１′図　　　　第５図ＲＢ　　　　　　ＲＢ　　　　　　”Ｏ”第６図第７図　　　第８図第９図　　　　第１０図ＷＷ　　　　　　”０″ＷＷ　　　　　１）。第１１図（ｂ）第１２図（ａ）第１２図（ｂ）第１３図第１３図第１４図第１６図

Claims

【特許請求の範囲】

（１）信号書き込み用のトランジスタと、このトランジ
スタを介して信号電荷が供給される電荷蓄積用の容量と
、この容量に蓄積された信号電荷を読み出す信号読み出
し用のトランジスタとを具備したことを特徴とする半導
体メモリセル。
（２）信号書き込み用のビット線およびワード線と、信
号読み出し用のビット線およびワード線と、ソースおよ
びドレインの一方が上記信号書き込み用のビット線に、
ゲートが上記信号書き込み用のワード線に接続された信
号書き込み用のトランジスタと、一方の電極が上記信号
書き込み用のトランジスタのソースおよびドレインの他
方に接続された電荷蓄積用の容量と、ソースおよびドレ
インの一方が上記信号読み出し用のワード線に、他方が
上記信号読み出し用のビット線に、かつゲートが上記容
量の他方の電極にそれぞれ接続された信号読み出し用の
トランジスタとを具備したことを特徴とする半導体メモ
リセル。
（３）信号書き込み用のビット線と信号読み出し用のビ
ット線とが共有されている特許請求の範囲第２項に記載
の半導体メモリセル。
（４）前記信号書き込み用および信号読み出し用のトラ
ンジスタがそれぞれＭＯＳ型トランジスタで構成された
特許請求の範囲第２項に記載の半導体メモリセル。
（５）前記信号読み出し用のビット線が二つのメモリセ
ルで共有されている特許請求の範囲第２項に記載の半導
体メモリセル。
（６）前記信号読み出し用のトランジスタが多結晶シリ
コンで構成され、半導体基体の主平面上に形成されてい
る特許請求の範囲第２項に記載の半導体メモリセル。
（７）前記トランジスタのゲート電極が半導体基体中に
埋設されて構成されている特許請求の範囲第６項に記載
の半導体メモリセル。
（８）前記トランジスタのゲート電極が半導体基体の主
平面上に並行して設置されている特許請求の範囲第６項
に記載の半導体メモリセル。
（９）前記容量を構成する誘電体として半導体基体中に
埋設された多結晶シリコンを用いるようにした特許請求
の範囲第２項に記載の半導体メモリセル。
（１０）前記信号書き込み用のワード線と信号読み出し
用のワード線とが絶縁膜を介して重畳されている特許請
求の範囲第２項に記載の半導体メモリセル。
（１１）前記ビット線およびワード線の少なくとも一部
が金属または金属珪化物で構成されている特許請求の範
囲第２項に記載の半導体メモリセル。
（１２）前記信号読み出し用のビット線がフィールド絶
縁膜上で信号書き込み用のビット線と結合されている特
許請求の範囲第２項に記載の半導体メモリセル。