JPH0271521A - 半導体集積回路装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体集積回路装置の製造方法に関するもので
あって、特に絶縁ゲート型電界効果トランジスタ（以下
、ＭＩＳＦＥＴと言う。）によって構成されたダイナミ
ックランダムアクセスメモリ（以下、Ｄ−ＲＡＭと言う
。）の製造方法に関する。

ＩＣ内の素子を絶縁分離するための技術として、シリコ
ン選択酸化（ＬＯＣＯ８）技術によって形成した厚いフ
ィールド酸化膜（以下、ＦＯと称することがある。）を
絶縁分離領域として用いることが知られている。このＦ
Ｏの膜厚は薄いものでも６５００〜７０００Ａであるが
、これは、寄生ＭＯ８のＶｔｈを高（するように保障す
ること、寄生容量を減らすこと等のためである。しかも
、寄生容量の増大を防ぐためにＦＯ上のシールド膜上に
配線を施していることもあって、これまで、ＦＯの膜厚
については考慮が払われていなかったのが実情である。

ＦＯの膜厚を例えば７０００Ａとする場合、後工程での
エツチングによる膜厚減少を見越してＬｏｃｏｓ直後の
ＦＯ膜厚は９００ＯＡとする必要がある。ところが、本
発明者の検討によれば、そのようなＦＯＩｉｇ厚とする
場合、半導体基板の熱酸化のために素子形成領域に設け
られる耐酸化マスク（Ｓｘ、Ｎ、膜）下への８ｉ０．膜
の食込み量が多く、いわゆるバードビーク部分のサイズ
が大となり、耐酸化マスクの周辺からその耐酸化マスク
下への酸化膜の食込みが２μｍにもなってしまう。

この結果、Ｄ−ＲＡＭ等のメモリの如く微細化されたＩ
Ｃでは、絶縁分離領域の面積が増大し、高集積化にとっ
て大きな障害となる。特に、ＩＭＯ８型Ｄ−ＲＡＭにお
いては、論理信号の論理直に対応した電荷を蓄積するた
めの記憶用容量（キャパシタ）Ｃｓについて、隣接し合
う記憶用容量Ｃ３間の距離は上記したバードビーク部分
の食込みの結果、大きくなり、これに伴なって各Ｃ８の
大きさ（即ちＣ８の面積）が減少してしまう。これは、
メモリの高集積化を妨げると共に、大面積の記憶用容量
の形成が困難となるために、信頼性（ンフトエラー、セ
ンスマージン）に悪影響を及ぼしている。

従って、本発明の目的は、絶縁分離領域（ＦＯ）の面積
を減らしてＩＣの高集積化を図ることができる半導体集
積回路装置の製造方法を提供することにある。

本発明の他の目的は、繰返しパターン（メモリセル）の
多いメモリ、特にＩＭＯ８型Ｄ−ＲＡＭの高集積化と共
に、そのメモリセルの記憶用容量Ｃ３の増大を達成する
ことができる半導体集積回路装置の製造方法を提供する
ことにある。

これらの目的を達成するために、本発明によれば、ＦＯ
の膜厚を２５００〜６０００Ａの範囲に特定し、これに
よって上述した諸問題点をことごとく解消したのである
。つまり、本発明によるＦＯ膜厚は、従来のものよりず
っと薄めであることが特徴的であり、従来考慮されてい
なかった膜厚コントロールを積極的に行なった点に注目
されるべきである。このためにＦＯ膜厚は上記範囲に設
定されるが、これは本発明者による充分な検討結果に基
くものである。ＦＯ膜厚が６００ＯＡを越えるとＬＯＣ
０８時のＳｉＯ□膜の食込みが大きくなりすぎて集積度
、蓄積容量共に低下するから、本発明のように６０００
Ａ以下とすべきである。この意味でＦＯ膜厚は薄くする
のがよいが、あまり薄すぎて２５００Ａ未溝になると、
後述の如きイオン打込み工程時のアニールでＦＯ中の打
込み不純物が浸み出したり、或いは打込み時に基板側へ
貫通してしまい、電気的特性が著しく劣化する。

従って、ＦＯ膜厚は本発明のように２５０ＯＡ以上とす
べきであり、２５００〜６０００Ａとすることによって
はじめて、高集積化、高容量化を実現できると共に、素
子自体の性能も良好に保持できるのである。

以下、本発明をＩＭＯ８型Ｄ−ＲＡＭに適用した実施例
について詳細に説明する。

まず、本発明に関係するＤ−ＲＡＭ回路を第１図に示す
。

このＤ−ＲＡＭ回路は、第１図に示すようにセンスアン
プＳＡ、、メモリアレイＭ−ＡＲＹ、ダミーアレイＤ−
ＡＲＹ、力？ムスイッチＣ−８Ｗ、。

ロウ＆カラムデコーダＲ＆ＣＤＣＢ、、アドレスバッフ
ァＡＤＨ、データ出力バッファＤＯＢ　、データ入力バ
ラ７７ＤＩＢ及びメインアンプＭＡなどから構成されて
いる。そして、特にＭ−ＡＲＹ内のメモリセルＭ−ＣＥ
Ｌは、論理信号の論理値に対応した電荷を蓄積するため
の記憶用キャパシタＣ８と、ゲートにワード信号を受け
る転送用ＭＩＳＦＥＴＱ、とによって構成されている。

一方、Ｄ　−Ａ　ＢＹ内のＭ−ＣＥＬとのレベル比較の
基準となるダミーセル（基準レベル発生用セル）Ｄ−Ｃ
ＥＬは、上記Ｃ８の約半分の容量値を有するキャパシタ
Ｃｄｓと、ゲートにダミーワード信号を受ける転送用Ｍ
　Ｉ　８　Ｆ　Ｅ　Ｔ　Ｑ　ｎ　１と、上記Ｃｄｓの′
電荷をディスチャージするために用いられるＭＩ　８Ｆ
ＥＴＱＤ２とによって構成されている。

なお、第１図において、朱印の付されたＭＩＳＦＥＴ、
例えばＱｓ２及びＱｓａは他のＭ　Ｉ　Ｓ　ＦＥＴ、例
えばＱｓｓ及びＱｓｅに比べそのしきい値電圧が低くな
るように設計されている。このようにすることによって
、プリチャージ動作時（所定レベルのプリチャージ制御
信号φｐｃが印加された時）、Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｑ　８２及びＱｓａの導通電流カ大きくなり、ＭＩＳ
ＦＥＴＱｓ２及びＱｓａのゲート・ソース間の電圧差が
小さくなる。それゆえ、しきい値電圧の低いＭＩＳＦＥ
ＴＱＳ２゜Ｑｓｓは負荷としての浮遊容量Ｃ０に対する
駆動能力が大きいため、Ｑｓａ及びＱｓｅのようにしき
い値電圧の高いＭＩＳＦＥＴを上記浮遊容量Ｃ０のプリ
チャージ用ＭＩＳＦＥＴとして使うよりもプリチャージ
時間を短かくすることができる。

ところでＭ−ＣＥＬとＤ−ＣＥＬとはそれぞれのキャバ
／りＣｓ　ｒ　Ｃｄ　ｓの関係において、上述したよう
にその容量値をＣ８：Ｃｄｓ″＝ｉ２　：　１に設定す
るために従来は誘電体層として例えば５ｉｎ２膜などの
同一材料を用い、面積比、すなわちキャパシタＣ３の面
積ＳとキャパシタＣｄｓの面積８ｄとの比をほぼ２：１
としていた。しかし、Ｄ−ＲＡＭの大容量化に伴ってＭ
−ＣＥＬの占有面積を小さくしようとする場合に、上述
のような面積比を変える手段では次のような問題があっ
た。

すなわち、一つの半導体基板（半導体チップ）内でのＭ
−Ａ　Ｉ（、Ｙの占有する面積は極めて高い。

そして、さらにこのＭ−ＡＲＹ内にあってはＭＣＥＬを
構成するキャパシタＣ３の占有面積が極めて高い。それ
ゆえ、Ｄ　−ＲＡ　Ｍの大容量化に伴って特にＭ−ＣＥ
ＬのキャパシタＣｓの面積Ｓを小さ（しようとすると、
上述したようにＣ８：Ｃｄ５−２　：　１に設定する必
要から１）−ＣＥＬのキャパシタＣｄｓの面積Ｓｄをよ
り一層小さくしなければならないつところが、エツチン
グ等の製造バラツキによるキャパシタＣ８の面積Ｓの変
動率に対してそれよりもほぼ半分のキャパシタＣｄｓの
面積Ｓｄの変動率の方が極めて太き（なってしまいキャ
パシタＣ３の約半分の容量値を有するキャパシタＣｄｓ
が得られない。それゆえ、キャパシタＣ８の面積を小さ
くするのに限度があった。

ところが本例では、後記の如く容量値を決める絶縁膜の
面積をほぼ同じとし、その誘電率の比が２＝１となるも
の、例えばＭ−ＣＥＬ中のキャパシタＣ３の絶縁膜に誘
電率が７〜８の８ｉ３Ｎ。

（窒化シリコン）を用い、Ｄ−ＣＥＬ中のキャパシタＣ
ｄｓの絶縁膜に誘電率が３．７〜４のＳｉｎ。

（二酸化シリコン）を用いたことを特徴としている。

次に、１個のＭ−ＣＥＬの構造を第２図に示す。

１はｐ型半導体基板、２は比較的厚い絶縁膜（以下フィ
ールド絶縁膜という）、３は比較的薄い絶縁膜（以下ゲ
ート絶縁膜という）、３ａは誘電体層、４及び５はＮ＋
型半導体領域、６は第１多結晶クリコン層、７はＮ十型
半導体領域（又はＮ型表面反転層）、８は第２多結晶シ
リコン層、９はＰＳＧ（リン・クリケート・ガラス）〜
、１０はアルミニウム層を示す。

１個のＭ−ＣＥＬ中のＭＩＳＦＥＴＱＭは、その基板、
ンース領域、ドレイ／領域、ゲート絶縁膜及びゲート電
極が上述のＰ型半導体基板１゜Ｎ＋型半導体領域４．Ｎ
＋型半導体領域５．半導体酸化物からなるゲート絶縁膜
３及び第２多結晶シリコン層８によってそれぞれ構成さ
れる。＠２多結晶シリコン層８は例えば、第１図に示し
たワード線ＷＬ！−２として使用される。Ｎ＋型半導体
領域５に接続されたアルミニウム層１０は例えば第１図
に示したデータ線ＤＬｌ−１として使用される。一方、
Ｍ−ＣＥＬ中の記憶用キャパシタＣ，は一方の電極、誘
電体層及び他方の電極が、第１多結晶シリコン層６、絶
縁膜（半導体酸化膜３すなわち５ｉｎ２膜と半導体窒化
物３ａすなわちＳｉ３Ｎ、膜から２層絶縁膜及びＮ＋型
半導体領域（又はＮ−型表面反転層）７によってそれぞ
れ構成されてる。このキャパシタＣ８の下側（基板表面
）がＮ＋型半導体領域で形成されている場合上側の電極
（第１多結晶シリコン層６）はＶＳ８（ＧＮＤ）に接続
される。又、キャパシタＣ８の下側にＮ＋型半導体領域
が形成されていない場合、第１多結晶シリコン層６には
電源電圧ＶＣＣが印加されているため、この電源電圧Ｖ
ＣＣは絶縁膜３．３ａを介しての電界効果によってＰ型
半導体基板１の表面にＮ型表面反転層７を誘起せしめる
。

第３図は第１図のＤ−ＣＥＬを構成する本発明の１個の
Ｄ−ＣＥＬ構造を示す。第３図において、特に１１〜１
４はＮ＋型半導体領域、１５は第１多結晶シリコン層、
１６はＮ＋型半導体領域（又はＮ型表面反転層）、１７
及び１８は第２多結晶シリコン層、１９はアルミニウム
層を示す。

Ｄ−ＣＥＬ中のＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　Ｄ　ｌは
、その基板、ドレイン領域、ソース領域、ゲート絶縁膜
及びゲートを極がＰ型半導体基板１、Ｎ＋型半導体領域
１１、Ｎ＋型半導体領域１２、ゲート絶縁膜３及び第２
多結晶シリコン層１７によってそれぞれ構成される。上
記ゲート絶縁膜３は半導体酸化膜、例えばＳｉｎ、膜よ
り成る。そしてこの第２多結晶シリコン層１７は、例え
ば第１図に示したダミーワード線ＤＷＬ　Ｌ−２として
Ｐ型半導体基板１上に延びている。Ｎ＋型半導体領域に
接続されたアルミニウム層１９は、例えば第１図に示し
たダミーデータ線ＤＬ、−１としてＰ型半導体基板１上
に延びている。

Ｄ−ＣＥＬ中のＭＩ８ＦＥＴＱＤ２はその基板。

ドレイン領域、ソース領域、ゲート絶縁膜及びゲート電
極がＰ型半導体基板１．Ｎ＋型半導体領域１３、Ｎ＋型
半導体領域１４．ゲート絶縁膜３及び第２多結晶シリコ
ン層１８によってそれぞれ構成される。そして、この多
結晶シリコン層１８には例えば第１図のＤ−ＣＥＬ内に
図示したディスチャージ信号φｄｃが印加される。

Ｄ−ＣＥＬ中のキャパシタＣｄｓは、一方の電極、誘電
体層及び他方の電極が、第１多結晶シリコン層１５．ゲ
ート絶縁膜３及びＮ＋型半導体領域（又はＮ型表面反転
層）１６によってそれぞれ構成される。このキャパシタ
ＣＤｓの下側（基板表面）がＮ生型半導体領域で形成さ
れている場合上側の電極（第１多結晶シリコン層１５）
はＶＳＳ（ＧＮＤ）に接続される。又キャパシタＣｄｓ
の下側（基板）表面にＮ＋型半導体領域が形成されてい
ない場合、第１多結晶シリコン層１５には電源電圧ＶＣ
Ｃが印加されるため、この電源電圧ＶＣＣはゲート絶縁
膜３を介して電界効果によってＰ型半導体基板１０表面
にＮ型表面反転層１６を誘起せしめろ。

以上のようにＭ−ＣＥＬ中のキャパシタＣ３には実質的
に容量として作用する誘電体層としてＳｉ３Ｎ４が用い
られ、Ｄ−ＣＥＬ中のキャパシタＣｄｓには実質的に容
量として作用する誘導体層としてＳｊＯ，が用いられて
いる。そして、それらのキャパシタの面積はほぼ等しく
設計されている。８１１Ｎ、膜をはさむ５ｉ０１膜は薄
いためそれらの容量は大きくなる。そのため、実質的に
はＳｉ＠Ｎ、膜によって決まる。

第４図はメモリアレイＭ−Ａ几Ｙの周辺に形成された周
辺回路、例えば第１図に示したアクティブリストアＡＲ
，中の一部素子構造を一部斜断面図により示すものであ
る。第４図において、特に２０〜２３はＮ＋型牛導体領
域、２４〜２７は第２多結晶シリコン層、２８はアルミ
ニウム層を示すＯ 第１図に示したアクティブリストアＡＲ，中のＭＩ８Ｆ
ＥＴＱｓ６はその基板、７一ス領Ｍ、　ドレイ／領域、
ゲート絶縁膜及びゲート電極がＰ型半導体基板１．Ｎ＋
型半導体領域２０．Ｎ十型半導体領域２１．ゲート絶縁
膜３及び第２多結晶シリコン層２４によってそれぞれ構
成されている。

アクティブリストアＡＲ，中のＭＩ８ＦＥＴＱ８４はそ
の基板、ソース領域、ドレイン領域。

ゲート絶縁膜及びゲート電極がＰ型半導体基板１゜Ｎ＋
型半導体領域２２．Ｎ＋型半導体領域２３゜ゲート絶縁
膜３及び第２多結晶シリコン層２７によってそれぞれ構
成されている。この第２多結晶シリコン層２７には第１
図に示したアクティブリストア制御信号φｒｇが印加さ
れる。

アクティブリストアＡＲ，中のキャパシタＣＢ１１は、
一方の電極及び誘電体層が第２多結晶シリコン層２５及
びゲート絶縁膜３によってそれぞれ構成される。この第
２多結晶シリコン層２５はＭＩＳＦＥＴＱＳ６のゲート
電極として使用される第２多結晶シリコン層２４に連続
的に接続されている。また、この第２多結晶シリコン層
２５の一部２５ａはＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　Ｑ　ｓ　
４のＮ十型半導体領域２２に直接接続されている。なぜ
ならばアルミニウム配線層を介して第２多結晶シリコン
層２４とＮ十型半導体領域２２とを接続すると第２多結
晶シリコン層２４とそのアルミニウム配線層とのコンタ
クトエリアが必要であり、配線密度を向上させることが
できない。したがって配線密度を向上させるために上述
した接続手段が採用されている。

上述したキャパシタｃｎｔｔの他方の電極は例えば半導
体基板１表面に形成されるＮ＋型半導体領域又はＮ型反
転層によって構成される。このＮ型反転層は第２多結晶
シリコン層２５に供給される電圧によって形成される。

そして２ｇ４図に示していないが、この反転層は半導体
基板１内に形成された第１図のアクティブリストア制御
部信号φｒｓが印加されるところのＮ＋型半導体領域に
つながる。

第２多結晶シリコン層２６は第１図に示したキャパシタ
ＣＢ１２の一方の電極であり、その一部はキャパシタＣ
ＥＬＬと同様に第１図に示したＭＩ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓ　ｓのソース領域に直接接続され、また他の一部
はＭ　Ｉ　８　Ｆ　Ｂ　Ｔ　Ｑ　Ｓ　７のゲート電極に
連続的に接続されている。

次に、メモリアレイＭ−ＡＲＹ及びダミーアレイＤ−Ａ
ＲＹのレイアウトパターンを第５図に従って説明する。

第５図に示すメモリアレイＭ−ＡＲＹは第２図に示した
メモリセルＭ−ＣＥＬの複数個が半導体基板１に配列さ
れたものである。一方、第５図に示すダミーアレイＤ−
ＡＲＹは第３図に示したダミーセルＤ−ＣＥＬの複数個
が半導体基板１に配シ１１摩れたものである。

ソ・、 まず、第５図に示すメモリアレイＭ−ＡＲＹは以下のよ
うに構成されている。

半導体基体１の表面でＭＩＳＦＥＴＱＭと記憶用キャパ
シタＣ８から構成された複数のメモリセルＭ−ＣＥＬ間
を互いに分離するためにフィールド絶縁膜２が第６Ａ図
に示したパターン（第５図では点線をもって示す）を基
本として形成されている。このような基本パターンルー
ルと異なって、第１多結晶シリコン層６に電圧ＶＳＳを
印加するためのコンタクトホールＣＨ０の下部にフィー
ルド絶縁膜２ａが例外的に配置されている。したがって
、このコンタクトホールＣＨｏ附近でのアルミニウム層
と多結晶シリコン層との相互反応に基づいて形成される
アルミ・シリコン合金がコンタクトホールＣＨｏ直下の
絶縁膜を貫通し半導体基板１０表面に不所望に到達する
という事故を防止することができる。

同様に、ダミーワード線ＤＷＬ　１−１及び制御信号φ
ｄｃ　　Ｌ＋と平行にダミーワード線ＤＷＬ　、　−２
てさらにデータ線ＤＬＩ−１ｒ　ＤＩＪＩ−１、ＤＬＩ
　　２　＋ＤＬ＋−２が第５図を示すようにメモリアレ
イ（Ｍ−ＡＲＹ）から延びている。ＤＬｔ−ｔはコンタ
クトホールＣＨ，を介してＤ−ＣＥＬ中のＭ工５ＦＥＴ
ＱＤｌのドレイン領域に接続され、ＤＬ　、−２も同様
にコンタクトホールＣＨ，を介して他のＤ−ＣＥＬ中の
Ｍ工５ＦＥＴＱＤ１のドレイン領域に接続されている。

さらに、第１多結晶シリコン層６上には第５図のたて方
向に沿って第２図中の第２多結晶シリコン層８において
形成されたところのワード線ＷＬ　、−、％ＷＬ　ｔ−
ａが延びている。さらに上記記憶用キャパシタＣ８の一
電極としての多結晶シリコン層６に上記コンタクトホー
ルＣＨ０を介して電圧ＶＳＳを供給するための電源供給
線ｖｓｓ−Ｌが第５図のよこ方向に延びている。

一方、第２図中のアルミニウム層１０によって形成され
たところのデータ線ＤＬＬ　　！　＊　Ｄ　Ｌ　ｌ　−
１が第５図に示すように上記電源供給線ｖｓｓ−Ｌ１、
はぼ平行に延びている。データ線Ｄ　Ｌ　ｌ−ｔはコン
タクトホールＣＨ，を介してＭ−ＣＥＬ中のＭ　Ｉ　Ｓ
　Ｆ　Ｅ　Ｔ　Ｑ　Ｍのドレイン領域に接続され、デー
タ線ＤＬ、ｌはコンタクトホールＣＨ，を介して他のＭ
−ＣＥＬ中のＭＩＳＢ’ＥＴＱＭのドレイン領域に接続
されている。またデータ線ＤＬ１−２゜ＤＬｌ−２はデ
ータ線ＤＬ　１−１．ＤＬ　ｌ−ｔと同様に第５図のよ
こ方向に延び、所定の部分でコンタクトホールを介して
Ｍ−ＣＥＬ中のＭＩＳＦＥＴＱＭのドレイン領域に接続
されている。

次に、第５図に示すダミーアレイＤ−ＡＲＹは以下のよ
うに構成されている。

半導体基板１０表面の一部分にはフィールド絶縁膜が形
成され、半導体基板１の表面の他の部分にはゲート絶縁
膜３が形成されている。

このフィールド絶縁膜２及びゲート絶縁膜３上に第５図
に示す方向に沿って第１多結晶シリコン層１５ａ、１５
ｂが互いに離間して延びている。

この第１多結晶シリコン層１５ａ、１５ｂの幅はＤ−Ｃ
ＥＬ中のキャパシターＣｄｓの容量値を決リコン層１５
ａと第１多結晶シリコン層１５ｂとの間には第３図に示
したＮ＋型半導体領域１４が位置している。このＮ十型
半導体領域１４は複数のダミーセルＤ−ＣＥＬの共通電
源ラインとして使用される。

さらに、第１多結晶シリコン層１５ａ上には第３図中の
第２多結晶シリコン層１７によって形成されたところの
ダミーワード線ＤＷＬ、　　、が延びている。このダミ
ー・ワード線ＤＷＬｌ−，はＤ−ＣＥＬ中のＭＩＳＦＥ
ＴＱＤｌのゲート電極を構成している。一方、第１図に
示したディスチャージ制御信号φｄｃを印加するために
第３図中の第２多結晶シリコン層１８によって形成され
たところの制御信号線φｄｃ　　Ｌ＋がダミーワード線
ＤＷＬＩ−１から離されるとともにこれと平行に延びて
いる。この制御信号φｄｃ　　Ｌ２はＤ−ＣＥＬ中のＮ
ｌｌ５ＦＥＴＱＤ２のゲート電極を構成している。

周辺回路については、例えば第１図に示したセ第６図に
示す。この第６図において、ＡＲはアクティブリストア
部、ＰＣはデータ線プリチャージ用回路部である。アク
ティブリストア部ＡＲには第１図に示したアクティブリ
ストアＡＲ，が２個配置されている。すなわち第６図に
示した矢印Ａ側に一つのアクティブリストアが構成され
、矢印Ｂ側に他のアクティブリストアが構成されている
。

そしてこのアクティブリストア部ＡＲ中にはそれぞれの
アクティブリストアに対して共通のアクティブリストア
制御信号線φ、ｇ−Ｌ、φ、８−Ｌ及び電源電圧線ｖｃ
ｃ−Ｌが第６図に示すように配置されている。

一方、プリチャージ用回路部ＰＣには上記２個のアクテ
ィブリストアに対応した２個のデータ線プリチャージ用
回路が配置されている。そしてこのプリチャージ周回路
部ＰＣ中には電位線Ｖｒ）Ｐ−Ｌ、プリチャージ制御信
号線φｐＣ−Ｌ＋そして第５図のメモリアレイＭ−ＡＲ
Ｙに延びるデータ（７’）　Ｍ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ　
Ｑ　ｓ　ｌ−Ｑ　３７及びキャパシタＣＢ　ｌ　ｌ　＋
　ＣＢ　ｌ　２が第６図に示すように配置される。

次に、本発明のＤ−ＲＡＭの製造プロセスを第７Ａ図〜
第７　Ｕ図従って詳細に説明する。各図において、Ｘｌ
は第５図で示したメモリアレイＭ−ＡＲＹのＸ、−Ｘ、
切断部分の工程断面図、Ｘ２は同じく第５図で示したダ
ミーアレイＤ−ＡＲＹのＸ、−Ｘ、切断部分の工程断面
図、Ｘ、は第６図に示したアクティブリストアＡＲのＸ
３−Ｘ。

切断部分の工程断面図である。

（Ａ、酸化膜及び耐酸化膜形成工程） 第７Ａ図に示すように半導体基板１０１の表面に酸化膜
１０２及び酸素を通さない絶縁膜、すなわち耐酸化膜１
０３を形成する。半導体基板１０１゜酸化膜１０２及び
耐酸化膜１０３の好ましい具体的な材料として（１００
）結晶を有するＰ型車結晶シリコン（Ｓｌ）基板、二酸
化シリコン（Ｓｉｎ２）膜及び窒化７リコン（Ｓｉ、Ｎ
４）膜がそれぞれ使上記ＳｉＯ□膜１０２は下記の理由
のためにＳｉ基板１０１の表面酸化によって約５０ＯＡ
の厚さに形成される。すなわちＳ　ｉ３Ｎ４膜１０３を
直接にＳｉ基板１０１０表面に形成した場合、８ｉ基板
１０１とＳｉ、Ｎ、膜１０３との熱膨張係数との違いに
より、Ｓｉ基板１０１０表面に熱歪を与える。このため
８ｉ基板１０１０表面に結晶欠陥を与える。これを防止
するためにＳｉ、Ｎ４膜１０３の形成前に５ｉｎ２膜１
０２が８ｉ基板１０１０表面に形成される。一方、８　
ｉ３　Ｎ４膜１０３は後で詳しく述べるようにＳｉ基板
１０１の選択酸化用マスクとして使用するために例えば
ＣＶ　Ｄ　（Ｃｈｅｍｉ−ｃａｌ　Ｖａｐｏｒ　Ｄｅｐ
ｏｓｉｔｉｏｎ　）法により約１４０ＯＡの厚さに形成
される。

（Ｂ、耐酸化膜の選択的除去及びイオン打込み工程） 比較的厚い絶縁膜すなわちフィールド絶縁膜を形成すべ
きＳｉ基板１０１０表面の８ｉ３Ｎ４膜１０３を選択的
に除去するためにまずエッチング膜１０３０表面上に選
択的に形成する。この状態で例えば精度のよいエツチン
グが可能なプラズマエッチ法により露出している部分の
Ｓｉ３Ｎ４膜１０３を除去する。つづいてフィールド絶
縁膜が形成されるところの８ｉ基板１０１０表面に基板
と反対導電型の層いわゆる反転層が形成されないように
するため第７Ｂ図に示すようにホトレジスト膜１０４を
残した状態で露出しているＳｉｎ。

膜１０２を通して８ｉ基板１０１中へ基板と同じ導電型
の不純物すなわちＰ型不純物を導入する。

このＰ型不純物の導入法としてはイオン打込みが好まし
い。例えばＰ型不純物であるボロン（Ｂ）イオンが打込
みエネルギー７５ＫｅＶで８ｉ基板１０１中へ打込まれ
る。この時のイオンのドーズ量は３Ｘ１０＋を原子／ｄ
である。

（Ｃ，フィールド絶縁膜形成工程） ８ｉ基板１０１０表面にフィールド絶縁膜１０５を選択
的に形成する。すなわち第７Ｃ図に示すようにホトレジ
スト膜１０４を除去した後、８ｉ、Ｎ。

膜１０３をマスクとしてＳｔ基板１０１０表面を熱酸化
によって選択的に酸化し、厚さ約５００ＯＡのＳｉｎ、
膜１０５（以下フィールドＳｉｎ、膜という）を形成す
る。このフィールドＳｉｎ、膜は、後工程の各プロセス
によって除々に削除され、完の範囲に制限される。本実
施例の場合、ＭＯ８ＩＣの完成時には３０００Ａとなる
ように制御される。

このフィールド８　ｉ　０．膜１０５の形成時にイオン
打込みされたボロンがＳｉ基板１０１内へ引伸し拡散さ
れ、そして所定の深さを有するＰ型反転防止層（図示せ
ず）がフィールドＳｉｎ、膜１０５の直下に形成される
。

（Ｄ、耐酸化膜及び酸化膜除去工程） 次いで表面上を軽くエツチングして酸化膜を６００Ｘ除
去（このときフィールドＳｉｎ、膜１０５の膜厚は６０
０Ａ減少する。）し、更にフィールド８ｉ０．膜１０５
が形成されていないところのＳｉ基板１０１０表面（素
子領域表面）を露出するために、８ｉ、Ｎ４膜１０３を
例えば、熱リン酸（Ｈ３ＰＯ４）液を用いて除去する。

つづいて、５ｉｎｔ膜１０２を例えば７ノ酸（ＨＦ）液
を用いて除去し、第７Ｄ図に示すように８ｉ基板１０１
の表面を選択的に露出する。しかる後、素子領域表面を
予備（ブレ）酸化し、成長したＳｉｎ、膜をエツチング
で除去する。この一連の洗浄工程によって、フィールド
Ｓｉｎ、膜１０５の膜厚は１０００Ａ程度減少すること
になる。

（Ｅ、第１ゲート絶縁膜形成工程） Ｍ−ＣＥＬ中のキャパシタＣ８の誘電体層の下地絶縁膜
を得るために露出したＳｉ基板１０１０表面に第１ゲー
ト絶縁膜１３０を第７Ｅ図に示すように形成する。すな
わち露出した８ｉ基板１０１０表面を熱酸化することに
よって厚さ約５ＯＡのうすい酸化膜をその表面に形成す
る。

（Ｆ、窒化膜形成工程） Ｍ−ＣＥＬ中のキャパシタＣ３の誘電体層を得るために
第７Ｆ図に示すように全面にＳｉ、Ｎ４膜１３１を４０
０〜５００Ａの厚さに形成する。この誘電体層としての
Ｓｉ、Ｎ４膜はダミーセル中のキ→、パシタＣＤ３の誘
電体層（Ｓｉｎ、膜）との間で誘電率を異ならせるため
に形成するものである。

（Ｇ、Ｎ＋型半導体領域形成工程） メモリセル中のキャパシタとダミーセル中のキャパシタ
の基板側電極にＮ＋型半導体領域を形成する場合に下記
の工程に従う。

全面にホトレジスト膜１３２を形成し、写真処理によっ
てメモリセルのキャパシタＣ３及びダミーセルのキャパ
シタ部となる部分のホトレジストを除去する。引きつづ
き、残ったホトレジストをマスクとしてＮ＋型不純物、
例えばヒ素をイオン打込みすることにより、第７Ｇ図に
示すようにメモリセルのキャパシタ部分及びダミーセル
のキャパシタ部分のＳｉ基板表面にＮ生型半導体領域１
３３を形成する。なお、メモリセル中のキャノくシタと
ダミーセル中のキャパシタの基板側電極にＮ＋型半導体
領域を形成しない場合には上記工程（ｑは不要となる。

（Ｈ，ダミーセルの窒化膜除去工程） 前記工程Ｇで使用したホトレジスト膜１３２を夷表し、
新たにホトレジスト膜（図示せず）をかけて写真処理し
たホトレジスト膜をマスクとして、ダミーセルを形成す
る部分（Ｘ、）のＳｉ、Ｎ、膜１３１を選択的にエッチ
除去し、引きつづいてその下のＳｉｎ、膜１３０を除去
することにより第７Ｈ図に示すように、Ｘ１部分の８ｉ
基板１０１及びその近接のフィールド絶縁膜１０５表面
を露出する。このエツチング時に、フィールド絶縁膜１
０５の膜厚は更に２００人減少する。

（１，第２ゲート絶縁膜形成工程） Ｄ−ＣＥＬを形成する部分（Ｘ、）の露出したＳｉ基板
１０１表面にＤ−ＣＥＬ中のキャパシタＣＤｓの誘電体
層を得るため第２ゲート絶縁膜１０９を形成する。すな
わち熱酸化を行なうことによって第７Ｉ図に示すように
Ｄ−ＣＥＬ部の露出したＳｉ基板表面に膜厚が約４０Ｏ
Ａの酸化膜（１０９）を形成する。この熱酸化によって
同時に第７Ｉ図に示されるようにＭ−ＣＥＬを形成する
部分（Ｘｌ）及び周辺回路を形成する部分（Ｘ３゜Ｘ４
）のＳｉ３Ｎ、表面を酸化し、厚さ４０Ａ程度のうすい
酸化膜１３５を形成する。

（Ｊ、第１導体層の被着工程） Ｍ−ＣＥＬ及びＤ−ＣＥＬ中のキャパシタの一方の電極
を得るため第１導体層１０７としての多結晶シリコン層
をＣＶＤ法により第７５図に示すように８ｉ基板１０１
の全面にわたって形成する。

この多結晶シリコン層の厚さは約４０００Ａ程度である
。Ｍ−ＣＥＬ上に形成された多結晶シリコン７ｍ　１０
７はうすい酸化膜１３５を介して８ｉ、Ｎ４膜１３１上
に被着される。多結晶シリコン層１０７の抵抗値を小さ
くするためこの多結晶シリコン中に拡散法によりＮ型不
純物、例えばリンを導入する。この結果多結晶シリコン
層１０７の抵抗値は約１６Ω／口となる。この多結晶シ
リコン層の上に層間絶縁膜としてＣＶＤ法による８ｉ０
２膜１３６を厚さ４０００〜５０００Ａに形成する。

（Ｋ、第１導体層の選択的除去工程） 第１導体層すなわち第１多結晶シリコン層１０７を所定
の電極形状とするために、第７に図に示すようにホトエ
ツチング法によって絶縁膜１３６を含めて第１多結晶シ
リコン層１０７を選択的に除去し、Ｍ−ＣＥＬ及びＤ−
ＣＥＬ中のキャパシタの電極１０８としてのこす。第１
多結晶シリコ／層１０７の選択的除去法として精度よい
エツチングが可能なプラズマエツチングが好ましい。

（Ｌ、多結晶シリコン層表面酸化工程）前記工程ＪのＣ
ＶＤ法によるＳｉｎ、膜１３６をつけた状態で露出して
いる多結晶シリコン層１０８（多結晶シリコンＮ１０８
の側面）を表面酸化し、第７Ｌ図に示すようにキャパシ
タ部の層間絶縁膜としてのＳｉｎ、膜１３７を形成する
。

（Ｍ、窒化膜除去工程） Ｍ−ＣＥＬ中のＭＩＳＦＥＴＱＭが形成されるヘキ部分
、Ｄ−ＣＥ　Ｌ中７７）ＭＩ　８　ＦＥＴ　ＱＤ　ｘカ
形成されるべき部分および周辺回路のＭＩＳＦＥＴＱ８
４１Ｑ８６が形成されるべき部分のＳｉｎ、膜１３０．
１３５、Ｓｉ、Ｎ、膜１３１を選択的にエッチ除去し、
第７Ｍ図に示すようにその部分のＳｉ基板１０１を露出
する。

（Ｎ、第３ゲート絶縁膜形成工程） Ｍ−ＣＥＬ　、Ｄ−ＣＥＬならびに周辺回路部中のＭＩ
ＳＦＥＴのゲート絶縁膜を得るために露出したＳｉ基板
１０１０表面に第３ゲート絶縁膜１１０を第７Ｎ図に示
すように形成する。すなわち露出したＳｉ基板１０１０
表面を熱酸化することによって厚さ約５３ＯＡの第３ゲ
ート絶縁膜１１０をその表面に形成する。したがって、
第３ゲート絶縁膜は８ｉ０２からなっている。

（Ｏ０低しきいＩｌ！！電圧制御イオン打込み工程）第
１図に示した低しきい値電圧を有するＭＩＳＦＥＴＱｓ
ｔ−Ｑｓａ、Ｑｓｓ及びＱＳ？（基板領域Ｘ４）のしき
い値電圧を規定するために、第７０図に示すように第３
ゲート８ｉ０．膜１１０を通して基板表面にＰ型不純物
をイオン打込み法によって導入する。Ｐ型不純物は例え
ばボロン（Ｂ）が使用される。打込みエネルギーは７５
ＫｅＶでイオンのドーズ薙は２．４Ｘ１０”原子／ｄが
好ましい。この時のイオン打込みは全く選択マスクを使
用しないためその他のＭＩＳＦＥＴ、例えばＱ　Ｍｒ　
Ｑ　ｏ　１ｒＱＤ２１ＱＳ４１Ｑ８５を形成すべき基板
領域（Ｘ、。

ＸｔＸｓ）表面部分にもボロンが導入される。

（Ｐ、高しきい値電圧制御イオン打込み工程）第１図に
示したＭＩＳＦＥＴＱｓｌ−Ｑｓ３Ｑｓ６及びＱＳ７に
比べて高いしきい値電圧を有するＭ　Ｉ　Ｓ　Ｆ　Ｅ　
Ｔ、例えばＭ−ＣＥＬ中のＭＩＳＦＥＴＱＭ、Ｄ−ＣＥ
Ｌ中のＭＩＳＦＥＴＱＤ１゜ＱＤ２あるいはアクティブ
リストア中のＭＩＳＦＥＴＱｓ４　＋Ｑｓｓのしきい値
電圧を規定するために、第７Ｐ図に示すようにイオン打
込み用マスクすなわちホトレジスト［１１１をＭＩＳＦ
ＥＴＱｓｌ−Ｑ・Ｓ３・Ｑ　Ｓ　６・Ｑｓｙのチャネル
領域部分の第３ゲー）ＳｉＯ２ｔ１ｇｌｌｏ上に形成し
、このホトレジスト嗅１１１をＭＩ　ＳＦ’ＥＴＱＭ、
ＱＤｌ。

Ｑ　ｎ　２１　Ｑ　Ｓ　４１　Ｑ　ｓ　ｓのチャネル領
域上には形成せず、この状態でボロンイオン打込みを行
う。打込みエネルギーは７５ＫｅＶで、イオンのドーズ
量は１．０Ｘ１０”原子／ｄが好ましい。この結果ＭＩ
ＳＦＥＴＱＭ＋Ｑｎｔ＋Ｑｎｚ＋Ｑｓ４そしてＱｓｓを
形成すべき部分の基板表面の不純物濃度は一層高められ
るので、これらのＭＩＳＦＥＴのしきい（Ｑ、　ダイレ
クト・コンタクトホール形成工程）第４図を用いて説明
したように、キャパシタＣＢＩＩの一方の電極２５をＭ
Ｉ８Ｆ’ＥＴＱｓ４のＮ＋型半導体領域２２に直接接続
するためのコンタクトホール、いわゆるダイレクトコン
タクトＣＨ１ｏ。

を第７Ｑ図に示すようにホトレジスト膜１１２をマスク
とした第２ゲート５１０２膜の選択的エツチングにより
形成する。同図に示すようにこのダイレクトコンタクト
ホー７１ｚ　ＣＨ１０ｇ　ＶｉＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔ
　Ｏ４となるべき部分とキャパシタＣＢＩＩとなるべき
部分との間に設けられる。

（Ｒ，第２導体層被着工程） すべてのＭＩＳＦＥＴのゲート電極ならびに配線層とし
て使用するために第２導体層１１３をＳＩ基板１０１上
全面に形成する。すなわち第７Ｒ図に示すように第２４
体層１１３として例えば、多結晶シリコン層をＣＶＤ＠
ｉｃよりＳｉ基板１０１上全面に形成する。この多結晶
シリコン層１１３の厚さは約３５００Ｘ程度である。つ
づいて抵抗値を小さくするためこの多結晶シリコン層中
に拡散法に、ｊ′りＮ型不純物、例えばリンを導入する
。

この結果多結晶シリコン層１１３の抵抗値は約１０Ω／
　ｃｎｌとなる。このようなリン処理の間、リンネ細物
はダイレクトコンタクトホールＣＨ１００’ｃ通してＳ
ｉ基板１０１内に導入される。

（Ｓ、第２導体層の選択除去工程） 第２導体層すなわち第２多結晶シリコン層１１３を所定
の電極あるいは配線形状にホトエツチング法によって選
択的に除去する。すなわち、第７Ｓ図に示すように、ホ
トエツチング後のシリコン層１１３は第５図で示したワ
ード線ＷＬＩ　　１〜ＷＬ１６．ダミーワード線ＤＷＬ
１　１．−ＤＷＬｌ−２゜制御信号φｄｃ−Ｌｌ、φｄ
ｃ−Ｌｌ″ｆｔ形成し、また第６図で示したアクティブ
リストア制御信号線φｒｇ−Ｌ、キャパシタＣＢ１１１
ＣＢ１２の電極１１４゜１１４を形成する。このホトエ
ツチングに引続く表面Ｓ　Ｉ　Ｏ，膜のエツチングによ
って、フィールド８ｉ０．膜１０５の膜厚は４００Ａ程
度減少する。

（Ｔ、表面酸化工程） ＭＩＳＦＥＴのソース領域及びドレイン領域を形成すべ
き表面が汚染されないようｆするため。

第７Ｔ図に示すように露出したＳ＋基板１０１の表面に
その表面の熱酸化によって厚さ約１０ＯＡのＳｉＯ鵞膜
１１５を形成する。ｓｉｏ、膜１１５の形成と同時に第
２多結晶シリコンから成るワード線ＷＬ、　′ＷＬ１　
、、ダミーワード線Ｌ）ＷＬｌ　　　、。

ＤＷＬｌ−２，制御信号線φｄｃＬ１＋φｄｃＬ２＋キ
ャパシタＣａｔ工＋Ｃｓ１ｚの電極あるいはＭＩＳ　Ｆ
　Ｂ　’１’　Ｑ　ｓ１〜Ｑｓａのゲート電極の表面も
酸化され、その結果それらの表面に厚さ約３０ＯＡのＳ
ｉｏ！膜１１６が第７Ｔ図に示すように形成される。

（Ｕ、　　ソース・ドレイン領域形成工程）ＭＩＳＦＥ
Ｔのソース・ドレイン領域をＳｉ基板１０１内に選択的
に形成するために、第７Ｕ図に示すようｃｌ　ＳｉＯ，
膜１１５ｔ−通してＮ型不純物、例えばヒ素（Ａｓ　）
をＳｉ基板１０１内に導入する。このＮ型不純物の導入
法としてはイオン打込みが好ましい。例えばヒ素イオン
が打込みエネルギー８０ＫｅＶでＳｉ基板１０１内に打
込まれる。この時のイオンのドーズ量はＩ　Ｘ　１０　
Ｉ６原子／ｃｄである。

かかる本発明の実施例において重要なことは、フィール
ド絶縁膜１０５の厚さが完成時においてて規定されてい
ることである。

このフィールド酸化膜の厚さの規定は、本発明者が、フ
ィールド絶縁膜（ＦＯ）１０５の膜厚による特性への影
響を種々検討し、得られた次のような注目すべき結果に
基づくものである。

セルのソース、ドレイン領域を形成するのに後記のイオ
ン打込み技術が採用されるが、このイオン打込みは不純
物を９５チ以上の到達率で基板へ到達させる必要がある
ため、高エネルギーで行なわれる。このため、ＦＯ部分
に打込まれた不純物（飛程は１００ＯＡ）が後のアニー
ル工程で基板中てしみ出すことがある。例えばＡＳを打
込みイオンとしたとき、Ａｓは８１０．中での拡散速度
は遅いものの、高濃度で打込まれるために基板側へしみ
出してしまう。本発明者は、表面酸化処理後にＡ３を１
００ＫｅＶのエネルギー、５Ｘ１０”／ｃｎｌのドーズ
量で打込み、その後にＮ、中で１０００℃、２４０分の
アニールを施したところ、第８図に示す結果を得た。つ
脣ＱＦＯの膜厚を薄い領域で種々変え（ゲート酸化膜は
５００Ａ）、打込みイオンにょるＦＯ部分のＣ−■特性
への影響（△Ｖｒａ）を測定した。但、このサンプルは
、上記アニール後に酸化膜を除去してゲートｅ化を行な
い、更にゲート電極の形成後にＣ−■測定を行なったも
のである。第８図に示すように、不純物が基板表面に到
達したか否かをフラットバンド電圧の変化△ＶＦＢによ
って観測すると、ＦＯ膜厚が２５０ＯＡ以上では、△Ｖ
ＦＢをほぼゼロとし、膜からのＡｓの漏れによる特性劣
化は生じないが、２５０ＯＡ未満になると急撃に特性が
悪くなることが分る。これは、上記したイオンのしみ出
し現象によるものであって、致命的なものである。なお
、図中の破線はイオン打込み時の分布を示す。

この結果から、ＦＯ膜厚の下限は２５００Ａとすべきで
あるが、本発明者は更にＦ　Ｏ膜厚を増加させた場合の
影響も測定し、その上限を６００ＯＡとすべきであるこ
とを見出し７た。第９図に示す９口く、Ｓｉ、Ｎ４膜を
耐酸化マスクとしてＬｏｅｓｓを施し、Ｆ（Ｊ膜を選択
的て成長させるとき、ＦＯ膜厚を増加させてゆく程寸法
変換量（即ちバードビーク部分の食込み＋ｉ）が増大す
る。一方、台形状のキャパシタについてＦＯの膜厚と蓄
積容量Ｃ３との関係を検討した結果、第１０図に示すよ
うに、ＦＯ膜厚（素子完成時）が増える程バードビーク
の食込み量が上記のように増えるから、キャパシタの蓄
積容量が減少することが分る。この結果よ’１１％　　
６００ＯＡ以上になると、それ以下の厚さに比較し２て
蓄積容量比の変化が小さくなる。すなわち、比の変化は
著しいが、６０００Ａを越えて厚くなればバードビーク
の食込み量が０．６μｍ以上となって蓄積容量（Ｃｓ）
比の変化が１．２以下となって低下することになる。こ
のことは、特にメモリセルサイズが小さくなるに従って
影響が大となる。

従って、蓄積容量を大容量に形成するためには６０００
Ｘ以下の膜厚が要求されることになる。

本発明によるＦＯ膜厚によって、上記のＣｓ？３０チ程
度も増大させ、かつ集積度も向上させることができる。

例えば、ＦＯの膜厚をＭＯ８ＩＣＯＣＯ８直後（フィー
ルド８１０．の形成直後）でバードビークの食込み量を
０．５μｍ（従来は２μｍ）とすることができ、ＩＣ中
に占める素子の絶縁分離領域の面積を大幅に削減できる
。特に、ｌＭｏ５型り−ＲＡＭでは、ＦＯ面積を減らせ
ることから、６４にとほぼ同一のチップ寸法２５６Ｋを
作ることができる。また、１ＭＯ８型り−ＲＡＭにおい
て、隣接する記憶用キャパシタＣｓ間の間隔は最小加工
寸法にバードビークの食込みｉｅ加えた寸法に規定され
るが、この間隔は、バードビークの大幅減少によって小
さくすることができるから、その分Ｃｓの面積、即ち蓄
積容量を増大させることができる。つまり、従来のバー
ドビークの食込み量の一部を高集積化のためのピッチ減
少に費し、残りをＣｓの面積増大のために費やせるから
、Ｃ８の面積を３０％も増やせることになる。この面積
増大により、蓄積電荷量が増え、ンフトエラー率が】／
１０となる。また、センス系の動作マージンが増し、安
定化した。つまりｓ”ｓ／ＣｄｓはＣｄｓがＦイングラ
のドーズ量増加によって増大したにも拘らず％Ｃ３の上
昇に伴なって１０チ以上高くなる。また、ＦＯ膜厚が小
さいことから、ウェハ上面の段差が小さく、従って配線
の段切れを防止することができる。

なお、上記したプロセスにおいて、寄生ＭＯ８のＶｔｈ
を保障するためにＦＯ下へのボロン打込み量を多少多く
　（１０”／ｃｎｌ）　Ｌ、ている。これと共ＫＦＯ膜
厚が薄いために、全体的に配線容量が増える傾向にはあ
る。但、ワードライン（ＷＬ）については、ＷＬの大部
分は第１多結晶シリコン層（従来と同じく定電位）とそ
の上の層間絶縁膜を介して延びるので、ＦＯを薄くして
もあ捷り容量は増えない。また、ＦＯ上に直接延びるＷ
Ｌ部分は、第１多結晶シリコン層の窓開は部のみである
から、これも実質的に問題とはならない。データライン
（ＤＬ）については、ＤＬが染上層であることから基板
との間の容量はあまり増えない。しかも、ＦＯ下のＰ型
チャネルストッパーとＮ＋型ドレイン領域との間の容量
（即ちＣｄ）が増大するが、データ線が導体層であり、
ドレイン領域は長いデータ線に対し、てドツト状に存在
しているから、ｃｄはそれ程増えない。ところが、Ｃ８
は上記の如く３０％も増大し７ているので、ｃｄが１０
俤増えてもセンスにとって重要なＣｓ／Ｃｄは２０チも
増えることになる。

本発明は上述した例に限定されることなく、種々の変形
が可能である。

すなわち、ダイナミックランダムアクセスメモリを構成
するＭ　Ｉ　Ｓ　Ｆ　Ｅ　Ｔとして、Ｐチャネル型ＭＩ
ＳＦＥＴを使用してもよい。また、導体層の一部、特に
ワード線テシリコン・アルミニウム合金・モリブデン、
タングステン、クロム、メンタルあるいはこれらのシリ
サイド金属等の耐熱金属を使用してもよい。

【図面の簡単な説明】

図面ば本発明の実施例を示すものであって、第１図はダ
イナミックランダムアクセスメモリの回路図、 第２図は１個のメモリセルＭ　−ＣＥ　Ｌ　（Ｄ構ｍ’
に示す斜断面図、 第３図は１個のダミーセルＤ−ＣＥＬの構造ヲ示す斜断
面図、 第４図は周辺回路の一部構造を示す斜断面図、第５図は
メモリアレイとターミーアレイの平面図、第６図は本発
明に関係する周辺回路部の平面図、第７Ａ図乃至第７Ｕ
図はダイナミックランダムアクセスメモリの製造プロセ
スの工程断面図、第８図はフィールド酸化膜厚による（
Ｃ−Ｖ測定における）△ＶＦＢの変化を示すグラフ、第
９図はフィールド酸化膜厚による寸法変換量を示すグラ
フ、 第１０図はフィールド酸化膜厚による蓄積容量の変化を
示すグラフである。 ＱＭ　＋　ＱＤＩ　＋　ＱＤ２　・・・絶縁ゲート型電
界効果トランジスタ、Ｃ３ｌＣｄｓ・・・キャパシタ、
Ｍ−ＡＲＹ・・・メモリアレイ、Ｄ・・・ＡＲＹ・・・
ダミーアレイ、Ｍ−ＣＥＬ・・・メモリセル、Ｌ）−Ｃ
ＥＬ・・・タミーセル、１・・・Ｐ型半導体基板、２・
・・フィールド絶縁膜、３・・・ゲート絶縁膜、３ａ・
・・防電体層、４゜５・・・Ｎ＋型半導体領域、６・・
・第１多結晶シリコン層、７・・・Ｎ＋型半尋体領域、
訃・・第２多結晶シリコン層、９・・・Ｐｂ０膜、１０
・・・アルミニウム層、１１〜１４・・・Ｎ＋型半導体
領域、１５・・・第１多結晶シリコン層、１７．１８・
・・第２多結晶シリコン層、１９・・・アルミニウム層
、２０〜２３・・・Ｎ＋型半導体領域、２４〜２７・・
・第２多結晶シリコン層、２８・・・アルミニウム層、
１０１・・・半導体基板、１０２・・・酸化膜、１０３
・・・耐酸化膜、１０４・・・ホトレジスト膜、１０５
・・・フィールド５ｌｏ２膜、１０７・・・第１導体層
、１０８・・・電極、１ｏ９・・・第２ゲート絶縁膜、
１１０・・・第３ゲート絶縁膜、】１１・・・ホトレジ
スト膜、１１２・・・ホトレジスト膜、１１３・・・第
２導体層、１１４・・・電極、１１５゜１１６・・・８
１０．膜、１１７・・・ホトレジスト膜、１１８・・・
層間絶縁膜、１１９〜１２導体領域、１２７・・・第３
４体膜、１−ト絶碌膜、１３１・・・５１３Ｎ４膜、レ
ジスト膜、１３５・・・酸化膜、１３１３７・・・Ｓ１
０□膜。 ６・・・Ｎ＋型半 ３０・・・第１ゲ １３２・・・ホト ６・・・絶縁膜、 第 図 第 図 ２り邊哲ａ３５ソコン１竹 ）什ルド也Ｑイこ顛１寥（ｎｍ）

Claims (1)

【特許請求の範囲】
1. １、複数の半導体素子と前記半導体素子間を分離するフ
   ィールド絶縁膜とを同一半導体基体に形成する半導体集
   積回路装置の製造方法において、前記半導体基体の一主
   面に前記フィールド絶縁膜を選択的に形成し、その後前
   記フィールド絶縁膜表面をエッチングして前記フィール
   ド絶縁膜の膜厚を２５００〜６０００Ａとすることを特
   徴とする半導体集積回路装置の製造方法。