KR101993586B1 - 반도체 기억 장치 및 반도체 기억 장치의 구동 방법 - Google Patents

반도체 기억 장치 및 반도체 기억 장치의 구동 방법 Download PDF

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가부시키가이샤 한도오따이 에네루기 켄큐쇼
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Abstract

[과제] 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감되어, 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공한다. 또는, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치의 구동 방법을 제공한다.
[해결수단] 미리 어드레스의 제 1 비트열 중 어느 하나가 할당된 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이가 j(j는 2 이상의 자연수)개 형성된 세트를 i(i는 자연수)개 포함하는 기억부와, 비교 회로와, 선택 회로와, 제어 회로를 사용하여 반도체 기억 장치를 구성한다. 또한, 목적으로 하는 어드레스의 제 1 비트열이 미리 할당된 1×j개의 라인을, 제어 회로와, 선택 회로의 캐시 히트 또는 캐시 미스의 판정을 사용하여 1회 이상 j회 이하 검색함으로써, 목적으로 하는 데이터가 저장되어 있는 라인을 특정한다.

Description

반도체 기억 장치 및 반도체 기억 장치의 구동 방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD OF DRIVING SEMICONDUCTOR MEMORY DEVICE}
본 발명은, 반도체 기억 장치 및 반도체 기억 장치의 구동 방법에 관한 것이다. 특히, 캐시에 사용할 수 있는 반도체 기억 장치 및 그 구동 방법에 관한 것이다.
중앙 처리 장치(Central Processing Unit: CPU)의 대부분이 연산 장치 이외에 제어 회로와 캐시 메모리라고 불리는 기억 회로를 포함한다. 중앙 처리 장치에 고속의 캐시 메모리를 형성하면, DRAM(Dynamic Random Access Memory) 등의 외부에 형성된 저속으로 메인 메모리에 액세스하는 빈도를 감소시킬 수 있다. 그 결과, 중앙 처리 장치의 처리 속도를 높일 수 있다.
캐시 메모리의 구성 및 그 구동 방법을, n웨이 세트 연상 방식의 캐시 메모리를 예로 들어 설명한다.
n웨이 세트 연상 방식의 캐시 메모리는 세트를 n개(n은 자연수)와, 태그를 비교하는 비교 회로를 n개와, 데이터를 선택하는 선택 회로를 포함한다. 또한, 하나의 세트와 하나의 비교 회로는 쌍을 이루고 있다. 또한, 각 세트는 라인이라고 불리는 복수 영역을 포함하고, 각 라인은 메인 메모리의 어드레스의 제 1 비트열로 일의적으로 특정할 수 있도록, 각각 제 1 비트열이 미리 할당되어 있다. 따라서, 라인의 수는 메인 메모리의 어드레스의 제 1 비트열로 특정할 수 있는 수 m(m은 2 이상의 자연수) 이하가 된다. 또한, 각 라인은 어드레스의 제 2 비트열을 저장하는 태그 필드와, 메인 메모리의 카피 데이터를 저장하는 데이터 필드를 포함한다.
우선, n웨이 세트 연상 방식의 캐시 메모리에, 어드레스로 특정되는 하나의 데이터를 저장하는 방법의 일례를 설명한다. 중앙 처리 장치의 제어 회로는, 상기 데이터의 어드레스의 제 1 비트열을 참조하여, 그 저장소의 후보로서, 각각의 세트에 미리 1개씩 할당된 라인을 선정한다. 즉, n웨이 세트 연상 방식의 캐시 메모리에서는, 하나의 데이터에 대해 합계 n개의 라인이 선정되게 된다.
이어서, 제어 회로는 상기 n개의 라인 중에서, 가장 오래된 데이터가 보존된 라인을 특정하고, 상기 라인에 하나의 데이터를 덮어 쓰기한다. 구체적으로는, 어드레스의 제 2 비트열을 태그 필드에 저장하고, 메인 메모리의 카피 데이터를 데이터 필드에 저장한다.
다음에, n웨이 세트 연상 방식의 캐시 메모리로부터 특정한 데이터를 추출하는 방법의 일례를 설명한다. 연산 장치가 특정한 데이터를 제어 회로에 요구하면, 제어 회로는 데이터를 특정하는 어드레스의 제 1 비트열과 제 2 비트열을 사용하여 해당하는 데이터가 저장되어 있는 라인을 검색한다.
구체적으로는, 제어 회로는, 상기 데이터를 특정하는 어드레스의 제 1 비트열에 미리 할당되어 있는 n개의 라인을 선택한다. 이어서, 각각의 세트에 접속된 비교 회로가, 선택된 라인의 태그 필드에 저장된 제 2 비트열과, 상기 데이터를 특정하는 어드레스의 제 2 비트열을 비교하여, 양자가 일치하는 경우(캐시 히트라고 한다)에, 선택 회로가 캐시 히트 신호와 함께 캐시 히트한 라인의 데이터 필드에 저장된 데이터를 제어 회로로 출력한다. 또한, 요구된 데이터가 n개의 라인에 발견되지 않는 경우(캐시 미스라고 한다)는, 선택 회로가 캐시 미스 신호를 제어 회로로 출력하고, 중앙 처리 장치의 연산 처리 장치는 메인 메모리에 데이터를 요구한다.
또한, 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터가 알려져 있다(특허문헌 1). 산화물 반도체층은 스퍼터링법 등을 사용하여 비교적 용이하게 제작할 수 있기 때문에, 채널 형성 영역에 산화물 반도체를 사용한 트랜지스터는 제작이 용이하다고 하는 특징을 포함한다.
일본 공개특허공보 제2007-123861호
캐시 미스가 발생하면, 중앙 처리 장치는 DRAM 등의 외부에 형성된 저속으로 메인 메모리에 액세스하기 때문에 처리 속도가 느려진다. 그래서, 캐시 미스를 방지하고, 캐시 히트하기 쉬운 구성이 검토되고 있다. 그 방책의 일례로서, 세트의 수를 증가시키고, 기억 용량을 크게 하는 구성을 들 수 있다.
그러나, 세트의 수를 증가시키면, 하나의 데이터를 취출할 때에 검색하는 라인의 수가 증가하여, 판독 동작이나 비교 동작에 소비되는 전력이 커진다고 하는 문제도 생긴다.
본 발명의 일 형태는, 이러한 기술적 배경하에서 이루어진 것이다. 따라서, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감되어, 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공하는 것을 과제의 하나로 한다. 또는, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치의 구동 방법을 제공하는 것을 과제의 하나로 한다.
상기 과제를 해결하기 위해서, 본 발명의 일 형태는 세트의 각각에 형성하는 라인의 총 수와, 1회의 검색이 대상으로 하는 라인의 수에 착안하여 창작된 것이다. 그리고, 미리 어드레스의 제 1 비트열 중 어느 하나가 할당된 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이가 j(j는 2 이상의 자연수)개 형성된 세트를 i(i는 자연수)개 포함하는 기억부, 비교부 및 제어 회로를 갖는 반도체 기억 장치의 구성에 상도하였다. 또한, 비교부를 사용하여, 목적으로 하는 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인의 태그 필드와, 목적으로 하는 어드레스의 제 2 비트열을 1회 이상 j회 이하 비교함으로써, 상기 어드레스로 특정되는 데이터가 저장되어 있는 라인을 검색하고, 비교부로부터 캐시 미스 신호 또는 캐시 히트 신호 및 메인 데이터를 출력하는 반도체 기억 장치의 구동 방법에 상도하여, 상기 과제를 해결하기에 이르렀다.
즉, 본 발명의 일 형태는, 태그 필드와 데이터 필드를 포함하는 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이가, j(j는 2 이상의 자연수)개 형성된 세트를, i(i는 자연수)개 포함하는 기억부와, i개의 비교 회로 및 i개의 비교 회로 및 i개의 세트가 접속되는 선택 회로를 포함하는 비교부와, 선택 회로와 접속되고, 어드레스 또는/및 어드레스로 특정되는 메인 데이터가 입력되는 외부 입력 단자와, 캐시 미스 신호 또는 캐시 히트 신호 및 메인 데이터를 출력하는 외부 출력 단자를 포함하는 제어 회로를 갖는 반도체 기억 장치이다. 그리고, i개의 세트와 i개의 비교 회로는 모두 제어 회로와 접속되고, 세트와 비교 회로는 서로 접속되어 i개의 쌍을 이루고, 라인은 어드레스의 제 1 비트열 중 어느 하나에 미리 할당되고, 태그 필드는 어드레스의 제 2 비트열을 저장하고, 데이터 필드는 어드레스로 특정되는 메인 데이터를 저장하는 것이다. 그리고, 비교부는, 제어 회로가 선택하는 라인의 태그 필드와, 제어 회로로부터 입력되는 어드레스의 제 2 비트열을 비교하여, 일치하지 않는 경우에는 캐시 미스 신호를, 일치하는 경우에는 캐시 히트 신호와 라인의 데이터 필드에 저장된 메인 데이터를, 제어 회로로 출력하는 것이다. 그리고, 제어 회로는, 외부 입력 단자로부터 입력되는 어드레스 신호 또는 비교부로부터 입력되는 캐시 미스 신호에 따라, 입력되는 어드레스의 제 1 비트열에 할당된 라인을 선택하는 라인 선택 신호 및 j개의 어레이로부터 하나를 순차적으로 선택하는 어레이 선택 신호를 기억부로 출력하고, 입력된 어드레스의 제 2 비트열을 비교 회로로 출력하는 것이다. 그리고, 제어 회로는, 어레이 선택 신호를 j개의 어레이 전체에 관해서 출력한 후에, 비교부로부터 입력되는 캐시 미스 신호가 입력된 경우에는, 캐시 미스 신호를 외부 출력 단자로 출력하는 것이다. 또는, 제어 회로는, 비교부로부터 입력되는 캐시 히트 신호가 입력된 경우에는, 캐시 히트 신호 및 메인 데이터를 외부 출력 단자로 출력하는 것이다.
상기 본 발명의 일 형태의 반도체 기억 장치는, 어드레스의 제 1 비트열 중 어느 하나가 미리 할당된 k(k는 2 이상의 자연수)개의 라인을 포함하는 어레이가, 1개의 세트에 j(j는 2 이상의 자연수)개 형성되고, 상기 세트를 i(i는 자연수)개 사용하여 기억부가 구성되어 있다. 또한, 제어 회로가, 캐시 히트 또는 캐시 미스의 판정에 따라, 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인을 1회 이상 j회 이하 검색하여, 해당하는 데이터를 저장하고 있는 라인을 특정한다.
이것에 의해, 기억부에 형성한 라인의 검색을 캐시 히트 신호에 따라 종료할 수 있다. 그리고, 캐시 히트할 때까지 검색하는 라인의 수를 저감시켜 판독 동작이나 비교 동작에 따르는 소비 전력을 억제할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는, 트랜지스터를 사용한 개폐기를 개재하여 직렬로 접속된 j개의 어레이가 형성된 세트를 갖는 상기의 반도체 기억 장치이다.
이것에 의해, 신호선의 길이를 불필요하게 길게 하지 않고, 필요한 길이의 신호선을 사용하여 복수의 어레이를 접속할 수 있고, 배선의 길이의 연장에 따르는 용량의 증가를 억제할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는, 트랜지스터 사용한 개폐기를 개재하여 병렬로 접속된 j개의 어레이가 형성된 세트를 갖는 상기의 반도체 기억 장치이다.
이것에 의해, 신호선의 길이를 불필요하게 길게 하지 않고, 필요한 길이의 신호선을 사용하여 복수의 어레이를 접속할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는, 채널 형성 영역에 산화물 반도체층을 포함하는 트랜지스터를 사용한 개폐기를 갖는 상기의 반도체 기억 장치이다.
상기 본 발명의 일 형태의 반도체 기억 장치는, 채널 형성 영역에 산화물 반도체층을 포함하고, 오프 리크 전류가 매우 작은 트랜지스터를 사용한 개폐기를 가진다.
이것에 의해, 복수의 어레이를 완전히 절단할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는, 어레이가 포함하는 라인이, 복수의 SRAM(Static Random Access Memory)을 포함하는 상기의 반도체 기억 장치이다.
이것에 의해, 고속으로 판독 및 기록을 할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 발명의 일 형태는 반도체 기억 장치의 구동 방법이다. 구체적으로는, 외부 입력 단자와 외부 출력 단자를 포함하는 제어 회로의 외부 입력 단자에 어드레스를 입력하고, 상기 제어 회로가, 태그 필드와 데이터 필드를 포함하고, 외부 입력 단자에 입력되는 어드레스의 제 1 비트열에 미리 할당된 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이를, j(j는 2 이상의 자연수)개 형성한 세트를, i(i는 자연수)개 갖는 기억부의 하나의 어레이를 선택하는 어레이 선택 신호와, 라인으로부터 어드레스에 해당하는 라인을 선택하는 라인 선택 신호를 기억부로 출력하고, i개의 비교 회로 및 i개의 비교 회로 및 i개의 세트가 접속되는 선택 회로를 포함하고, i개의 세트와 i개의 비교 회로는 모두 제어 회로와 접속되고, 세트와 비교 회로는 서로 접속되어 i개의 쌍을 이루고 있는 비교부로, 어드레스의 제 2 비트열을 출력하는 제 1 스텝을 가진다.
이어서, 비교부의 i개의 비교 회로의 각각이, 선택된 i개의 라인의 태그 필드와 제 2 비트열을 비교하여, 일치한 비교 회로는 캐시 히트 신호를, 일치하지 않는 비교 회로는 캐시 미스 신호를 선택 회로로 출력하는 제 2 스텝을 가진다.
이어서, i개의 비교 회로 중 어느 하나가 캐시 히트 신호를 출력했을 때에, 선택 회로가, 캐시 히트 신호를 출력한 비교 회로에 접속된 세트의 제 2 비트열과 일치하는 태그 필드를 포함하는 라인의 데이터 필드에 저장된 메인 데이터를 제어 회로로 출력하고, 제 6 스텝으로 진행하고, 그 때 이외에는, 제 4 스텝으로 진행하는 제 3 스텝을 가진다.
이어서, i개의 비교 회로의 어느 것이나 캐시 미스 신호를 출력했을 때에, 비교부가 캐시 미스 신호를 제어 회로로 출력하는 제 4 스텝을 가진다.
이어서, 기억부의 i개의 어레이 중 아직 선택되고 있지 않은 어레이가 있을 때에는, 제어 회로가, 선택되고 있지 않은 어레이로부터 하나를 선택하는 어레이 선택 신호와, 라인 선택 신호를 기억부로 출력하고, 비교부로 어드레스의 제 2 비트열을 출력하고 제 2 스텝으로 진행하고, 기억부의 i개의 어레이가 모두 선택된 후에는, 제 6 스텝으로 진행하는 제 5 스텝을 가진다.
이어서, 제어 회로가, 선택 회로로부터 입력된 캐시 히트 신호 및 메인 데이터 또는 캐시 미스 신호를 외부 출력 단자로 출력하는 제 6 스텝을 가진다.
상기 본 발명의 일 형태의 반도체 기억 장치의 구동 방법은, 제어 회로가, 캐시 히트 또는 캐시 미스의 판정에 따라, 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인을 1회 이상 j회 이하 검색하여, 해당하는 데이터를 저장하고 있는 라인을 특정한다.
이것에 의해, 기억부에 형성한 라인의 검색을 캐시 히트 신호에 따라 종료할 수 있다. 그리고, 캐시 히트할 때까지 검색하는 라인의 수를 저감시켜, 판독 동작이나 비교 동작에 따르는 소비 전력을 억제할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치의 구동 방법을 제공할 수 있다.
또한, 본 명세서에 있어서, 캐시란 연산 장치가 어드레스로 특정 가능한 데이터를 처음에 검색하는 기억 장치를 말한다.
또한, 본 명세서에 있어서 "Low"(L 또는 로우)란, "High"(H 또는 하이)보다도 낮은 전위, 예를 들면 접지 전위 또는 그것과 동등한 낮은 전위의 상태를 말한다. 또한, "High"란, "Low"보다 높은 전위의 상태를 말하고, 임의의 값으로 설정할 수 있다.
본 발명의 일 형태에 의하면, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감되어, 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다. 또는, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치의 구동 방법을 제공할 수 있다.
도 1은 실시형태에 따르는 반도체 기억 장치의 구성을 설명하는 도면.
도 2는 실시형태에 따르는 반도체 기억 장치에 형성되는 세트의 구성을 설명하는 도면.
도 3은 실시형태에 따르는 반도체 기억 장치에 형성되는 세트의 구성을 설명하는 도면.
도 4는 실시형태에 따르는 반도체 기억 장치에 형성되는 세트의 구성을 설명하는 도면.
도 5는 실시형태에 따르는 반도체 기억 장치의 동작을 설명하는 타이밍 차트.
도 6은 실시형태에 따르는 반도체 기억 장치에 사용할 수 있는 기억부의 구성을 설명하는 도면.
도 7은 실시형태에 따르는 트랜지스터의 제작 방법을 설명하는 도면.
도 8은 실시형태에 따르는 트랜지스터의 제작 방법을 설명하는 도면.
도 9는 실시형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 10은 실시형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 11은 실시형태에 따르는 산화물 재료의 구조를 설명하는 도면.
도 12는 실시형태에 따르는 반도체 기억 장치의 동작을 설명하는 플로우 차트.
실시형태에 관해서, 도면을 사용하여 상세하게 설명한다. 단, 본 발명은 이하의 설명으로 한정되지 않고, 본 발명의 취지 및 그 범위에서 일탈하지 않고 그 형태 및 상세를 다양하게 변경할 수 있는 것은 당업자라면 용이하게 이해할 수 있다. 따라서, 본 발명은 이하에 나타내는 실시형태의 기재 내용으로 한정하여 해석되는 것은 아니다. 또한, 이하에 설명하는 발명의 구성에 있어서, 동일 부분 또는 같은 기능을 갖는 부분에는 동일한 부호를 상이한 도면간에 공통적으로 사용하고, 그 반복 설명은 생략한다.
(실시형태 1)
본 실시형태에서는, 미리 어드레스의 제 1 비트열 중 어느 하나가 할당된 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이가 j(j는 2 이상의 자연수)개 형성된 세트를 i(i는 자연수)개 포함하는 기억부, 비교부 및 제어 회로를 갖는 반도체기억 장치에 관해서 도 1 내지 도 3을 참조하여 설명한다. 구체적으로는, 비교부를 사용하여, 목적으로 하는 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인의 태그 필드와, 목적으로 하는 어드레스의 제 2 비트열을 1회 이상 j회 이하 비교함으로써, 상기 어드레스로 특정되는 데이터가 저장되어 있는 라인을 검색하여, 비교부로부터 캐시 미스 신호 또는 캐시 히트 신호 및 메인 데이터를 출력하는 반도체 기억 장치에 관해서 설명한다.
<반도체 기억 장치의 구성>
본 발명의 일 형태의 반도체 기억 장치의 구성을 도 1에 도시한다. 도 1에 예시하는 반도체 기억 장치(500)는, 기억부(510)와, 비교부(520)와, 제어 회로(530)를 가진다. 또한, 반도체 기억 장치(500)는, 예를 들면 메인 메모리인 주기억 장치(560)와 함께 연산 장치(550)에 접속하여 사용할 수 있다.
기억부(510)는 메인 데이터를 저장하는 것이다. 외부 입력 단자와 외부 출력 단자를 포함하는 제어 회로(530)에는, 메인 데이터를 특정 가능한 어드레스(10)가 연산 장치(550) 등으로부터 외부 입력 단자를 개재하여 입력된다. 또한, 어드레스(10)는, k(2 이상의 자연수)개로 분별 가능한 제 1 비트열과, 제 2 비트열을 포함하는 것이다.
기억부(510)는, i(i는 자연수)개의 세트(400_1) 내지 세트(400_i)를 포함한다. 세트는 각각 j(j는 2 이상의 자연수)개의 어레이(300_1) 내지 어레이(300_j)를 포함한다. 어레이는 각각 k개의 라인을 포함한다. 그리고, 라인은 각각 태그 필드와 데이터 필드를 포함한다.
또한, k개의 라인의 각각은, k개로 분별 가능한 어드레스의 제 1 비트열 중 어느 하나에 대응하고 있고, 하나의 어드레스의 제 1 비트열에 대응하는 라인을 선택하고, 상기 어드레스의 제 2 비트열을 그 태그 필드에 저장함으로써, 상기 어드레스의 제 1 비트열과 제 2 비트열을 저장할 수 있다.
또한, 상기 어드레스로 특정 가능한 메인 데이터는, 상기 라인의 데이터 필드에 저장한다.
비교부(520)는, i개의 비교 회로(522_1) 내지 비교 회로(522_i)와 선택 회로(525)를 포함한다. 또한, 비교 회로와 세트는 서로 접속되어, 합계 i세트의 쌍을 이루고 있다.
제어 회로(530)는, 어드레스(10)의 제 1 비트열에 대응하는 라인을 선택하는 라인 선택 신호와, j개의 어레이로부터 하나를 선택하는 어레이 선택 신호를 기억부(510)에 형성된 i개의 세트 전체로 출력한다. 상기의 라인 선택 신호와 어레이 선택 신호에 의해, 기억부(510)에 형성된 i개의 세트로부터, 합계 i개의 라인이 특정된다. 또한, 제어 회로(530)는 어드레스(10)의 제 2 비트열(12)을 비교부(520)에 형성된 비교 회로로 출력한다.
비교부에 형성된 비교 회로(522_1) 내지 비교 회로(522_i)의 각각은, 접속된 세트에 있어서, 라인 선택 신호와 어레이 선택 신호에 의해 특정되는 라인이 포함하는 태그 필드에 저장된 제 2 비트열과, 제어 회로(530)가 출력하는 제 2 비트열(12)을 비교한다. 양자가 일치하는 경우에는 캐시 히트 신호를, 일치하지 않는 경우에는 캐시 미스 신호를 선택 회로(525)로 출력한다.
캐시 히트 신호가 입력된 선택 회로(525)는, 상기 캐시 히트 신호를 출력한 비교 회로에 접속된 세트에 있어서, 라인 선택 신호와 어레이 선택 신호에 의해 특정되는 라인이 포함하는 데이터 필드에 저장된 메인 데이터를, 캐시 히트 신호와 함께 제어 회로(530)로 출력한다.
캐시 히트 신호가 입력된 제어 회로(530)는, 메인 데이터(30)를, 캐시 히트 신호(20)와 함께 외부 출력 단자를 개재하여 연산 장치(550) 등으로 출력하고 동작을 종료한다.
또한, 제 1 어레이 선택 신호를 출력한 후의 제어 회로(530)는, 선택 회로(525)로부터 캐시 미스 신호를 수취할 때마다 어레이 선택 신호를, 제 2 어레이 선택 신호로부터 제 j 어레이 선택 신호까지 순차적으로 비교부(520)로, 제 1 비트열에 대응하는 라인 선택 신호와 함께 출력한다.
그리고, 비교부(520)가 제 j 어레이 선택 신호에 따라 출력하는 캐시 미스 신호로부터, 제어 회로는 캐시 미스 신호를 연산 장치로 출력한다.
<세트의 구성예 1>
본 발명의 일 형태의 반도체 기억 장치에 사용할 수 있는 세트의 구성을 도 2에 도시한다. 구체적으로는, 트랜지스터를 사용한 개폐기를 개재하여 복수의 어레이가 직렬로 접속된 세트의 구성에 관해서 설명한다.
도 2에 예시하는 세트(410)는, 제 1 어레이(310a), 제 2 어레이(310b) 및 제 3 어레이(310c)를 포함한다. 어레이는 각각 k개의 라인을 포함한다. 그리고, 라인은 복수의 셀을 포함한다. 예를 들면 라인(210)은 셀(110)을 복수 포함한다.
셀은 기억 회로의 단위이며, 라인에 형성되는 태그 필드와 데이터 필드는, 모두 셀을 포함한다. 또한, 셀은 여러 가지 기억 소자를 사용하여 구성할 수 있고, 매우 오프 전류가 적은 트랜지스터(예를 들면 산화물 반도체를 사용한 트랜지스터)와 용량을 사용하여 구성한 DRAM이나, 예를 들면 실시형태 2에 있어서 설명하는 SRAM을 사용할 수 있다.
세트(410)의 일방향에는 워드선이 복수 설치되고, 타방향에는 비트선이 복수 설치되고, 그 교점에 매트릭스 상으로 셀이 형성되어 있다. 예를 들면, 셀(110)은 워드선(412)과 비트선(411)에 접속되고, 워드선(412)과 비트선(411)을 선택하여, 데이터의 판독 또는 기록을 행한다. 또한, 하나의 라인을 구성하는 복수의 셀은, 하나의 워드선에 접속된다. 구체적으로는, 라인(210)을 구성하는 복수의 셀은, 워드선(412)에 접속된다.
세트(410)에 형성된 제 1 어레이(310a), 제 2 어레이(310b) 및 제 3 어레이(310c)는, 트랜지스터를 사용한 개폐기를 개재하여 서로 비트선을 공유한다.
구체적으로는, 제 1 어레이(310a)와 제 2 어레이(310b)의 서로 대응하는 비트선이, 복수의 트랜지스터를 사용한 개폐기(415a)로 서로 접속되고, 제 2 어레이(310b)와 제 3 어레이(310c)의 서로 대응하는 비트선이, 복수의 트랜지스터를 사용한 개폐기(415b)로 서로 접속된다.
이러한 구성을 포함하는 세트(410)에 있어서, 제 2 어레이(310b)에 형성된 하나의 셀을 선택하는 방법에 관해서 설명한다. 우선, 라인 선택 신호와 함께 제 2 어레이(310b)를 선택하는 어레이 선택 신호를 세트(410)에 입력한다. 이것에 의해, 세트 구동 회로(419)는, 어레이 선택 신호에 따라 개폐기(415a)를 온 상태로 하는 신호를 게이트선(416a)으로 출력하고, 라인 선택 신호에 따라 제 2 어레이(310b)에 설치된 하나의 워드선을 선택한다.
또한, 제 3 어레이(310c)에 형성된 하나의 셀을 선택하는 방법에 관해서 설명한다. 우선, 라인 선택 신호와 함께 제 3 어레이(310c)를 선택하는 어레이 선택 신호를 세트(410)에 입력한다. 이것에 의해, 세트 구동 회로(419)는, 어레이 선택 신호에 따라 개폐기(415a)와 개폐기(415b)를 온 상태로 하는 신호를 게이트선(416a)과 게이트선(416b)으로 출력하고, 라인 선택 신호에 따라 제 3 어레이(310c)에 설치된 하나의 워드선을 선택한다.
복수의 어레이를 직렬로 접속하여 비트선을 공유하면, 배선을 간략화할 수 있다. 그 결과, 배선이 점유하는 면적을 억제할 수 있기 때문에, 세트의 소형화가 용이해진다.
또한, 어레이 사이에 개폐기를 형성하여 공유되는 비트선을 분단 가능한 구성으로 할 수 있다. 이것에 의해, 직렬로 접속되는 비트선의 길이를 필요에 따라 바꿀 수 있다. 그 결과, 직렬로 접속되어 길어지는 비트선에 발생하는 배선 용량의 영향을 억제하여, 예를 들면 프리차지에 수반되는 전력의 소비를 저감시킬 수 있다.
<세트의 구성예 2>
본 발명의 일 형태의 반도체 기억 장치에 사용할 수 있는 세트의 구성을 도 3에 도시한다. 구체적으로는, 트랜지스터를 사용한 개폐기로 복수의 어레이가 병렬로 접속된 세트의 구성에 관해서 설명한다.
도 3에 예시하는 세트(420)는, 제 1 어레이(320a), 제 2 어레이(320b) 및 제 3 어레이(320c)를 포함한다. 어레이는 각각 k개의 라인을 포함한다. 그리고, 라인은 복수의 셀을 포함한다. 예를 들면 라인(220)은 셀(120)을 복수 포함한다.
세트(420)의 일방향에는 워드선이 복수 설치되고, 타방향에는 비트선이 복수 설치되고, 그 교점에 매트릭스 상으로 셀이 형성되어 있다. 예를 들면, 셀(120)은 워드선(422)과 비트선(421)에 접속되고, 워드선(422)과 비트선(421)을 선택하여, 데이터의 판독 또는 기록을 행한다. 또한, 하나의 라인을 구성하는 복수의 셀은, 하나의 워드선에 접속된다. 구체적으로는, 라인(220)을 구성하는 복수의 셀은, 워드선(422)에 접속된다.
세트(420)에 형성된 제 1 어레이(320a), 제 2 어레이(320b) 및 제 3 어레이(320c)는 각각 트랜지스터를 사용한 개폐기를 개재하여, 세트 구동 회로(429)와 서로 병렬로 접속된다.
구체적으로는, 제 1 어레이(320a)는 트랜지스터를 사용한 개폐기(425a)를 개재하여 세트 구동 회로(429)와 접속되고, 제 2 어레이(320b)는 트랜지스터를 사용한 개폐기(425b)를 개재하여 세트 구동 회로(429)와 접속되고, 제 3 어레이(320c)는 트랜지스터를 사용한 개폐기(425c)를 개재하여 세트 구동 회로(429)와 접속된다.
이러한 구성을 포함하는 세트(420)에 있어서, 제 1 어레이(320a)에 형성된 하나의 셀을 선택하는 방법에 관해서 설명한다. 우선, 라인 선택 신호와 함께 제 1 어레이(320a)를 선택하는 어레이 선택 신호를 세트(420)에 입력한다. 이것에 의해, 세트 구동 회로(429)는, 어레이 선택 신호에 따라 개폐기(425a)를 온 상태로 하는 신호를 게이트선(426a)으로 출력하고, 라인 선택 신호에 따라 제 1 어레이(320a)에 설치된 하나의 워드선을 선택한다.
또한, 제 2 어레이(320b)에 형성된 하나의 셀을 선택하는 방법에 관해서 설명한다. 우선, 라인 선택 신호와 함께 제 2 어레이(320b)를 선택하는 어레이 선택 신호를 세트(420)에 입력한다. 이것에 의해, 세트 구동 회로(429)는, 어레이 선택 신호에 따라 개폐기(425b)를 온 상태로 하는 신호를 게이트선(426b)으로 출력하고, 라인 선택 신호에 따라 제 2 어레이(320b)에 설치된 하나의 워드선을 선택한다.
또한, 제 3 어레이(320c)에 형성된 하나의 셀을 선택하는 방법에 관해서 설명한다. 우선, 라인 선택 신호와 함께 제 3 어레이(320c)를 선택하는 어레이 선택 신호를 세트(420)에 입력한다. 이것에 의해, 세트 구동 회로(429)는, 어레이 선택 신호에 따라 개폐기(425c)를 온 상태로 하는 신호를 게이트선(426c)으로 출력하고, 라인 선택 신호에 따라 제 3 어레이(320c)에 설치된 하나의 워드선을 선택한다.
복수의 어레이를 세트 구동 회로에 병렬로 접속하면, 어느 어레이에 설치된 배선도 동정도의 용량이 된다. 그 결과, 오동작이 억제되어 신뢰성이 높은 반도체 기억 장치를 제공할 수 있다.
또한, 세트(420)가 어레이와 세트 구동 회로를 접속하는 비트선에 개폐기를 형성하는 구성을 포함하는 구성에 관해서 설명했지만, 어레이와 세트 구동 회로를 접속하는 워드선에 개폐기를 형성하는 구성으로 할 수도 있다.
상기 본 발명의 일 형태의 반도체 기억 장치는, 미리 어드레스의 제 1 비트열 중 어느 하나가 할당된 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이가, j(j는 2 이상의 자연수)개 형성된 세트를 i(i는 자연수)개 포함하는 기억부, 비교부 및 제어 회로를 가진다. 또한, 비교부를 사용하여, 목적으로 하는 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인의 태그 필드와, 목적으로 하는 어드레스의 제 2 비트열을 1회 이상 j회 이하 비교함으로써, 상기 어드레스로 특정되는 데이터가 저장되어 있는 라인을 검색하여, 비교부로부터 캐시 미스 신호 또는 캐시 히트 신호 및 메인 데이터를 출력한다.
이것에 의해, 캐시 히트 신호의 출력에 따라 기억부에 형성된 라인의 검색을 종료할 수 있다. 그리고, 캐시 히트할 때까지 검색하는 라인의 수를 저감시켜, 판독 동작이나 비교 동작에 따르는 소비 전력을 억제할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 2)
본 실시형태에서는, 미리 어드레스의 제 1 비트열 중 어느 하나가 할당된 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이가 j(j는 2 이상의 자연수)개 형성된 세트를 i(i는 자연수)개 포함하는 기억부, 비교부 및 제어 회로를 갖는 반도체기억 장치의 구동 방법에 관해서, 설명한다. 구체적으로는, 실시형태 1에서 설명한 반도체 기억 장치의 비교부를 사용하여, 목적으로 하는 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인의 태그 필드와, 목적으로 하는 어드레스의 제 2 비트열을 1회 이상 j회 이하 비교함으로써, 상기 어드레스로 특정되는 데이터가 저장되어 있는 라인을 검색하고, 비교부로부터 캐시 미스 신호 또는 캐시 히트 신호 및 메인 데이터를 출력하는 반도체 기억 장치의 구동 방법에 관해서 도 4, 도 5 및 도 12를 참조하여 설명한다. 특히, SRAM을 사용하여 구성된 셀을 포함하는 본 발명의 일 형태의 반도체 기억 장치의 동작에 관해서 설명한다.
<셀의 구성>
본 실시형태에서 예시하는 반도체 기억 장치가 포함하는 셀의 구성을 도 4a에 도시한다. 셀(111)은, SRAM을 사용하여 구성된다. 셀(111)은 제 1 인버터(101)와, 제 2 인버터(102)와, 제 1 트랜지스터(103)와, 제 2 트랜지스터(104)를 가진다. 제 1 인버터(101)와 제 2 인버터(102)는, 인버터·루프를 구성하고 있다. 또한, 셀(111)은 워드선(451)과, 워드선(451)과 교차하는 한 쌍의 비트선(401a) 및 반전 비트선(401b)에 접속되어 있다.
<세트의 구성>
본 실시형태에서 예시하는 반도체 기억 장치가 포함하는 세트의 구성을 도 4b에 도시한다. 세트(400)는 트랜지스터를 사용한 개폐기로 복수의 어레이가 직렬로 접속되어 있다. 세트에는 병행하는 워드선이 복수 설치되고, 상기 워드선과 교차하는 한 쌍의 비트선과 반전 비트선이 복수 설치되어 있다. 그리고, 그 교점에 매트릭스 상으로 셀이 형성되어 있다.
예를 들면, 셀(111)은 워드선(451)과 한 쌍의 비트선(401a) 및 반전 비트선(401b)에 접속되고, 셀(112)은 워드선(451)과 한 쌍의 비트선(402a) 및 반전 비트선(402b)에 접속되어 있다. 또한, 셀(121)은 워드선(461)과 한 쌍의 비트선(401a) 및 반전 비트선(401b)에 접속되고, 셀(122)은 워드선(461)과 한 쌍의 비트선(402a) 및 반전 비트선(402b)에 접속되어 있다.
세트(400)에 형성된 제 1 어레이(300a)와 제 2 어레이(300b)는, 트랜지스터를 사용한 개폐기를 개재하여 서로 비트선 및 반전 비트선을 공유한다.
구체적으로는, 제 1 어레이(300a)와 제 2 어레이(300b)의 서로 대응하는 비트선 및 반전 비트선이, 복수의 트랜지스터를 사용한 개폐기로 서로 접속된다.
또한, 세트(400)는 세트 구동 회로(490)를 포함한다. 세트 구동 회로(490)는, 어레이 선택 신호에 따라 개폐기를 온 상태로 하는 신호를 게이트선으로 출력하고, 라인 선택 신호에 따라 선택된 어레이에 설치된 하나의 워드선을 선택한다.
또한, 세트 구동 회로(490)에는, 라인을 특정하는 행 디코더 외에, 판독용으로 프리차지 회로나 차동 증폭 회로나, 기록용으로 버퍼 회로를, 형성할 수 있다.
<제 1 스텝>
먼저, 연산 장치가 제 1 비트열과, 제 2 비트열을 포함하는 어드레스를 본 발명의 일 형태의 반도체 기억 장치로 출력한다.
제어 회로는, 제 1 비트열에 대응하는 라인을 선택하는 라인 선택 신호와, 제 1 어레이를 선택하는 제 1 어레이 선택 신호를 기억부로 출력한다. 또한, 제 2 비트열을 비교부에 형성된 i개의 비교 회로로 출력한다.
기억부에 형성된 i개의 세트의 각각에 있어서, 제 1 어레이가, 제 1 어레이 선택 신호에 의해 선택된다. 또한, 제 1 어레이 선택 신호에 의해 선택된 어레이의 제 1 라인이, 라인 선택 신호에 의해 선택된다.
세트(400)의 동작을, 도 5에 도시하는 타이밍 차트 및 도 12에 도시하는 플로우 차트를 사용하여 설명한다. 또한, 도 5에 있어서, 신호(1501)는 제 1 워드선(451)을, 신호(1502)는 제 2 워드선(461)을, 신호(1503)는 제 1 게이트선(450a)을 흐르는 신호에 대응한다. 또한, 신호(1504)는 제 1 비트선(401a)을, 신호(1505)는 제 1 반전 비트선(401b)을, 신호(1506)는 제 2 비트선(402a)을, 신호(1507)는 제 2 반전 비트선(402b)을 흐르는 신호에 대응한다. 또한, 신호(1508)는 제 1 출력 신호선(118)으로부터, 신호(1509)는 제 2 출력 신호선(119)으로부터 출력되는 신호에, 신호(1510)는 제 1 입력 신호선(125), 신호(1511)는 제 2 입력 신호선(126)에 입력되는 신호에 대응한다.
또한, 초기 상태로서, 도 4a에 예시되는 셀(111)의 제 1 노드(105)에는 "High"(H)(제 2 노드(106)에는 "Low"(L))의 데이터가 저장되고, 셀(112)의 제 1 노드(105)에는 L(제 2 노드(106)에는 H)의 데이터가 저장되고, 셀(121)의 제 1 노드(105)에는 L(제 2 노드(106)가 H)의 데이터가 저장되고, 셀(122)의 제 1 노드(105)에는 H(제 2 노드(106)가 L)의 데이터가, 저장되어 있는 경우에 관해서 설명한다.
시각 T1 이전에, 미리 제 1 비트선(401a)(신호(1504))과 제 1 반전 비트선(401b)(신호(1505)) 및 제 2 비트선(402a)(신호(1506))과 제 2 반전 비트선(402b)(신호(1507))을 중간 전위로 설정(프리차지라고도 한다)해 둔다.
시각 T1로부터 시각 T2 사이, 제 1 워드선(451)(신호(1501))을 H로 한다. 이것에 의해, 제 1 셀(111)의 제 1 노드(105)의 전위(H)에 대응하여 제 1 비트선(401a)(신호(1504))이 H로, 제 2 노드(106)의 전위(L)에 대응하여 제 1 반전 비트선(401b)(신호(1505))이 L로 변화된다. 또한, 제 2 셀(112)의 제 1 노드(105)의 전위(L)에 대응하여, 제 2 비트선(402a)(신호(1506))이 L로, 제 2 노드(106)의 전위(H)에 대응하여, 제 2 반전 비트선(402b)(신호(1507))이 H로 변화된다.
시각 T2에 있어서, 세트 구동 회로(490)는 제 1 비트선(401a)(신호(1504))과 제 1 반전 비트선(401b)(신호(1505))의 신호를 취득하고, 대응하는 데이터(H)를 제 1 출력 신호선(118)(신호(1508))으로 출력한다. 세트 구동 회로(490)는 마찬가지로, 제 2 비트선(402a)(신호(1506))과 제 2 반전 비트선(402b)(신호(1507))의 신호를 취득하고, 대응하는 데이터(L)를 제 2 출력 신호선(119)(신호(1509))으로 출력한다. 세트 구동 회로(490)는, 이와 같이 하여 제 1 어레이의 제 1 라인에 저장된 데이터를 판독한다(도 12에 있어서의 제 1 판독 51). 또한, 제 1 라인의 태그 필드에 저장된 데이터는, 제 1 셀에 접속된 비교 회로로 출력된다.
<제 2 스텝>
비교부에 형성된 i개의 비교 회로의 각각은, 어드레스의 제 1 비트열에 대응하는 라인의 태그 필드로부터 판독된 데이터와, 제 1 스텝에서 제어 회로가 출력한 어드레스의 제 2 비트열을 비교한다(도 12에 있어서의 비교 52).
태그 필드로부터 판독된 데이터와 어드레스의 제 2 비트열이 일치한 비교 회로는 캐시 히트 신호를 출력하고, 일치하지 않는 비교 회로는 캐시 미스 신호를 선택 회로로 출력한다.
<제 3 스텝>
선택 회로는, 캐시 히트 신호를 출력한 비교 회로가 접속된 세트의 어레이에 형성된 해당하는 라인의 데이터 필드로부터 메인 데이터를, 캐시 히트 신호와 함께 제어 회로로 출력하고, 제 6 스텝으로 진행한다(도 12에 있어서의 메인 데이터 출력 53). 이 때 이외에는, 제 4 스텝으로 진행한다.
<제 4 스텝>
또한, 비교부에 형성된 비교 회로에 접속된 세트 중 어느 것에 있어서도, 태그 필드에 저장된 데이터와 제 2 비트열이 일치하는 라인이 발견되지 않는 경우에는, 비교 회로가 캐시 미스 신호를 제어 회로로 출력한다.
<제 5 스텝>
i개의 어레이 중 아직 선택되고 있지 않은 어레이가 있을 때는, 제어 회로는 캐시 미스 신호에 따라, 선택되고 있지 않은 어레이로부터 하나를 선택하는 어레이 선택 신호를 기억부로 출력하고, 어드레스의 제 2 비트열을 비교부로 출력하고, 제 2 스텝으로 진행한다. 구체적으로는, 제 1 어레이 선택 신호로 선택된 어레이가 캐시 미스 신호를 출력한 경우에는, 제 2 어레이 선택 신호를 출력하고, 제 2 스텝으로 진행한다. 또한, 제 2 어레이 선택 신호로 선택된 어레이가 캐시 미스 신호를 출력한 경우에는, 제 3 어레이 선택 신호를 출력하고, 제 3 스텝으로 진행한다. 이와 같이 하여, 제 j 어레이 선택 신호까지 순차적으로 어레이 선택 신호를 비교부로 출력하고, 상기의 제 2 스텝으로 되돌아가는 동작을 반복한다(도 12에 있어서의 판정 54 및 제 p(p는 1 이상 j 이하의 자연수)의 판독 55). 또한, 검색하는 어드레스는 동일하기 때문에, 새롭게 라인 선택 신호를 다시 출력하지 않아도 좋지만, 어레이 선택 신호를 출력할 때마다 라인 선택 신호를 다시 출력해도 좋다. 또한, 기억부의 i개의 어레이가 모두 선택된 후에는, 제 6 스텝으로 진행한다.
또한, 본 실시형태에서 예시하는 세트(400)는, 복수의 어레이가 트랜지스터를 사용한 개폐기로 직렬로 접속되어 있다. 이러한 구성의 세트로부터, 제 2 어레이 내지 제 j 어레이 중 어느 하나를 선택하는 경우에는, 목적으로 하는 어레이의 비트선과 반전 비트선이 세트 구동 회로(490)와 접속되도록, 트랜지스터를 사용한 개폐기를 제어하는 게이트 신호를, 어레이 선택 신호와 함께 출력한다.
예를 들면, 제 2 어레이(300b)를 선택할 때는, 시각 T3으로부터 시각 T4 사이에 제 1 게이트선(450a)(신호(1503))을 H로 하고, 제 1 어레이(300a)와 제 2 어레이(300b)를 직렬로 접속한다(도 5 참조).
또한, 제 1 비트선(401a)(신호(1504))과 제 1 반전 비트선(401b)(신호(1505)) 및 제 2 비트선(402a)(신호(1506))과 제 2 반전 비트선(402b)(신호(1507))을 중간 전위로 설정해 둔다.
이어서, 시각 T4로부터 시각 T5 사이, 제 2 워드선(461)(신호(1502))을 H로 한다. 이것에 의해, 제 3 셀(121)의 제 1 노드(105)의 전위(L)에 대응하여 제 1 비트선(401a)(신호(1504))이 L로, 제 2 노드(106)의 전위(H)에 대응하여 제 1 반전 비트선(401b)(신호(1505))이 H로 변화된다. 또한, 제 4 셀(122)의 제 1 노드(105)의 전위(H)에 대응하여, 제 2 비트선(402a)(신호(1506))이 H로, 제 2 노드(106)의 전위(L)에 대응하여, 제 2 반전 비트선(402b)(신호(1507))이 L로 변화된다.
시각 T5에 있어서, 세트 구동 회로(490)는 제 1 비트선(401a)(신호(1504))과 제 1 반전 비트선(401b)(신호(1505))의 신호를 취득하고, 대응하는 데이터(L)를 제 1 출력 신호선(118)(신호(1508))으로 출력한다. 세트 구동 회로(490)는 마찬가지로, 제 2 비트선(402a)(신호(1506))과 제 2 반전 비트선(402b)(신호(1507))의 신호를 취득하고, 대응하는 데이터(H)를 제 2 출력 신호선(119)(신호(1509))으로 출력한다. 세트 구동 회로(490)는, 이와 같이 하여 제 2 어레이의 제 1 라인에 저장된 데이터를 판독한다. 또한, 제 1 라인의 태그 필드에 저장된 데이터는, 제 1 셀에 접속된 비교 회로로 출력된다.
비교부에 형성된 i개의 비교 회로의 각각은, 어드레스의 제 1 비트열에 대응하는 라인의 태그 필드로부터 판독된 데이터와, 제 1 스텝에서 제어 회로가 출력한 어드레스의 제 2 비트열을 비교하고, 제 2 스텝에서 제 3 스텝으로 진행한다.
<제 6 스텝>
선택 회로로부터 캐시 히트 신호 및 메인 데이터가 입력되었을 때는, 제어 회로는 외부 출력 단자에 캐시 히트 신호 및 메인 데이터를 출력한다.
또한, 제 1 어레이 내지 제 j 어레이 중 어느 어레이를 선택해도, 캐시 미스 신호가 비교 회로로부터 선택 회로로 입력되는 경우에 관해서 설명한다. 제어 회로는, 마지막에 선택한 어레이(구체적으로는 제 j 어레이)를 선택하는 선택 신호에 따라 캐시 미스 신호가 선택 회로로부터 입력되었을 때는, 제어 회로는 캐시 미스 신호를 연산 장치로 출력한다(도 12에 있어서의 미스 신호 출력 56).
상기 본 발명의 일 형태의 반도체 기억 장치의 구동 방법은, 제어 회로가, 캐시 히트 또는 캐시 미스의 판정에 따라, 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인을 1회 이상 j회 이하 검색하여, 해당하는 데이터를 저장하고 있는 라인을 특정한다.
이것에 의해, 기억부에 형성한 라인의 검색을 캐시 히트 신호 또는 캐시 미스 신호에 따라 종료할 수 있다. 그리고, 캐시 히트할 때까지 검색하는 라인의 수를 저감시켜, 판독 동작이나 비교 동작에 따르는 소비 전력을 억제할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치의 구동 방법을 제공할 수 있다.
<라인으로의 기록 동작>
또한, i×j개의 어느 라인에도 해당하는 데이터가 저장되어 있지 않고, 연산 장치로 캐시 미스 신호를 출력한 경우, 연산 장치는 메인 메모리로부터 데이터를 취득한다. 그리고, 본 발명의 일 형태의 반도체 기억 장치는, 어느 하나의 세트의 해당하는 라인을 선택하고, 메인 메모리로부터 취득한 새로운 데이터를 재기록해도 좋다(도 12에 있어서의 재기록 판정 57). 데이터를 재기록하는 세트의 선택 방법으로서는, 가장 과거에 사용된 라인을 저장소로서 확정하고, 상기 라인에 새로운 데이터를 덮어 쓰기하는 LRU(Least Recently Used) 방식이나, 가장 사용 빈도가 적은 세트를 선택하는 LFU(Least Frequently Used) 방식, 또는 처음에 데이터가 저장된 세트를 선택하는 FIFO(First In First Out) 방식 등의 재기록 알고리즘을 사용할 수 있다. 어느 방식을 사용하는 경우도, 재기록하지 않는 세트는 데이터를 유지(도 12에 있어서의 데이터 유지 58)하고, 재기록하는 세트는 새로운 데이터를 기록한다(도 12에 있어서의 데이터 기록 동작 59).
다음에, 본 발명의 일 형태의 반도체 기억 장치에 사용할 수 있는 세트로의 기록 동작에 관해서 설명한다. 미리 제 1 비트선(401a)(신호(1504))과 제 1 반전 비트선(401b)(신호(1505)) 및 제 2 비트선(402a)(신호(1506))과 제 2 반전 비트선(402b)(신호(1507))을 중간 전위로 설정해 둔다.
예를 들면, 제 1 셀(111)과 제 2 셀(112)에 모두 H를 기록하는 경우, 제 1 노드(105)의 전위를 모두 H로, 제 2 노드(106)의 전위를 모두 L로 한다.
시각 T7로부터 시각 T8 사이, 제 1 비트선(401a)(신호(1504))을 H로 하고, 제 1 반전 비트선(401b)(신호(1505))을 L로 한다. 또한, 제 2 비트선(402a)(신호(1506))을 H로 하고, 제 2 반전 비트선(402b)(신호(1507))을 L로 한다. 그리고, 제 1 워드선(451)(신호(1501))을 H로 한다.
이것에 의해, 제 1 어레이(300a)의 제 1 라인에 형성된 제 1 셀(111)과 제 2 셀(112)에 데이터를 저장할 수 있다.
또한, 예를 들면, 제 3 셀(121)과 제 4 셀(122)에 모두 L을 기록하는 경우, 제 1 노드(105)의 전위를 모두 L로, 제 2 노드(106)의 전위를 모두 H로 한다.
우선, 시각 T8로부터 시각 T9 동안에 제 1 게이트선(450a)(신호(1503))을 H로 하여, 제 1 어레이(300a)와 제 2 어레이(300b)를 직렬로 접속한다.
다음에, 시각 T9로부터 시각 T10 사이, 제 1 비트선(401a)(신호(1504))을 L로 하고, 제 1 반전 비트선(401b)(신호(1505))을 H로 한다. 또한, 제 2 비트선(402a)(신호(1506))을 L로 하고, 제 2 반전 비트선(402b)(신호(1507))을 H로 한다. 그리고, 제 2 워드선(461)(신호(1502))을 H로 한다.
이것에 의해, 제 2 어레이(300b)의 제 1 라인에 형성된 제 3 셀(121)과 제 4 셀(122)에 데이터를 저장할 수 있다.
상기 본 발명의 일 형태의 반도체 기억 장치는, 미리 어드레스의 제 1 비트열 중 어느 하나가 할당된 라인을 k(k는 2 이상의 자연수)개 포함하는 어레이가 j(j는 2 이상의 자연수)개 형성된 세트를 i(i는 자연수)개 포함하는 기억부, 비교부 및 제어 회로를 가진다. 또한, 비교부를 사용하여, 목적으로 하는 어드레스의 제 1 비트열에 미리 할당된 i×j개의 라인의 태그 필드와, 목적으로 하는 어드레스의 제 2 비트열을 1회 이상 j회 이하 비교함으로써, 상기 어드레스로 특정되는 데이터가 저장되어 있는 라인을 검색하고, 비교부로부터 캐시 미스 신호 또는 캐시 히트 신호 및 메인 데이터를 출력한다.
이것에 의해, 캐시 히트 신호의 출력에 따라 기억부에 형성된 라인의 검색을 종료할 수 있다. 그리고, 캐시 히트할 때까지 검색하는 라인의 수를 저감시켜, 판독 동작이나 비교 동작에 따르는 소비 전력을 억제할 수 있다. 그 결과, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 3)
본 실시형태에서는, 본 발명의 일 형태의 반도체 기억 장치에 사용할 수 있는 기억부의 구성에 관해서, 도 6을 참조하여 설명한다. 구체적으로는, 복수의 어레이에 중첩하여 형성된 트랜지스터를 포함하는 개폐기에 의해, 상기 복수의 어레이를 직렬로 접속하는 구성에 관해서 설명한다.
본 발명의 일 형태에 사용할 수 있는 기억부의 단면도를 도 6에 도시한다. 구체적으로는, 제 1 어레이(730a)에 형성된 셀의 트랜지스터(710a)와, 제 2 어레이(730b)에 형성된 셀의 트랜지스터(710b)가 트랜지스터(720)를 포함하는 개폐기(750)에 의해 직렬로 접속되어 있는 구성을 나타낸다.
본 실시형태에서 예시하는 기억부의 어레이(구체적으로는 제 1 어레이(730a), 제 2 어레이(730b))에 형성된 셀은 SRAM을 포함한다. 또한, 상기 SRAM은 산화물 반도체 이외의 반도체층을 채널 형성 영역에 포함하는 트랜지스터로 구성되어 있다. 구체적으로는, 제 1 어레이(730a) 및 제 2 어레이(730b)에 형성된 셀이, 모두 실리콘 단결정의 기판(701)에 형성되고, 제 1 어레이(730a)는 트랜지스터(710a)를 포함하는 SRAM을, 제 2 어레이(730b)는 트랜지스터(710b)를 포함하는 SRAM을 포함한다.
또한, 산화물 반도체 이외의 반도체 재료로서는, 예를 들면, 실리콘, 게르마늄, 실리콘게르마늄, 탄화실리콘, 또는 갈륨비소 등을 사용할 수 있다. 또한, 유기 반도체 재료 등을 사용해도 좋다.
또한, 어느 반도체 재료도 비결정 상태를 포함하고 있어도, 결정 상태를 포함하고 있어도 좋지만, 단결정 반도체 기판을 사용하면, 고속으로 동작 가능한 트랜지스터를 제작할 수 있기 때문에 바람직하다.
또한, SOI 기판 등을 적용할 수 있다. 일반적으로「SOI 기판」은, 절연 표면 위에 실리콘 반도체막이 형성된 구성의 기판을 말하지만, 본 명세서 등에 있어서는, 절연 표면 위에 실리콘 이외의 재료로 이루어지는 반도체막이 형성된 구성의 기판도 포함한다. 즉,「SOI 기판」이 갖는 반도체막은, 실리콘 반도체막으로 한정되지 않는다. 또한, SOI 기판에는, 유리 기판 등의 절연 기판 위에 절연층을 개재하여 반도체막이 형성된 구성의 것이 포함되는 것으로 한다.
또한, 본 실시형태에서 예시하는 개폐기(750)가 포함하는 트랜지스터(720)는, 채널 형성 영역에 밴드 갭이 실리콘 반도체의 1.12eV보다도 큰 반도체 재료를 포함한다. 예를 들면, 밴드 갭이 2.5eV 이상, 바람직하게는 3.0eV 이상인 반도체 재료를 채널 형성 영역에 포함하는 트랜지스터, 구체적으로는 산화물 반도체, 질화물 반도체, 산질화물 반도체, 탄화물 반도체, 반도체 특성을 나타내는 다이아몬드 박막 등을 채널 형성 영역에 포함하는 트랜지스터를 사용할 수 있다. 밴드 갭이 2.5eV 이상인 반도체 재료를 채널 형성 영역에 포함하는 트랜지스터는, 밴드 갭이 1.12eV인 실리콘 반도체를 채널 형성 영역에 포함하는 트랜지스터보다도 오프 리크 전류를 작게 할 수 있다.
트랜지스터(710a)와 트랜지스터(710b)는, 소자 분리 절연층(702)으로 둘러싸이고, 트랜지스터(710a)와 트랜지스터(720) 사이 및 트랜지스터(710b)와 트랜지스터(720) 사이에는, 절연층(703) 및 절연층(704)이 형성되어 있다.
절연층(703) 및 절연층(704)에는, 트랜지스터(710a)의 소스 전극 또는 드레인 전극의 한쪽에 도달하는 개구부와, 트랜지스터(710b)의 소스 전극 또는 드레인 전극의 한쪽에 도달하는 개구부가 형성되어 있다. 그리고, 트랜지스터(720)의 제 1 전극(726a)과 트랜지스터(710a)의 소스 전극 또는 드레인 전극의 한쪽이 개구부를 개재하여 접속되고, 트랜지스터(720)의 제 2 전극(726b)과 트랜지스터(710b)의 소스 전극 또는 드레인 전극의 한쪽이, 개구부를 개재하여 접속되어 있다.
또한, 제 1 어레이(730a)에 설치된 도시되지 않은 한쪽의 비트선은, 트랜지스터(720)의 제 1 전극(726a)과 전기적으로 접속되어 있다. 또한, 제 2 어레이(730b)에 설치된 도시되지 않은 다른쪽의 비트선은, 트랜지스터(720)의 제 2 전극(726b)과 전기적으로 접속되어 있다. 이로 인해, 트랜지스터(720)를 온 상태로 하면, 한쪽의 비트선을 다른쪽의 비트선에 전기적으로 접속할 수 있다.
본 실시형태에서 예시하는 기억부는, 산화물 반도체 이외의 반도체를 사용한 트랜지스터가 형성된 기판 위에, 산화물 반도체층을 포함하는 트랜지스터를 사용한 개폐기가 형성되어 있다. 이러한 구성으로 함으로써, 예를 들면 산화물 반도체 이외의 반도체를 사용하여, 예를 들면 고속으로 동작하는 트랜지스터와, 오프 리크 전류가 저감된 산화물 반도체를 사용한 트랜지스터를 조합하여 이용할 수 있다. 그 결과, 산화물 반도체 이외의 반도체와 오프 리크 전류가 저감된 산화물 반도체의 장점을 살린 개폐기, 및 상기 개폐기를 포함하는 기억부를 제공할 수 있다.
이것에 의해, 외부에 형성된 기억 장치로의 저속의 액세스 빈도가 저감된 처리 속도가 빠르고, 소비 전력이 저감된 반도체 기억 장치를 제공할 수 있다.
또한, 본 실시형태는, 본 명세서에서 나타내는 다른 실시형태와 적절히 조합할 수 있다.
(실시형태 4)
본 실시형태에서는, 본 발명의 일 형태의 반도체 기억 장치가 포함하는 개폐기에 사용할 수 있는 밴드 갭이 2.5eV 이상인 반도체 재료를 채널 형성 영역에 포함하는 트랜지스터의 구성에 관해서 설명한다. 또한, 본 실시형태에서 예시하는 트랜지스터의 제작 방법은 실시형태 5에서 설명한다.
본 실시형태에서 예시하는 트랜지스터의 구성을, 도 7d를 사용하여 설명한다. 도 7d는 트랜지스터의 단면을 도시하고 있다.
본 실시형태에서 예시하는 트랜지스터(710)는, 기판(701) 위에 하지가 되는 절연층(704)과, 산화물 반도체층(713)과, 게이트 절연층(712)과, 게이트 전극(711)과, 소스 전극 또는 드레인 전극으로서 기능하는 전극(751)과 전극(752)과, 트랜지스터를 보호하는 절연층(705)을 가진다.
<하지가 되는 절연층의 구성>
하지가 되는 절연층(704)은 절연성의 표면을 가지고, 채널이 형성되는 산화물 반도체층(713)의 하지가 된다.
하지가 되는 절연층(704)은, 예를 들면 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄, 질화알루미늄, 산화질화알루미늄, 질화산화알루미늄, 산화하프늄, 산화갈륨 등으로부터 선택된 하나 또는 복수의 재료를 함유하는 층의 단층 구조라도, 2층 이상의 적층 구조라도 좋다.
<산화물 반도체층>
채널이 형성되는 산화물 반도체층(713)은, 게이트 절연층(712)을 개재하여 게이트 전극(711)과 중첩되고, 게이트 전극(711)을 사이에 개재하여 형성된 전극(751)과 전극(752)과, 전기적으로 접속되어 있다. 또한, 전극(751)과 전극(752)은, 소스 전극 또는 드레인 전극으로서 기능한다.
채널이 형성되는 산화물 반도체층(713)의 두께는, 2nm 이상 200nm 이하, 바람직하게는 5nm 이상 30nm 이하로 한다.
또한, 산화물 반도체층(713)은 섬 형상으로 가공되어 있지 않아도 좋다.
산화물 반도체층(713)은 단결정이라도, 비단결정이라도 좋다. 후자인 경우, 비정질을 포함하고 있어도, 결정성을 갖는 부분을 포함하고 있어도, 비정질 중에 결정성을 갖는 부분을 포함하는 구조라도 좋다. 또한, 비정질이라도, 다결정이라도, 비비정질이라도 좋다.
결정성을 갖는 산화물 반도체층의 일례로서는, c축 배향 결정(CAAC: c-axis aligned crystals)을 갖는 산화물 반도체층을 들 수 있다. 또한, c축 배향 결정을 갖는 산화물 반도체층의 상세한 것은 실시형태 7에서 설명한다.
산화물 반도체층(713)은, 그 화학량론비에 대해, 산소를 과잉으로 함유하는 구성이 바람직하다. 산소를 과잉으로 함으로써 금속 산화물층의 산소 결손에 기인하는 캐리어의 생성을 억제할 수 있다.
산화물 반도체층(713)은, 적어도 인듐(In) 또는 아연(Zn)을 함유하는 것이 바람직하다. 특히 In과 Zn을 함유하는 것이 바람직하다.
또한, 상기 산화물 반도체를 사용한 트랜지스터의 전기 특성의 편차를 감소시키기 위한 스테빌라이저로서, 이들 외에 갈륨(Ga)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 주석(Sn)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 하프늄(Hf)을 갖는 것이 바람직하다. 또한, 스테빌라이저로서 알루미늄(Al)을 갖는 것이 바람직하다.
또한, 기타 스테빌라이저로서, 란타노이드인, 란탄(La), 세륨(Ce), 프라세오디뮴(Pr), 네오디뮴(Nd), 사마륨(Sm), 유로퓸(Eu), 가돌리늄(Gd), 테르븀(Tb), 디스프로슘(Dy), 홀뮴(Ho), 에르븀(Er), 툴륨(Tm), 이테르븀(Yb), 루테튬(Lu) 중 어느 1종 또는 복수종을 가져도 좋다.
예를 들면, 산화물 반도체로서, 산화인듐, 산화주석, 산화아연, 2원계 금속의 산화물인 In-Zn계 산화물, Sn-Zn계 산화물, Al-Zn계 산화물, Zn-Mg계 산화물, Sn-Mg계 산화물, In-Mg계 산화물, In-Ga계 산화물, 3원계 금속의 산화물인 In-Ga-Zn계 산화물(IGZO라고도 표기한다), In-Al-Zn계 산화물, In-Sn-Zn계 산화물, Sn-Ga-Zn계 산화물, Al-Ga-Zn계 산화물, Sn-Al-Zn계 산화물, In-Hf-Zn계 산화물, In-La-Zn계 산화물, In-Ce-Zn계 산화물, In-Pr-Zn계 산화물, In-Nd-Zn계 산화물, In-Sm-Zn계 산화물, In-Eu-Zn계 산화물, In-Gd-Zn계 산화물, In-Tb-Zn계 산화물, In-Dy-Zn계 산화물, In-Ho-Zn계 산화물, In-Er-Zn계 산화물, In-Tm-Zn계 산화물, In-Yb-Zn계 산화물, In-Lu-Zn계 산화물, 4원계 금속의 산화물인 In-Sn-Ga-Zn계 산화물, In-Hf-Ga-Zn계 산화물, In-Al-Ga-Zn계 산화물, In-Sn-Al-Zn계 산화물, In-Sn-Hf-Zn계 산화물, In-Hf-Al-Zn계 산화물을 사용할 수 있다.
여기에서, 예를 들면 In-Ga-Zn-O계의 재료란, 인듐(In), 갈륨(Ga), 아연(Zn)을 갖는 산화물이라는 의미이며, 그 조성비는 상관하지 않는다. 또한, In과 Ga와 Zn 이외의 금속 원소가 들어가 있어도 좋다. 예를 들면, SiO2가 들어가 있어도 좋다.
또한, 산화물 반도체로서, InMO3(ZnO)m(m>0, 또한, m은 정수가 아니다)로 표기되는 재료를 사용해도 좋다. 또한, M은, Ga, Fe, Mn 및 Co로부터 선택된 하나의 금속 원소 또는 복수의 금속 원소를 나타낸다. 또한, 산화물 반도체로서, In2SnO5(ZnO)n(n>0, 또한, n은 정수)로 표기되는 재료를 사용해도 좋다.
그러나, 이들로 한정되지 않고, 필요로 하는 반도체 특성(이동도, 임계값, 편차 등)에 따라 적절한 조성의 것을 사용하면 좋다. 또한, 필요로 하는 반도체 특성을 얻기 위해서, 캐리어 농도나 불순물 농도, 결함 밀도, 금속 원소와 산소의 원자수비, 원자간 결합 거리, 밀도 등을 적절한 것으로 하는 것이 바람직하다.
<게이트 절연층>
게이트 절연층(712)은 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화갈륨, 산화알루미늄, 산화질화알루미늄, 산화탄탈 등을 사용할 수 있다.
게이트 절연층(712)은 고유전율(high-k) 재료를 사용할 수도 있다. 고유전율 재료로서는, 산화하프늄, 산화이트륨, 산화란탄, 하프늄실리케이트(HfSixOy(x>0, y>0)), 하프늄알루미네이트(HfAlxOy(x>0, y>0)), 질소가 첨가된 하프늄실리케이트(HfSixOyNz(x>0, y>0, z>0)), 질소가 첨가된 하프늄알루미네이트(HfAlxOyNz(x>0, y>0, z>0)) 등을 그 예로서 들 수 있다.
게이트 절연층(712)은 단층 구조라도, 적층 구조라도 좋다. 예를 들면, high-k 재료를 함유하는 층과, 산화실리콘, 질화실리콘, 산화질화실리콘, 질화산화실리콘, 산화알루미늄 등으로부터 선택된 재료를 함유하는 층과의 적층 구조로 해도 좋다.
게이트 절연층(712)은 그 두께를 얇게 하거나, 상기한 high-k 재료를 그 재료로 사용하면, 동작 특성을 손상시키지 않고 트랜지스터를 미세화할 수 있다.
예를 들면, 산화실리콘을 사용하는 경우에는, 1nm 이상 100nm 이하, 바람직하게는 10nm 이상 50nm 이하로 할 수 있다.
한편, high-k 재료를 사용하는 경우에는, 그 두께를 터널 효과 등에 기인하는 게이트 리크가 발생할 정도로 얇게 하지 않고, 트랜지스터를 미세화할 수 있다.
또한, 게이트 절연층(712)에 제 13 족 원소 및 산소를 함유하는 절연 재료를 적용할 수 있다. 또한, 제 13 족 원소를 함유하는 절연 재료란, 절연 재료에 하나 또는 복수의 제 13 족 원소를 함유하는 것을 의미한다.
예를 들면, 산화갈륨, 산화알루미늄, 산화알루미늄갈륨, 산화갈륨알루미늄 등이, 제 13 족 원소 및 산소를 함유하는 절연 재료의 일례로서 들 수 있다. 여기에서, 산화알루미늄갈륨이란, 갈륨의 함유량(원자%)보다 알루미늄의 함유량(원자%)이 많은 것을 나타내고, 산화갈륨알루미늄이란, 갈륨의 함유량(원자%)이 알루미늄의 함유량(원자%) 이상인 것을 나타낸다.
산화물 반도체 재료에는 제 13 족 원소를 함유하는 것이 많으며, 제 13 족 원소를 함유하는 절연 재료는 산화물 반도체 재료와의 상성이 양호하다. 따라서, 제 13 족 원소 및 산소를 함유하는 절연 재료를 산화물 반도체층에 접하는 절연층에 사용함으로써, 산화물 반도체층과의 계면의 상태를 양호하게 유지할 수 있다.
예를 들면, 갈륨을 함유하는 산화물 반도체층에 접하여 게이트 절연층을 형성하는 경우에, 게이트 절연층에 산화갈륨을 함유하는 재료를 사용함으로써 산화물 반도체층과 게이트 절연층의 계면 특성을 양호하게 유지할 수 있다.
또한, 산화물 반도체층과 산화갈륨을 함유하는 절연층을 접하여 형성함으로써, 산화물 반도체층과 절연층의 계면에 있어서의 수소의 파일 업을 저감시킬 수 있다.
예를 들면, 산화알루미늄을 함유하는 재료를 사용하여 절연층을 형성하는 것도 유효하다. 또한, 산화알루미늄은, 물을 투과시키기 어렵다고 하는 특성을 가지고 있기 때문에, 상기 재료를 사용하는 것은, 산화물 반도체층으로의 물의 침입 방지라는 점에 있어서도 바람직하다.
이와 같이, 절연층에 산화물 반도체의 성분 원소와 동일한 족의 원소를 사용하는 경우에는, 같은 효과를 얻는 것이 가능하다.
<게이트 전극>
게이트 전극(711)은 게이트 절연층(712)을 개재하여 산화물 반도체층(713)과 중첩되고, 트랜지스터(710)의 게이트 전극으로서 기능한다.
게이트 전극(711)은 도전 재료를 함유하는 층의 단층 구조라도, 2층 이상의 적층 구조라도 좋다.
도전 재료는 열처리 공정을 견딜 수 있는 재료이면 좋으며, 예를 들면 몰리브덴, 티타늄, 탄탈, 텅스텐, 알루미늄, 구리, 네오디뮴, 스칸듐 등으로부터 선택된 하나의 금속, 또는 이들로부터 선택된 하나를 함유하는 합금을 사용할 수 있다.
또한, 인 등의 불순물 원소를 도핑한 다결정 실리콘층으로 대표되는 반도체층, 니켈실리사이드 등의 실리사이드층을 사용해도 좋다.
<게이트 전극 위의 절연층 및 측벽>
게이트 전극 위의 절연층(714a)은, 게이트 전극(711)과 중첩되고, 절연성을 가진다.
측벽(714b)은, 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)의 적층체의 측면에 접하고, 절연성을 가진다.
<소스 전극 및 드레인 전극>
전극(751)과 전극(752)은, 모두 산화물 반도체층(713)과 전기적으로 접속하고, 상기 트랜지스터의 소스 전극 및 드레인 전극으로서 기능한다.
소스 전극 또는 드레인 전극으로서 기능하는 전극은 도전 재료를 함유하는 층의 단층 구조라도, 2층 이상의 적층 구조라도 좋다.
도전 재료는 열처리 공정을 견딜 수 있는 재료이면 좋으며, 예를 들면 알루미늄, 크롬, 구리, 티타늄, 탄탈, 몰리브덴 및 텅스텐으로부터 선택된 하나의 금속, 또는 이들로부터 선택된 하나를 함유하는 합금을 사용할 수 있다. 또한, 망간, 마그네슘, 지르코늄, 베릴륨, 네오디뮴 및 스칸듐으로부터 선택된 하나의 금속, 또는 이들로부터 선택된 하나를 함유하는 합금을 사용할 수도 있다.
또한, 도전 재료는 금속 질화물을 사용할 수 있다. 구체적으로는, 질화티타늄, 질화몰리브덴, 질화텅스텐 등을 그 예로 들 수 있다.
또한, 도전 재료는 도전성의 금속 산화물을 사용할 수 있다. 구체적으로는, 산화인듐, 산화주석, 인듐-주석 산화물(ITO라고도 한다), 인듐-아연 산화물, 산화아연, 갈륨 또는 알루미늄이 첨가된 산화아연, 또는 이들의 금속 산화물 재료에 산화실리콘을 함유시킨 것을 사용할 수 있다.
또한, 도전 재료는 그라핀 등을 사용할 수 있다.
예를 들면, 티타늄이나 질화티타늄으로 이루어지는 단층 구조, 실리콘을 함유하는 알루미늄의 단층 구조, 알루미늄층 위에 티타늄층이 적층된 2층 구조, 질화티타늄층 위에 티타늄층이 적층된 2층 구조, 티타늄층과 알루미늄층과 티타늄층이 적층된 3층 구조 등을 들 수 있다.
또한, 트랜지스터의 채널 길이(L)는 산화물 반도체층에 접하는 소스 전극의 단부와 산화물 반도체층에 접하는 드레인 전극의 단부의 간격에 의해 결정된다.
<트랜지스터를 보호하는 절연층>
트랜지스터를 보호하는 절연층(705)은 수분 등의 불순물이 외부로부터 침입하는 현상을 방지하여, 트랜지스터를 보호하는 층이다.
절연층(705)의 두께는, 적어도 1nm 이상으로 한다.
절연층(705)은 배리어성을 갖는 절연체를 포함하는 층의 단층 구조라도, 2층 이상의 적층 구조라도 좋다.
특히, 산화알루미늄을 함유하는 구성이 바람직하며, 산화알루미늄층과, 다른 무기 절연 재료를 함유하는 층의 적층 구조로 해도 좋다. 산화알루미늄은, 수분, 산소, 그 밖의 불순물을 투과시키기 어렵기 때문이다.
또한, 절연층(705)은 산소 과잉 영역을 갖는 산화물 절연층과, 산화알루미늄층의 적층체로서, 산화물 반도체층 측에 산소 과잉 영역을 갖는 산화물 절연층을 설치하는 구성으로 해도 좋다.
산소 과잉 영역을 갖는 산화물 절연층은, 예를 들면, 산화실리콘막, 산화질화실리콘막 등을 사용할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 5)
본 실시형태에서는, 실시형태 4에서 설명한 밴드 갭이 2.5eV 이상인 반도체 재료를 채널 형성 영역에 포함하는 트랜지스터(710)의 제작 방법에 관해서, 도 7을 사용하여 설명한다.
<하지가 되는 절연층의 형성>
먼저, 채널이 형성되는 산화물 반도체층의 하지가 되는 절연층(704)을 형성한다. 하지가 되는 절연층(704)은, 기판(701) 위에 플라즈마 CVD법 또는 스퍼터링법 등에 의해 형성된다.
기판(701)은 하지가 되는 절연층을 형성하는 공정 이후의 공정에 있어서, 처리에 견딜 수 있을 정도의 내열성을 가지면 좋으며, 그 크기에는 제한은 없다.
기판(701)은 미리 다른 반도체 소자가 형성되어 있어도 좋다.
기판(701)으로서, 예를 들면, 바륨보로실리케이트 유리나 알루미노보로실리케이트 유리 등의 유리 기판, 세라믹 기판, 석영 기판, 사파이어 기판 등을 사용할 수 있다. 또한, 실리콘이나 탄화실리콘 등의 단결정 반도체 기판, 다결정 반도체 기판, 실리콘게르마늄 등의 화합물 반도체 기판, SOI 기판 등을 적용할 수도 있다.
기판(701)으로서, 가요성을 갖는 기판을 사용해도 좋다. 가요성 기판 위에 트랜지스터를 직접 제작해도 좋고, 다른 제작 기판 위에 트랜지스터를 제작하고, 그 후 가요성 기판으로 박리, 전치해도 좋다. 또한, 제작 기판으로부터 가요성 기판으로 박리, 전치하는 경우에는, 제작 기판과 산화물 반도체층을 포함하는 트랜지스터 사이에 박리층을 형성하면 좋다.
<산화물 반도체층의 형성>
다음에, 채널이 형성되는 산화물 반도체층(713)을 하지가 되는 절연층(704) 위에 형성한다.
산화물 반도체층은, 스퍼터링법, 분자선 애피택시법, 원자층 퇴적법 또는 펄스 레이저 증착법에 의해 성막할 수 있다.
예를 들면, 산화물 반도체로서 In-Ga-Zn-O계의 재료를 사용하는 경우, 타깃을 사용하여 제작할 수 있다. 타깃 재료 및 그 조성비는 여러 가지의 것을 사용하는 것이 가능하고, 예를 들면, In2O3과 Ga2O3과 ZnO를 1:1:1[mol수비](=In2O3:Ga2O3:ZnO)의 비율로 함유하는 산화물 타깃을 사용할 수 있다. 또한, 예를 들면, In2O3과 Ga2O3과 ZnO를 1:1:2[mol수비](=In2O3:Ga2O3:ZnO)의 비율로 함유하는 산화물 타깃을 사용할 수도 있다.
또한, 산화물 반도체로서 In-Zn-O계의 재료를 사용하는 경우, 사용하는 타깃중의 금속 원소의 원자수비는, In:Zn=50:1 내지 1:2(몰수비로 환산하면 In2O3:ZnO=25:1 내지 1:4), 바람직하게는 In:Zn=20:1 내지 1:1(몰수비로 환산하면 In2O3:ZnO=10:1 내지 1:2), 더욱 바람직하게는 In:Zn=15:1 내지 1.5:1(몰수비로 환산하면 In2O3:ZnO=15:2 내지 3:4)로 한다. 예를 들면, In-Zn-O계 산화물 반도체의 형성에 사용하는 타깃은, 원자수비가 In:Zn:O=X:Y:Z일 때, Z>1.5X+Y로 한다.
또한, 예를 들면, 산화물 반도체로서 In-Sn-Zn-O계의 재료를 사용하는 경우, 타깃을 사용하여 제작할 수 있다. 타깃의 조성비는, 여러 가지의 것을 사용하는 것이 가능하며, 예를 들면, In과 Sn과 Zn을 원자수비로 1:2:2(=In:Sn:Zn)의 비율로 함유하는 산화물 타깃을 사용할 수 있다. 또한, 예를 들면, In과 Sn과 Zn을 원자수비로 2:1:3(=In:Sn:Zn)의 비율로 함유하는 산화물 타깃을 사용할 수 있다. 또한, 예를 들면, In과 Sn과 Zn을 원자수비로 1:1:1(=In:Sn:Zn)의 비율로 함유하는 산화물 타깃을 사용할 수 있다. 또한, 예를 들면, In과 Sn과 Zn을 원자수비로 20:45:35(=In:Sn:Zn)의 비율로 함유하는 산화물 타깃을 사용할 수 있다.
또한, 타깃의 상대 밀도는 90% 이상 100% 이하, 바람직하게는 95% 이상 99.9% 이하이다. 상대 밀도가 높은 타깃을 사용함으로써, 성막한 산화물 반도체층은 치밀한 막으로 할 수 있다.
또한, 산화물 반도체층은 캐리어 밀도를 저감시켜 실질적으로 I형으로 할 수 있다. 그 방법의 상세한 것은, 실시형태 6에서 설명한다.
다음에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여, 산화물 반도체층을 선택적으로 에칭하여 섬 형상으로 형성한다(도 7a 참조).
또한, 상기 레지스트 마스크를 후퇴시키면서 에칭하면, 산화물 반도체층의 단부를 테이퍼 형상으로 할 수 있다. 섬 형상의 산화물 반도체층의 단부를 테이퍼 형상으로 하면, 본 공정 이후에 형성되는 층의 단락을 방지하여, 피복성을 향상시킬 수 있다.
<게이트 절연층, 게이트 전극 및 게이트 전극 위의 절연층의 형성>
다음에, 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)의 적층체를 산화물 반도체층(713) 위에 형성한다.
게이트 절연층이 되는 절연층 및 게이트 전극 위의 절연층이 되는 절연층은, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 성막한다.
게이트 전극이 되는 도전층은 스퍼터링법 등을 사용하여 성막한다.
다음에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여, 게이트 절연층이 되는 절연층, 게이트 전극이 되는 도전층 및 게이트 전극 위의 절연층이 되는 절연층을 에칭하여 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)의 적층체를 형성한다.
<측벽의 형성>
다음에, 측벽(714b)을 게이트 절연층(712), 게이트 전극(711), 및 게이트 전극 위의 절연층(714a)의 적층체의 측면에 접하여 형성한다.
측벽이 되는 절연층은, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 성막한다.
다음에, 이방성의 에칭을 행하여, 적층체의 측면에 접하는 절연층을 남기고 측벽을 형성한다(도 7b 참조).
<소스 전극 또는 드레인 전극으로서 기능하는 전극의 형성>
다음에, 소스 전극 또는 드레인 전극으로서 기능하는 전극(751), 전극(752)을 형성한다.
소스 전극 또는 드레인 전극이 되는 도전 재료를 함유하는 층은, 스퍼터링법 등을 사용하여 성막한다.
다음에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여, 도전 재료를 함유하는 층을 선택적으로 에칭하여 전극(751), 전극(752)을 형성한다(도 7c 참조). 또한, 동일한 도전 재료를 함유하는 층으로 이루어지는 배선 등(도시 생략)도 동일한 공정으로 형성한다.
또한, 채널 길이(L)를 10nm 이상 1000nm(1㎛) 이하, 특히 25nm 미만의 트랜지스터를 형성하는 경우, 파장이 수 nm 내지 수십 nm의 짧은 초자외선(Extreme Ultraviolet)을 사용하여 마스크를 형성하면 바람직하다. 초자외선을 사용하면, 해상도가 높고 초점 심도도 크기 때문이다.
또한, 소스 전극 또는 드레인 전극으로서 기능하는 전극의 단부를 테이퍼 형상으로 형성하면 좋다. 소스 전극 또는 드레인 전극으로서 기능하는 전극의 단부를 테이퍼 형상으로 하면, 본 공정 이후에 형성되는 층(예를 들면 게이트 절연층)의 단락을 방지하여, 피복성을 향상시킬 수 있다. 또한 테이퍼각은, 예를 들면, 30°이상 60°이하로 하는 것이 바람직하다.
또한, 도전 재료를 함유하는 층을 티타늄층이나 질화티타늄층의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 및 드레인 전극으로의 가공이 용이하다.
<트랜지스터를 보호하는 절연층의 형성>
다음에, 트랜지스터를 보호하는 절연층(705)을 형성한다.
트랜지스터를 보호하는 절연층은, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 성막한다.
이상의 공정에 의해, 채널이 형성되는 영역에 산화물 반도체 재료를 사용한 트랜지스터(710)를 제작할 수 있다.
또한, 본 실시형태에 있어서 사용하는 레지스트 마스크는, 포토리소그래피 공정에 의해 형성되는 것으로 한정되지 않는다. 포토리소그래피법 이외에, 잉크젯법, 인쇄법 등을 적절히 사용하여 형성할 수 있다. 포토마스크를 사용하지 않고 레지스트 마스크를 형성하면, 반도체 장치의 제조 비용을 저감시킬 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 6)
본 실시형태에서는, 본 발명의 일 형태의 반도체 기억 장치가 포함하는 개폐기에 사용할 수 있는 트랜지스터에 적용 가능한 산화물 반도체층의 형성 방법에 관해서 설명한다. 구체적으로는, 캐리어 밀도가 저감되어, 실질적으로 I형의 산화물 반도체층의 제작 방법에 관해서, 도 8을 사용하여 설명한다.
<하지가 되는 절연층의 구성 및 그 제작 방법>
기판(501)에 절연층(504)을 형성한다. 채널이 형성되는 산화물 반도체층의 하지가 되는 절연층(504)의 적어도 산화물 반도체층에 접하는 영역은, 열처리에 의해 산소가 탈리되는 절연층을 포함하는 구성이 바람직하다. 왜냐하면, 절연층(504)이 산소 과잉 영역을 가지면, 산화물 반도체층으로부터 절연층(504)으로 산소가 이동하는 현상을 방지할 수 있고, 또한 나중에 설명하는 열처리를 가함으로써, 절연층(504)으로부터 산화물 반도체층으로, 산소를 공급할 수 있기 때문이다.
하지가 되는 절연층이 적층 구조인 경우, 산소 과잉 영역을 갖는 산화물 절연층을 산화물 반도체층 측에 포함하는 구성이 보다 바람직하다.
예를 들면, 하지가 되는 절연층은, 산화물 반도체층 측에서부터, 산소 과잉 영역을 갖는 산화실리콘층과, 산화알루미늄층의 적층 구조로 하는 구성이 바람직하다.
또한, 본 명세서 등에 있어서,「열처리에 의해 산소가 탈리된다」란, TDS(Thermal Desorption Spectroscopy: 승온 탈리 가스 분광법) 분석으로, 산소 원자로 환산한 산소의 탈리량(또는 방출량)이 1.0×1018cm-3 이상, 바람직하게는 3.0×1020cm-3 이상인 것을 말한다. 또한,「열처리에 의해 산소가 탈리되지 않는다」란, TDS 분석으로, 산소 원자로 환산한 산소의 탈리량(또는 방출량)이 1.0×1018cm-3 미만인 것을 말한다.
열처리에 의해 산소가 탈리되는 절연층을 제작하는 방법으로서는, 산소 분위기하에서 성막하는 방법, 또는, 성막 후에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함한다)를 주입하는 방법 등을 들 수 있다.
산소의 주입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
<불순물 농도가 저감된 산화물 반도체층의 형성 방법 1: 성막 방법>
산화물 반도체층(413a)을, 하지가 되는 절연층(504) 위에 형성한다(도 8a 참조). 산화물 반도체층(413a)은, 나중에 채널이 형성되는 산화물 반도체층이 되기 때문에, 수소 원자를 함유하는 불순물이 최대한 배제되도록 형성한다. 왜냐하면, 수소 원자를 함유하는 불순물은, 산화물 반도체층에 도너 준위를 형성하기 쉽기 때문이다.
수소 원자를 함유하는 불순물이 저감된 산화물 반도체층을 제작하는 방법으로서는, 스퍼터링법을 사용하여 성막하는 것이 바람직하다. 특히, 대기에 폭로되어 있지 않은 절연층을 하지로 하여, 상기 절연층에 연속하여 산화물 반도체층을 성막하는 방법이 바람직하다.
예를 들면, 기판 표면에 부착된 수소를 함유하는 불순물을, 열처리 또는 플라즈마 처리로 제거한 후, 대기로 해방하지 않고 하지가 되는 절연층을 형성하고, 계속해서 대기로 해방하지 않고 산화물 반도체층을 형성해도 좋다. 이와 같이 함으로써, 하지가 되는 절연층의 표면에 부착된 수소를 함유하는 불순물을 저감시키고, 또한, 기판과 하지가 되는 절연층의 계면, 및, 하지가 되는 절연층과 산화물 반도체층의 계면에, 대기 성분이 부착되는 현상을 억제할 수 있다.
또한, 스퍼터링법을 사용하여 산화물 반도체층을 성막하기 전에, 처리실에 아르곤 가스를 도입하여 플라즈마를 발생시키는 역스퍼터링을 행하여, 하지가 되는 절연층의 표면에 부착되어 있는 분말상 물질(파티클, 먼지라고도 한다)을 제거하는 것이 바람직하다.
역스퍼터링이란, 타깃측에 전압을 인가하지 않고, 아르곤 분위기 하에서 기판측에 RF 전원을 사용하여 전압을 인가하여 기판 근방에 플라즈마를 형성하여 표면을 개질하는 방법이다. 또한, 아르곤 분위기 대신에 질소, 헬륨, 산소 등을 사용해도 좋다.
또한, 산화물 반도체층을, 리크 레이트가 작은 처리실을 사용하여 성막하는 방법이 바람직하다. 구체적으로는, 스퍼터링 장치의 처리실의 리크 레이트를 1×10-10Pa·㎥/초 이하로 함으로써, 성막 도중에 있어서의 산화물 반도체층 중으로, 알칼리 금속, 수소화물 등의 불순물의 혼입을 저감시킬 수 있다.
또한, 산화물 반도체층을 흡착형의 진공 펌프(예를 들면, 크라이오 펌프 등)를 사용하여 배기된 스퍼터링 장치의 처리실에서 성막하는 방법이 바람직하다. 배기계로부터 알칼리 금속, 수소 원자, 수소 분자, 물, 수산기, 또는 수소화물 등의 불순물의 역류를 저감시킬 수 있다.
또한, 산화물 반도체층을, 스퍼터링 장치의 처리실 내에 고순도의 분위기 가스를 공급하고, 성막하는 방법이 바람직하다. 구체적으로는, 물, 수산기를 함유하는 화합물 또는 수소화물 등의 불순물이 제거된 고순도의 희가스(대표적으로는 아르곤), 산소, 또는 희가스와 산소의 혼합 가스를 적절히 사용하는 것으로 한다.
예를 들면, 아르곤의 순도를, 9N(99.9999999%) 이상(H2O는, 0.1ppb 미만, H2은, 0.5ppb 미만)으로 하고, 이슬점 -121℃로 한다. 또한, 산소의 농도는, 8N(99.999999%) 이상(H2O는, 1ppb 미만, H2은, 1ppb 미만)으로 하고, 이슬점 -112℃로 한다.
또한, 희가스와 산소의 혼합 가스를 사용하는 경우에는, 산소의 유량 비율을 크게 하는 것이 바람직하다.
《산화물 반도체층의 성막 조건의 일례》
성막 조건의 일례로서는, 기판과 타깃 사이의 거리를 100mm, 압력 0.6Pa, 직류(DC) 전원 0.5kW, 산소(산소 유량 비율 100%) 분위기하의 조건이 적용된다. 또한, 펄스 직류(DC) 전원을 사용하면, 성막시에 발생하는 진애를 경감시킬 수 있고, 막 두께 분포도 균일해지기 때문에 바람직하다.
<불순물 농도가 저감된 산화물 반도체층의 형성 방법 2: 제 1 열처리>
수소 원자를 함유하는 불순물이 최대한 배제된 산화물 반도체층(413b)을 형성한다(도 8b 참조).
수소 원자를 함유하는 불순물이 저감된 산화물 반도체층을 제작하는 방법으로서는, 산화물 반도체층 중의 수분 또는 수소 등의 불순물을 저감(탈수화 또는 탈수소화라고도 한다)하기 위해서, 산화물 반도체층에 제 1 열처리를 가하는 방법이 바람직하다.
제 1 열처리를 행하는 경우, 산화물 반도체층에 접하는 절연층은, 열처리에 의해 산소가 탈리되는 절연층을 사용하는 것이 바람직하다. 왜냐하면, 제 1 열처리를 행하면, 수소 원자를 함유하는 불순물과 함께, 산소도 산화물 반도체층으로부터 방출되어 버리기 때문이다. 산소가 방출된 산화물 반도체층에 발생하는 산소 결손의 일부가 도너가 되고, 산화물 반도체층에 캐리어가 발생하여, 트랜지스터의 특성에 영향을 줄 우려가 있다.
제 1 열처리의 온도는, 예를 들면, 150℃ 이상 기판 변형점 온도 미만, 바람직하게는 250℃ 이상 450℃ 이하, 더욱 바람직하게는 300℃ 이상 450℃ 이하로 한다.
제 1 열처리의 시간은 3분 내지 24시간으로 한다. 24시간을 초과하는 열처리는 생산성의 저하를 초래하기 때문에 바람직하지 못하다.
제 1 열처리는 산화성 분위기 또는 불활성 분위기에서 행한다. 여기에서, 산화성 분위기는, 산소, 오존 또는 질화산소 등의 산화성 가스를 10ppm 이상 함유하는 분위기를 말한다. 또한, 불활성 분위기는, 상기의 산화성 가스가 10ppm 미만이며, 그 외, 질소 또는 희가스로 충전된 분위기를 말한다.
예를 들면, 감압 분위기하, 질소나 희가스 등의 불활성 가스 분위기하, 산소 가스 분위기하, 또는 초건조 에어(CRDS(캐비티 링다운 레이저 분광법)) 방식의 이슬점계를 사용하여 측정한 경우의 수분량이 20ppm(이슬점 환산으로 -55℃) 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기) 분위기하로 한다.
또한, 질소, 또는 헬륨, 네온, 아르곤 등의 희가스에, 물, 수소 등이 함유되지 않는 것이 바람직하다. 또는, 열처리 장치에 도입하는 질소, 또는 헬륨, 네온, 아르곤 등의 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
제 1 열처리에 사용하는 가열 장치는 특별히 한정되지 않는다. 상기 가열 장치는 저항 발열체 등의 발열체로부터의 열전도 또는 열복사에 의해, 피처리물을 가열하는 장치를 포함하고 있어도 좋다.
예를 들면, 전기로나, LRTA(Lamp Rapid Thermal Anneal) 장치, GRTA(Gas Rapid Thermal Anneal) 장치 등의 RTA(Rapid Thermal Anneal) 장치를 사용할 수 있다. LRTA 장치는, 할로겐 램프, 메탈할라이드 램프, 크세논 아크 램프, 카본 아크 램프, 고압 나트륨 램프, 고압 수은 램프 등의 램프로부터 발하는 광(전자파)의 복사에 의해, 피처리물을 가열하는 장치이다. GRTA 장치는, 고온의 가스를 사용하여 열처리를 행하는 장치이다.
이상의 제 1 열처리를 가함으로써, 산화물 반도체층으로부터 수소(물, 수산기를 함유하는 화합물)가 방출되어진다. 또한, 제 1 열처리에 의해, 불순물이 저감되어, i형(진성) 또는 실질적으로 i형의 산화물 반도체층을 형성할 수 있다.
제 1 열처리에 의해, 산화물 반도체층으로부터 불안정한 캐리어원인 수소를 탈리시킬 수 있기 때문에, 트랜지스터의 임계값 전압이 마이너스 방향으로 변동되는 현상을 억제할 수 있다. 또한, 트랜지스터의 신뢰성을 향상시킬 수 있다.
<변형예>
제 1 열처리 후, 산화물 반도체층에 산소(적어도, 산소 라디칼, 산소 원자, 산소 이온 중 어느 하나를 포함한다)를 주입해도 좋다.
산소의 주입 방법으로서는, 이온 주입법, 이온 도핑법, 플라즈마 침지 이온 주입법, 플라즈마 처리 등을 사용할 수 있다.
<게이트 절연층의 구성 및 그 제작 방법>
채널이 형성되는 산화물 반도체층(513)을 덮는 게이트 절연층(512)의 적어도 산화물 반도체층에 접하는 영역은, 열처리에 의해 산소가 탈리되는 절연층을 포함하는 구성이 바람직하다. 왜냐하면, 게이트 절연층(512)이 산소 과잉 영역을 가지면, 산화물 반도체층(513)으로부터 게이트 절연층(512)으로 산소가 이동하는 현상을 방지할 수 있고, 또한 나중에 설명하는 제 2 열처리를 가함으로써, 게이트 절연층(512)으로부터 산화물 반도체층(513)으로, 산소를 공급할 수 있기 때문이다.
채널이 형성되는 산화물 반도체층을 덮는 절연층이 적층 구조인 경우, 산소 과잉 영역을 갖는 산화물 절연층을 산화물 반도체층 측에 포함하는 구성이 보다 바람직하다.
예를 들면, 채널이 형성되는 산화물 반도체층을 덮는 절연층은, 산화물 반도체층 측으로부터, 산소 과잉 영역을 갖는 산화실리콘층과, 산화알루미늄층의 적층 구조로 하는 구성이 바람직하다.
산화알루미늄층은, 수소, 수분 등의 불순물, 및 산소 둘 다를 투과시키지 않는 효과, 바꿔 말하면 차단 효과(블록 효과)가 높고, 산화알루미늄층을 성막 후에 제 2 열처리를 행하면, 산화물 반도체층으로부터의 산소의 방출을 방지할 수 있기 때문이다.
<게이트 절연층, 게이트 전극 및 게이트 전극 위의 절연층의 형성>
다음에, 게이트 절연층(512), 게이트 전극(511), 및 게이트 전극 위의 절연층(514a)의 적층체를 산화물 반도체층(513) 위에 형성한다.
게이트 절연층이 되는 절연층 및 게이트 전극 위의 절연층이 되는 절연층은, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 성막한다.
게이트 전극이 되는 도전층은 스퍼터링법 등을 사용하여 성막한다.
다음에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여, 게이트 절연층이 되는 절연층, 게이트 전극이 되는 도전층 및 게이트 전극 위의 절연층이 되는 절연층을 에칭하여 게이트 절연층(512), 게이트 전극(511), 및 게이트 전극 위의 절연층(514a)의 적층체를 형성한다.
<측벽의 형성>
다음에, 절연층(514b)을 게이트 절연층(512), 게이트 전극(511), 및 게이트 전극 위의 절연층(514a)의 적층체의 측벽에 접하여 형성한다.
측벽이 되는 절연층은, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 성막한다.
다음에, 이방성의 에칭을 행하여, 적층체의 측면에 접하는 절연층을 남기고 측벽을 형성한다.
<산소가 공급된 산화물 반도체층의 제작 방법 1: 제 2 열처리>
채널이 형성되는 산화물 반도체층(513)은, 산소가 공급된 산화물 반도체층이 바람직하다. 특히, 산소 결손이 보충된 산화물 반도체층이 바람직하다. 왜냐하면, 산소 결손의 일부가 도너가 되어 산화물 반도체층에 캐리어가 발생하고, 트랜지스터의 특성에 영향을 줄 우려가 있기 때문이다.
산소가 공급된 산화물 반도체층을 제작하는 방법으로서는, 열처리에 의해 산소가 탈리되는 절연층과 채널이 형성되는 산화물 반도체층이 접한 상태에서, 제 2 열처리를 가하는 방법을 들 수 있다. 구체적으로는, 열처리에 의해 산소가 탈리되는 절연층을 사용하여 하지가 되는 절연층 또는/및 채널이 형성되는 영역을 덮는 절연층을 형성하고, 제 2 열처리를 가하여 산화물 반도체층에 산소를 공급하면 좋다(도 8c 참조).
또한, 제 2 열처리는, 산화물 반도체층의 채널이 형성되는 영역에 열처리에 의해 산소가 탈리되는 절연층을 포함하는 절연층이 접하여 형성된 후이면, 어느 공정 이후라도 효과를 나타낸다.
특히, 산화물 반도체층 측으로부터, 산소 과잉 영역을 갖는 산화실리콘층과, 차단 효과(블록 효과)가 높은 산화알루미늄층의 적층 구조로 하고, 산화알루미늄층이 형성된 상태에서 제 2 열처리를 가하는 방법이 바람직하다.
제 2 열처리는, 질소, 산소, 초건조 공기(물의 함유량이 20ppm 이하, 바람직하게는 1ppm 이하, 보다 바람직하게는 10ppb 이하의 공기), 또는 희가스(아르곤, 헬륨 등)의 분위기 하에서 행하면 좋은데, 상기 질소, 산소, 초건조 공기, 또는 희가스 등의 분위기에 물, 수소 등이 함유되지 않는 것이 바람직하다. 또한, 열처리 장치에 도입하는 질소, 산소, 또는 희가스의 순도를, 6N(99.9999%) 이상 바람직하게는 7N(99.99999%) 이상(즉 불순물 농도를 1ppm 이하, 바람직하게는 0.1ppm 이하)으로 하는 것이 바람직하다.
《산소 원자로 환산한 산소의 탈리량의 측정 방법》
이하, 산소의 방출량을 TDS 분석으로 산소 원자로 환산하여 정량하는 방법에 관해서 설명한다.
TDS 분석했을 때의 기체의 탈리량은, 스펙트럼의 적분값에 비례한다. 이로 인해, 절연층의 스펙트럼의 적분값과, 표준 시료의 기준값에 대한 비에 의해, 기체의 탈리량을 계산할 수 있다. 표준 시료의 기준값이란, 소정의 원자를 함유하는 시료의, 스펙트럼의 적분값에 대한 원자의 밀도 비율이다.
예를 들면, 표준 시료인 소정의 밀도의 수소를 함유하는 실리콘 웨이퍼의 TDS 분석 결과, 및 절연층의 TDS 분석 결과로부터, 절연층의 산소 분자의 탈리량(NO2)은, 수학식 1로 구할 수 있다. 여기에서, TDS 분석으로 얻어지는 질량수 32로 검출되는 스펙트럼 전체가 산소 분자 유래라고 가정한다. 질량수 32의 것으로서 CH3OH가 있지만, 존재할 가능성이 낮은 것으로서 여기에서는 고려하지 않는다. 또한, 산소 원자의 동위체인 질량수 17의 산소 원자 및 질량수 18의 산소 원자를 함유하는 산소 분자에 관해서도, 자연계에 있어서의 존재 비율이 극미량이기 때문에 고려하지 않는다.
[수학식 1]
NO2 = NH2 / SH2 × SO2 × α
NH2는, 표준 시료로부터 탈리된 수소 분자를 밀도로 환산한 값이다. SH2는, 표준 시료를 TDS 분석했을 때의 스펙트럼의 적분값이다. 여기에서, 표준 시료의 기준값을, NH2/SH2로 한다. SO2는, 절연층을 TDS 분석했을 때의 스펙트럼의 적분값이다. α는, TDS 분석에 있어서의 스펙트럼 강도에 영향을 주는 계수이다. 수학식 1의 상세한 것에 관해서는, 일본 공개특허공보 제(평)6-275697호를 참조할 수 있다. 또한, 상기한 산소의 탈리량의 수치는, 덴시가가쿠 가부시키가이샤 제조의 승온 탈리 분석 장치 EMD-WA1000S/W를 사용하고, 표준 시료로서 1×1016cm-3의 수소 원자를 함유하는 실리콘 웨이퍼를 사용하여 측정한 수치이다.
또한, TDS 분석에 있어서, 산소의 일부는 산소 원자로서 검출된다. 산소 분자와 산소 원자의 비율은, 산소 분자의 이온화율로부터 산출할 수 있다. 또한, 상기의 α는 산소 분자의 이온화율을 포함하기 때문에, 산소 분자의 탈리량을 평가함으로써, 산소 원자의 탈리량에 관해서도 추산할 수 있다.
또한, NO2은 산소 분자의 탈리량이다. 절연층에 있어서는, 산소 원자로 환산했을 때의 산소의 탈리량은, 산소 분자의 탈리량의 2배가 된다.
열처리에 의해 산소가 탈리되는 층의 일례로서, 산소가 과잉인 산화실리콘(SiOx(x>2))이 있다. 산소가 과잉인 산화실리콘(SiOx(x>2))이란, 실리콘 원자수의 2배보다 많은 산소 원자를 단위 체적당 함유하는 것이다. 단위 체적당 실리콘 원자수 및 산소 원자수는, 러더포드 후방산란법에 의해 측정한 값이다.
<소스 전극 또는 드레인 전극으로서 기능하는 전극의 형성>
다음에, 소스 전극 또는 드레인 전극으로서 기능하는 전극(551), 전극(552)을 형성한다.
소스 전극 또는 드레인 전극이 되는 도전 재료를 함유하는 층은, 스퍼터링법 등을 사용하여 성막한다.
다음에, 포토리소그래피 공정에 의해 레지스트 마스크를 형성하고, 상기 레지스트 마스크를 사용하여, 도전 재료를 함유하는 층을 선택적으로 에칭하여 전극(551), 전극(552)을 형성한다. 또한, 동일한 도전 재료를 함유하는 층으로 이루어지는 배선 등(도시 생략)도 동일한 공정으로 형성한다.
또한, 채널 길이(L)를 10nm 이상 1000nm(1㎛) 이하, 특히 25nm 미만의 트랜지스터를 형성하는 경우, 파장이 수 nm 내지 수십 nm의 짧은 초자외선(Extreme Ultraviolet)을 사용하여 마스크를 형성하면 바람직하다. 초자외선을 사용하면, 해상도가 높고 초점 심도도 크기 때문이다.
또한, 소스 전극 또는 드레인 전극으로서 기능하는 전극의 단부를 테이퍼 형상으로 형성하면 좋다. 소스 전극 또는 드레인 전극으로서 기능하는 전극의 단부를 테이퍼 형상으로 하면, 본 공정 이후에 형성되는 층(예를 들면 게이트 절연층)의 단락을 방지하여, 피복성을 향상시킬 수 있다. 또한 테이퍼각은, 예를 들면, 30°이상 60°이하로 하는 것이 바람직하다.
또한, 도전 재료를 함유하는 층을 티타늄층이나 질화티타늄층의 단층 구조로 하는 경우에는, 테이퍼 형상을 갖는 소스 전극 및 드레인 전극으로의 가공이 용이하다.
<트랜지스터를 보호하는 절연층의 형성>
다음에, 트랜지스터를 보호하는 절연층(505)을 형성한다.
트랜지스터를 보호하는 절연층은, 플라즈마 CVD법이나 스퍼터링법 등을 사용하여 성막한다(도 8d 참조).
이상과 같이, 채널이 형성되는 산화물 반도체층의 캐리어의 생성을 억제할 수 있기 때문에, 트랜지스터의 특성의 변동을 억제할 수 있다. 또한, 오프 리크 전류를 채널 폭 1㎛당 1×10-17A 이하로 억제할 수 있다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
(실시형태 7)
본 실시형태에서는, 본 발명의 일 형태의 반도체 기억 장치가 포함하는 개폐기에 사용할 수 있는 트랜지스터에 적용 가능한 산화물 반도체층에 관해서 설명한다. 구체적으로는, c축 배향 결정을 갖는 산화물 반도체층에 관해서 설명한다.
본 실시형태에서는, c축 배향하고, 또한 ab면, 표면 또는 계면의 방향에서 볼 때 삼각 형상 또는 육각 형상의 원자 배열을 가지고, c축에 있어서는 금속 원자가 층상 또는 금속 원자와 산소 원자가 층상으로 배열되어 있고, ab면에 있어서는 a축 또는 b축의 방향이 상이한(c축을 중심으로 회전한) 결정(CAAC: C Axis Aligned Crystal이라고도 한다.)을 포함하는 산화물에 관해서 설명한다.
CAAC를 포함하는 산화물이란, 광의적으로, 비단결정로서, 그 ab면에 수직한 방향에서 볼 때, 삼각형, 육각형, 정삼각형 또는 정육각형의 원자 배열을 가지고, 또한 c축 방향에 수직한 방향에서 볼 때, 금속 원자가 층상, 또는 금속 원자와 산소 원자가 층상으로 배열된 상을 포함하는 산화물을 말한다.
CAAC는 단결정은 아니지만, 비정질만으로 형성되어 있는 것도 아니다. 또한, CAAC는 결정화된 부분(결정 부분)을 포함하지만, 1개의 결정 부분과 다른 결정 부분의 경계를 명확하게 판별할 수 없는 경우도 있다.
CAAC에 산소가 함유되는 경우, 산소의 일부는 질소로 치환되어도 좋다. 또한, CAAC를 구성하는 개개의 결정 부분의 c축은 일정한 방향(예를 들면, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직한 방향)으로 정렬되어 있어도 좋다. 또는, CAAC를 구성하는 개개의 결정 부분의 ab면의 법선은 일정한 방향(예를 들면, CAAC가 형성되는 기판면, CAAC의 표면 등에 수직한 방향)을 향하고 있어도 좋다.
CAAC는, 그 조성 등에 따라, 도체이거나, 반도체이거나, 절연체이거나 한다. 또한, 그 조성 등에 따라, 가시광에 대해 투명하거나 불투명하거나 한다.
이러한 CAAC의 예로서, 막 형상으로 형성되고, 막 표면 또는 형성되는 기판면에 수직한 방향에서 관찰하면 삼각형 또는 육각형의 원자 배열이 확인되고, 또한 그 막 단면을 관찰하면 금속 원자 또는 금속 원자 및 산소 원자(또는 질소 원자)의 층상 배열이 확인되는 결정을 들 수도 있다.
CAAC에 관해서 도 9 내지 도 11을 사용하여 상세하게 설명한다. 또한, 특별히 언급하지 않는 한, 도 9 내지 도 11은 상방향을 c축 방향으로 하고, c축 방향과 직교하는 면을 ab면으로 한다. 또한, 단순히 상반분, 하반분이라고 하는 경우, ab면을 경계로 한 경우의 상반분, 하반분을 말한다. 또한, 도 9에 있어서, 원으로 둘러싸인 O는 4배위의 O를 나타내고, 2중원은 3배위의 O를 나타낸다.
도 9a에, 1개의 6배위의 In과, In에 근접한 6개의 4배위의 산소 원자(이하 4배위의 O)를 갖는 구조를 도시한다. 여기에서는, 금속 원자 1개에 대해, 근접한 산소 원자만 나타낸 구조를 소그룹이라고 부른다. 도 9a의 구조는, 팔면체 구조를 취하지만, 간단하게 하기 위해 평면 구조로 나타내고 있다. 또한, 도 9a의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있다. 도 9a에 도시하는 소그룹은 전하가 0이다.
도 9b에, 1개의 5배위의 Ga와, Ga에 근접한 3개의 3배위의 산소 원자(이하 3배위의 O)와, Ga에 근접한 2개의 4배위의 O를 갖는 구조를 도시한다. 3배위의 O는, 모두 ab면에 존재한다. 도 9b의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있다. 또한, In도 5배위를 취하기 때문에, 도 9b에 도시하는 구조를 취할 수 있다. 도 9b에 도시하는 소그룹은 전하가 0이다.
도 9c에, 1개의 4배위의 Zn과, Zn에 근접한 4개의 4배위의 O를 갖는 구조를 도시한다. 도 9c의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 또는, 도 9c의 상반분에 3개의 4배위의 O가 있고, 하반분에 1개의 4배위의 O가 있어도 좋다. 도 9c에 도시하는 소그룹은 전하가 0이다.
도 9d에, 1개의 6배위의 Sn과, Sn에 근접한 6개의 4배위의 O를 갖는 구조를 도시한다. 도 9d의 상반분에는 3개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있다. 도 9d에 도시하는 소그룹은 전하가 +1이 된다.
도 9e에, 2개의 Zn을 함유하는 소그룹을 도시한다. 도 9e의 상반분에는 1개의 4배위의 O가 있고, 하반분에는 1개의 4배위의 O가 있다. 도 9e에 도시하는 소그룹은 전하가 -1이 된다.
여기에서는, 복수의 소그룹의 집합체를 중그룹이라고 부르고, 복수의 중그룹의 집합체를 대그룹(유닛 셀이라고도 말한다.)이라고 부른다.
여기에서, 이들 소그룹끼리가 결합하는 규칙에 관해서 설명한다. 도 9a에 도시하는 6배위의 In의 상반분의 3개의 O는 하방향에 각각 3개의 근접 In을 가지고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 In을 가진다. 도 9b에 도시하는 5배위의 Ga의 상반분의 1개의 O는 하방향에 1개의 근접 Ga를 가지고, 하반분의 1개의 O는 상방향에 1개의 근접 Ga를 가진다. 도 9c에 도시하는 4배위의 Zn의 상반분의 1개의 O는 하방향에 1개의 근접 Zn을 가지고, 하반분의 3개의 O는, 상방향에 각각 3개의 근접 Zn을 가진다. 이와 같이, 금속 원자의 상방향의 4배위의 O의 수와, 그 O의 하방향에 있는 근접 금속 원자의 수는 동일하며, 마찬가지로 금속 원자의 하방향의 4배위의 O의 수와, 그 O의 상방향에 있는 근접 금속 원자의 수는 동일하다. O는 4배위이기 때문에, 하방향에 있는 근접 금속 원자의 수와, 상방향에 있는 근접 금속 원자의 수의 합은 4가 된다. 따라서, 금속 원자의 상방향에 있는 4배위의 O의 수와, 다른 금속 원자의 하방향에 있는 4배위의 O의 수의 합이 4개일 때, 금속 원자를 갖는 2종의 소그룹끼리는 결합할 수 있다. 그 이유를 이하에 나타낸다. 예를 들면, 6배위의 금속 원자(In 또는 Sn)가 하반분의 4배위의 O를 개재하여 결합하는 경우, 4배위의 O가 3개이기 때문에, 5배위의 금속 원자(Ga 또는 In), 또는 4배위의 금속 원자(Zn) 중 어느 하나와 결합하게 된다.
이들 배위수를 갖는 금속 원자는, c축 방향에 있어서, 4배위의 O를 개재하여 결합한다.
또한, 이것 외에도, 층 구조의 합계 전하가 0이 되도록 복수의 소그룹이 결합하여 중그룹을 구성한다.
도 10a에, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다. 도 10b에, 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 10c는, 도 10b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시한다.
도 10a에 있어서는, 간단하게 하기 위해, 3배위의 O는 생략하고, 4배위의 O는 개수만 나타내고, 예를 들면, Sn의 상반분 및 하반분에는 각각 3개씩 4배위의 O가 있는 것을 동그라미 3으로서 나타내고 있다. 마찬가지로, 도 10a에 있어서, In의 상반분 및 하반분에는 각각 1개씩 4배위의 O가 있고, 동그라미 1로서 나타내고 있다. 또한, 마찬가지로, 도 10a에 있어서, 하반분에는 1개의 4배위의 O가 있고, 상반분에는 3개의 4배위의 O가 있는 Zn과, 상반분에는 1개의 4배위의 O가 있고, 하반분에는 3개의 4배위의 O가 있는 Zn을 나타내고 있다.
도 10a에 있어서, In-Sn-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn이, 4배위의 O가 1개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 3개의 4배위의 O가 있는 Zn과 결합하고, 그 Zn의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고, 그 In이, 상반분에 1개의 4배위의 O가 있는 Zn 2개로 이루어지는 소그룹과 결합하고, 이 소그룹의 하반분의 1개의 4배위의 O를 개재하여 4배위의 O가 3개씩 상반분 및 하반분에 있는 Sn과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
여기에서, 3배위의 O 및 4배위의 O의 경우, 결합 1개당의 전하는 각각 -0.667, -0.5로 생각할 수 있다. 예를 들면, In(6배위 또는 5배위), Zn(4배위), Sn(5배위 또는 6배위)의 전하는, 각각 +3, +2, +4이다. 따라서, Sn을 함유하는 소그룹은 전하가 +1이 된다. 이로 인해, Sn을 함유하는 층 구조를 형성하기 위해서는, 전하 +1을 상쇄하는 전하 -1이 필요해진다. 전하 -1을 취하는 구조로서, 도 9e에 도시하는 바와 같이, 2개의 Zn을 함유하는 소그룹을 들 수 있다. 예를 들면, Sn을 함유하는 소그룹 1개에 대해, 2개의 Zn을 함유하는 소그룹이 1개 있으면, 전하가 상쇄되기 때문에, 층 구조의 합계 전하를 0으로 할 수 있다.
구체적으로는, 도 10b에 도시한 대그룹이 반복됨으로써, In-Sn-Zn-O계의 결정(In2SnZn3O8)을 얻을 수 있다. 또한, 얻어지는 In-Sn-Zn-O계의 층 구조는, In2SnZn2O7(ZnO)m(m은 0 또는 자연수.)로 하는 조성식으로 나타낼 수 있다.
또한, 이것 외에도, 4원계 금속의 산화물인 In-Sn-Ga-Zn-O계 산화물이나, 3원계 금속의 산화물인 In-Ga-Zn-O계 산화물(IGZO라고도 표기한다.), In-Al-Zn-O계 산화물, Sn-Ga-Zn-O계 산화물, Al-Ga-Zn-O계 산화물, Sn-Al-Zn-O계 산화물이나, In-Hf-Zn-O계 산화물, In-La-Zn-O계 산화물, In-Ce-Zn-O계 산화물, In-Pr-Zn-O계 산화물, In-Nd-Zn-O계 산화물, In-Sm-Zn-O계 산화물, In-Eu-Zn-O계 산화물, In-Gd-Zn-O계 산화물, In-Tb-Zn-O계 산화물, In-Dy-Zn-O계 산화물, In-Ho-Zn-O계 산화물, In-Er-Zn-O계 산화물, In-Tm-Zn-O계 산화물, In-Yb-Zn-O계 산화물, In-Lu-Zn-O계 산화물이나, 2원계 금속의 산화물인 In-Zn-O계 산화물, Sn-Zn-O계 산화물, Al-Zn-O계 산화물, Zn-Mg-O계 산화물, Sn-Mg-O계 산화물, In-Mg-O계 산화물이나, In-Ga-O계 산화물 등을 사용한 경우도 마찬가지이다.
예를 들면, 도 11a에, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹의 모델도를 도시한다.
도 11a에 있어서, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 위에서부터 순차적으로 4배위의 O가 3개씩 상반분 및 하반분에 있는 In이, 4배위의 O가 1개 상반분에 있는 Zn과 결합하고, 그 Zn의 하반분의 3개의 4배위의 O를 개재하여, 4배위의 O가 1개씩 상반분 및 하반분에 있는 Ga와 결합하고, 그 Ga의 하반분의 1개의 4배위의 O를 개재하여, 4배위의 O가 3개씩 상반분 및 하반분에 있는 In과 결합하고 있는 구성이다. 이 중그룹이 복수 결합하여 대그룹을 구성한다.
도 11b에 3개의 중그룹으로 구성되는 대그룹을 도시한다. 또한, 도 11c는, 도 11b의 층 구조를 c축 방향에서 관찰한 경우의 원자 배열을 도시하고 있다.
여기에서, In(6배위 또는 5배위), Zn(4배위), Ga(5배위)의 전하는, 각각 +3, +2, +3이기 때문에, In, Zn 및 Ga 중 어느 하나를 함유하는 소그룹은, 전하가 0이 된다. 이로 인해, 이들 소그룹의 조합이면 중그룹의 합계 전하는 항상 0이 된다.
또한, In-Ga-Zn-O계의 층 구조를 구성하는 중그룹은, 도 11a에 도시한 중그룹으로 한정되지 않고, In, Ga, Zn의 배열이 상이한 중그룹을 조합한 대그룹도 취할 수 있다.
본 발명의 일 형태에 사용하는 트랜지스터를, 채널 형성 영역에 CAAC를 포함하는 산화물 반도체층이 적용된 구성으로 함으로써, 높은 신뢰성을 기대할 수 있어, 바람직하다.
본 실시형태는, 다른 실시형태에 기재한 구성과 적절히 조합하여 실시하는 것이 가능하다.
10 어드레스
12 비트열
20 캐시 히트 신호
30 메인 데이터
100 셀
101 인버터
102 인버터
103 트랜지스터
104 트랜지스터
105 노드
106 노드
110 셀
111 셀
112 셀
118 출력 신호선
119 출력 신호선
120 셀
121 셀
122 셀
125 입력 신호선
126 입력 신호선
210 라인
220 라인
300_1∼300_j 어레이
300a 어레이
300b 어레이
310a 어레이
310b 어레이
310c 어레이
320a 어레이
320b 어레이
320c 어레이
400 세트
400_1∼400_i 세트
401a 비트선
401b 반전 비트선
402a 비트선
402b 반전 비트선
410 세트
411 비트선
412 워드선
413a 산화물 반도체층
413b 산화물 반도체층
415a 개폐기
415b 개폐기
416a 게이트선
416b 게이트선
419 세트 구동 회로
420 세트
421 비트선
422 워드선
425a 개폐기
425b 개폐기
425c 개폐기
426a 게이트선
426b 게이트선
426c 게이트선
429 세트 구동 회로
450a 게이트선
451 워드선
461 워드선
490 세트 구동 회로
500 반도체 기억 장치
504 절연층
505 절연층
510 기억부
511 게이트 전극
512 게이트 절연층
513 산화물 반도체층
514a 절연층
514b 절연층
520 비교부
522_1~522_i 비교 회로
525 선택 회로
530 제어 회로
550 연산 장치
551 전극
552 전극
560 주기억 장치
701 기판
702 소자 분리 절연층
703 절연층
704 절연층
705 절연층
710 트랜지스터
710a 트랜지스터
710b 트랜지스터
711 게이트 전극
712 게이트 절연층
713 산화물 반도체층
714a 절연층
714b 측벽
720 트랜지스터
726a 전극
726b 전극
730a 어레이
730b 어레이
750 개폐기
751 전극
752 전극
1501 신호
1502 신호
1503 신호
1504 신호
1505 신호
1506 신호
1507 신호
1508 신호
1509 신호
1510 신호
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  4. 삭제
  5. 삭제
  6. 반도체 기억 장치에 있어서:
    태그 필드와 데이터 필드를 각각 포함하는 k(k는 2 이상의 자연수)개의 라인을 각각 포함하는 j(j는 2 이상의 자연수)개의 어레이를 각각 포함하는 i(i는 자연수)개의 세트를 포함하는 기억부와;
    i 개의 비교 회로 및 상기 i 개의 비교 회로와 상기 i 개의 세트가 접속되는 선택 회로를 포함하는 비교부와;
    상기 선택 회로와 접속되는 제어 회로로서, 어드레스 및/또는 상기 어드레스로 특정되는 메인 데이터가 입력되는 외부 입력 단자와 캐시 미스 신호 또는 캐시 히트 신호 및 상기 메인 데이터가 출력되는 외부 출력 단자를 포함하는, 상기 제어 회로를 포함하고,
    상기 i 개의 세트와 상기 i 개의 비교 회로는 각각 상기 제어 회로에 접속되고,
    상기 i 개의 세트 각각은 상기 i 개의 비교 회로 중 대응하는 비교 회로에 접속되고,
    상기 어드레스의 제 1 비트열은 상기 k 개의 라인 중 대응하는 라인에 할당되고,
    상기 어드레스의 제 2 비트열은 상기 대응하는 라인의 상기 태그 필드에 저장되고,
    상기 어드레스로 특정되는 상기 메인 데이터는 상기 대응하는 라인의 상기 데이터 필드에 저장되고,
    상기 비교부는 상기 제어 회로에 의해 선택되는 라인의 태그 필드의 제 2 비트열과 상기 제어 회로로부터 입력되는 어드레스의 제 2 비트열을 비교하여, 상기 태그 필드의 상기 제 2 비트열과 상기 제어 회로로부터 입력되는 상기 어드레스의 상기 제 2 비트열이 서로 일치하지 않는 경우 캐시 미스 신호를 상기 제어 회로로 출력하거나 또는 상기 태그 필드의 상기 제 2 비트열과 상기 제어 회로로부터 입력되는 상기 어드레스의 상기 제 2 비트열이 서로 일치하는 경우 캐시 히트 신호 및 라인의 데이터 필드에 저장된 메인 데이터를 상기 제어 회로로 출력하고,
    상기 외부 입력 단자를 통해 입력되는 어드레스 신호 또는 상기 비교부로부터 입력되는 상기 캐시 미스 신호에 응답하여, 상기 제어 회로는 상기 입력된 어드레스의 상기 제 1 비트열이 각각 할당되는 라인들을 선택하기 위한 라인 선택 신호 및 상기 j 개의 어레이 중 하나를 순차적으로 선택하기 위한 어레이 선택 신호를 상기 기억부로 출력하고, 상기 입력된 어드레스의 상기 제 2 비트열을 상기 비교 회로로 출력하고,
    상기 캐시 미스 신호는 상기 j 개의 어레이의 모두가 상기 어레이 선택 신호로 선택된 후 상기 비교부로부터 입력되는 상기 캐시 미스 신호에 응답하여 상기 외부 출력 단자를 통해 출력되고,
    상기 캐시 히트 신호 및 상기 메인 데이터는 상기 비교부로부터 입력되는 상기 캐시 히트 신호에 응답하여 상기 외부 출력 단자를 통해 출력되는, 반도체 기억 장치.
  7. 제 6 항에 있어서, 상기 세트의 각각에서, 상기 j 개의 어레이는 트랜지스터를 포함하는 개폐기를 통해 직렬로 접속되는, 반도체 기억 장치.
  8. 제 6 항에 있어서, 상기 세트의 각각에서, 상기 j 개의 어레이는 트랜지스터를 포함하는 개폐기를 통해 병렬로 접속되는, 반도체 기억 장치.
  9. 제 7 항에 있어서, 상기 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 기억 장치.
  10. 제 8 항에 있어서, 상기 트랜지스터는 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 기억 장치.
  11. 제 6 항에 있어서, 상기 j 개의 어레이 내의 상기 k 개의 라인의 각각은 복수의 SRAM을 포함하는, 반도체 기억 장치.
  12. 반도체 기억 장치의 구동 방법에 있어서:
    어드레스가 외부 입력 단자 및 외부 출력 단자를 포함하는 제어 회로의 상기 외부 입력 단자를 통해 입력되고, 상기 제어 회로가, 태그 필드 및 데이터 필드를 각각 포함하고 어드레스의 k 개의 제 1 비트열이 미리 할당되는 k(k는 2 이상의 자연수)개의 라인을 각각 포함하는 j(j는 2 이상의 자연수)개의 어레이를 각각 포함하는 i(i는 자연수)개의 세트를 포함하는 기억부로, 상기 기억부 내의 상기 j 개의 어레이 중 하나를 선택하기 위한 어레이 선택 신호 및 상기 k 개의 라인으로부터 상기 어드레스에 대응하는 라인을 선택하기 위한 라인 선택 신호를 출력하고, 상기 어드레스의 제 2 비트열이 i 개의 비교 회로 및 상기 i 개의 비교 회로와 상기 i 개의 세트가 접속되는 선택 회로를 포함하는 비교부로 출력되고, 상기 i 개의 세트의 각각은 상기 i 개의 비교 회로 중 대응하는 비교 회로에 접속되는, 제 1 단계와;
    상기 비교부의 상기 i 개의 비교 회로가 선택된 i 개의 라인의 상기 태그 필드의 제 2 비트열과 상기 제어 회로로부터 입력되는 상기 어드레스의 상기 제 2 비트열을 비교하고, 상기 비교 회로가 상기 태그 필드의 상기 제 2 비트열과 상기 제어 회로로부터 입력되는 상기 어드레스의 상기 제 2 비트열이 서로 일치하는 경우 캐시 히트 신호를 상기 선택 회로로 출력하거나 또는 상기 태그 필드의 상기 제 2 비트열과 상기 제어 회로로부터 입력되는 상기 어드레스의 상기 제 2 비트열이 서로 일치하지 않는 경우 캐시 미스 신호를 상기 선택 회로로 출력하는, 제 2 단계와;
    상기 선택 회로가 상기 캐시 히트 신호를 출력하는 상기 비교 회로에 접속된 세트 내의 상기 제어 회로로부터 입력되는 상기 어드레스의 상기 제 2 비트열에 일치하는 제 2 비트열을 갖는 상기 태그 필드를 포함하는 라인의 상기 데이터 필드 내에 저장된 메인 데이터를 출력하는, 제 3 단계와;
    상기 i 개의 비교 회로의 모두가 캐시 미스 신호를 출력할 때, 상기 비교부가 상기 제어 회로로 상기 캐시 미스 신호를 출력하는, 제 4 단계와;
    상기 제어 회로가 선택되지 않은 어레이 중 하나를 선택하기 위한 어레이 선택 신호 및 상기 라인 선택 신호를 상기 기억부로 출력하고 상기 어드레스의 상기 제 2 비트열을 상기 비교부로 출력하는, 제 5 단계와;
    상기 제어 회로가 상기 외부 출력 단자를 통해, 상기 캐시 히트 신호 및 상기 메인 데이터 또는 상기 선택 회로로부터 입력되는 상기 캐시 미스 신호를 출력하는, 제 6 단계를 포함하고,
    상기 i 개의 비교 회로 중 하나가 상기 캐시 히트 신호를 출력하는 경우, 상기 제 4 단계 및 상기 제 5 단계는 생략되어 상기 제 6 단계가 상기 제 3 단계에 후속하고 다른 경우에는, 상기 제 4 단계가 상기 제 3 단계에 후속하고,
    상기 기억부 내의 j개의 어레이 중 상기 제 5 단계에서 아직 선택되고 있지 않은 어레이가 있는 경우, 공정은 상기 제 2 단계로 복귀되고, 상기 기억부 내의 상기 j 개의 어레이의 전부가 선택된 후, 상기 제 6 단계가 상기 제 5 단계에 후속하는, 반도체 기억 장치 구동 방법.
  13. 반도체 기억 장치에 있어서:
    제 1 세트 및 제 2 세트를 포함하는 기억부와;
    제 1 비교 회로, 제 2 비교 회로 및 선택 회로를 포함하는 비교부와;
    제어 회로를 포함하고,
    상기 제 1 세트 및 상기 제 2 세트의 각각은 제 1 어레이 및 제 2 어레이를 포함하고,
    상기 제 1 어레이 및 상기 제 2 어레이의 각각은 복수의 라인을 포함하고,
    상기 복수의 라인의 각각은 태그 필드 및 데이터 필드를 포함하고,
    상기 제 1 비교 회로는 상기 제 1 세트의 상기 제 1 어레이의 상기 복수의 라인 중 대응하는 라인의 상기 태그 필드로부터의 제 1 데이터와 상기 제어 회로로부터의 제 2 데이터를 비교하여, 상기 제 1 데이터와 상기 제 2 데이터가 일치하는 경우에 제 1 캐시 히트 신호를 상기 선택 회로로 출력하고, 상기 제 1 데이터와 상기 제 2 데이터가 일치하지 않는 경우에 제 1 캐시 미스 신호를 상기 선택 회로로 출력하고, 이후 상기 제 1 데이터와 상기 제 2 데이터가 일치하지 않는 경우 상기 제 1 세트의 상기 제 2 어레이의 상기 복수의 라인 중 대응하는 라인의 상기 태그 필드로부터의 제 3 데이터와 상기 제어 회로로부터의 상기 제 2 데이터를 비교하고,
    상기 제 2 비교 회로는 상기 제 2 세트의 상기 제 1 어레이의 상기 복수의 라인 중 대응하는 라인의 상기 태그 필드로부터의 제 4 데이터와 상기 제어 회로로부터의 상기 제 2 데이터를 비교하여, 상기 제 4 데이터와 상기 제 2 데이터가 일치하는 경우에 제 2 캐시 히트 신호를 상기 선택 회로로 출력하고, 상기 제 4 데이터와 상기 제 2 데이터가 일치하지 않는 경우에 제 2 캐시 미스 신호를 상기 선택 회로로 출력하고, 이후 상기 제 4 데이터와 상기 제 2 데이터가 일치하지 않는 경우에 상기 제 2 세트의 상기 제 2 어레이의 상기 복수의 라인 중 대응하는 라인의 상기 태그 필드로부터의 제 5 데이터와 상기 제어 회로로부터의 상기 제 2 데이터를 비교하는, 반도체 기억 장치.
  14. 제 13 항에 있어서,
    상기 제 1 세트 및 상기 제 2 세트의 각각은 복수의 트랜지스터를 더 포함하고,
    상기 제 1 어레이 및 상기 제2 어레이는 상기 복수의 트랜지스터를 통해 서로 전기적으로 접속되고,
    상기 제 1 데이터와 상기 제 2 데이터가 일치하지 않는 경우에 상기 제 1 세트의 상기 복수의 트랜지스터는 온 상태가 되고,
    상기 제 4 데이터와 상기 제 2 데이터가 일치하지 않는 경우에 상기 제 2 세트의 상기 복수의 트랜지스터는 온 상태가 되는, 반도체 기억 장치.
  15. 제 14 항에 있어서,
    상기 복수의 트랜지스터의 각각은 채널 형성 영역을 포함하는 산화물 반도체층을 포함하는, 반도체 기억 장치.
  16. 제 13 항에 있어서,
    상기 복수의 라인의 각각은 복수의 SRAM을 포함하는, 반도체 기억 장치.
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