KR19980033279A - 개선된 소거 가능한 프로그램 가능 판독 전용 메모리 및 그 제조 방법 - Google Patents

개선된 소거 가능한 프로그램 가능 판독 전용 메모리 및 그 제조 방법 Download PDF

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KR19980033279A
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데오크리스
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윌리엄비.켐플러
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Abstract

외부 표면을 갖는 기판(48) 상의 EPROM(10 및 58)의 두 개의 셀들(16) 사이에 전기적 분리를 제공하기 위한 방법이 제공된다. 이러한 EPROM은 양호하게는 셀들(16)을 포함하는 어레이(60) 및 주변부(58)를 구비한다. 이 방법은 어레이(60) 및 주변부(62) 내의 기판으로부터 외부에 제1 도전층(64)을 형성하는 단계를 포함한다. 이 방법은 또한 어레이(60) 및 주변부(62) 내의 제1 도전층으로부터 외부에 제1 절연층(66)을 형성하는 단계를 포함한다. 다음으로, 본 발명의 방법은 어레이(10) 및 주변부(62) 내의 제1 절연층(66)으로부터 외부에 제2 도전층(68)을 형성하는 단계를 포함한다. 본 발명의 방법은 주변부(62)로부터 제1 도전층(64), 제1 절연층(66), 및 제2 도전층(68)을 제거하면서 어레이(60) 내의 제1 도전층(64), 제1 절연층(66), 및 제2 도전층(68)을 통해서 어레이(60) 내에 슬롯(72)을 동시에 형성하는 단계를 포함한다. 본 발명은 또한 어레이(60)의 제2 도전층(68)으로부터 외부에 및 슬롯(72) 내에, 그리고 주변부(62) 내의 기판(90)으로부터 외부에 제2 절연층(73)을 형성하는 단계를 포함한다. 본 발명은 어레이(60)의 제2 절연층(73)으로부터 외부에 및 슬롯(72) 내에, 그리고 주변부(62) 내의 제2 절연층(73)으로부터 외부에 제3 도전층(74)을 형성하는 단계를 더 포함한다. 본 발명은 슬롯(72) 내에 제2 절연층(73) 및 제3 도전층(74)을 남기면서, 어레이(60) 및 주변부(62) 내의 제2 절연층(73) 및 제3 도전층(74)을 제거하는 단계를 제공한다. 본 발명은 또한 슬롯(72) 내의 제2 절연층(79) 및 제3 도전층들(74)로부터 외부에 제3 절연층(76)을 형성하고 슬롯(72) 내의 제3 절연층(76)으로부터 외부에 제4 도전층(78)을 형성하는 단계를 제공한다.

Description

개선된 소거 가능한 프로그램 가능 판독 전용 메모리 및 그 제조 방법
본 발명은 일반적으로 전자 소자 분야에 관한 것으로, 특히 개선된 소거 가능한 프로그램 가능 판독 전용 메모리(EPROM : erasable programmable read only memory) 및 그 제조 방법에 관한 것이다.
자외선 소거 가능(UVEPROM : ultraviolet erasable programmale read only memory) 및 전기적 소거 가능(EEPROM : electrically erasable programmale read only memory)을 제조하여 사용하는 것은 상당히 개발되어 잘 이해된다. EPROM은 프로그램되고, 소거되고, 수천 번 다시 프로그램될 수 있는 매우 편리한 형태의 비휘발성 메모리를 제공한다. EPROM 소자는 통상적으로 소자의 메모리 셀들을 포함하는 어레이부, 및 어레이 내의 메모리 셀들을 프로그램하고 억세스하는 데 필요한 어드레스 및 구동 회로를 포함하는 주변부를 포함한다.
전형적인 EPROM 셀은 반도체 기판 상의 단일 금속 산화물 반도체(MOS) 트랜지스터로부터 형성된다. 이 트랜지스터는 통상 트랜지스터의 게이트-산화물층과 결합된 폴리실리콘층을 포함한다. 이 구조는 폴리실리콘층(제1 플레이트), 게이트-산화물층(유전체), 및 기판(제2 플레이트)으로 구성된 커패시터를 형성한다. EPROM 셀의 목적은 폴리실리콘층에 전하를 배치하거나 폴리실리콘층으로부터 전하를 제거하기 위한 메카니즘을 제공하는 것이다. 게이트와 결합된 폴리실리콘층 상의 전하의 존재 유무에 따라 셀의 디지탈값 즉, 0 또는 1이 각각 결정된다.
폴리실리콘층에 전하를 배치하고 폴리실리콘층으로부터 전하를 제거하기 위해서는 폴리실리콘층 부근에 전기 전하원이 제공되어야 한다. 이러한 구조를 제공하기 위해, 이전에 몇가지의 기술들이 개발되었다. 이러한 기술들은, Electrically Erasable Programmable MNOS Read Only Memory라는 명칭의 Kuo에게 허여된 미국 특허 제 4,342,099호, 및 Electrically Erasable Programmable MNOS Read-Only Memory라는 명칭의 Kuo에게 허여된 미국 특허 제 4,554,643호(상기 두 발명은 본 건의 양수인에게 양도된 것임)에 기술된 바와 같이, 두 개의 폴리실리콘층들을 사용하는 것을 포함하고 있다. 이 특허들은 여기서 모든 목적을 위하여 참조로 특별히 반영되었다.
전형적인 EPROM 소자에서, 어레이 내의 셀들은 비트 라인들 및 워드 라인들을 이용하여 데이타를 판독하고 프로그래밍하기 위해 어드레스된다. 비트 및 워드 라인들은 메모리 어레이 내의 셀들을 억세스하고 프로그래밍하기 위한 로우 및 칼럼 어드레싱 체계를 제공한다.
통상적으로, 어레이 내의 각 셀에 대한 비트 라인은 각 트랜지스터-셀의 드레인을 포함하고, 폴리실리콘의 제2층 또는 외부층(폴리 2)은 셀에 대한 워드 라인을 형성한다. 각 셀은 그 셀에 대한 고유한 비트 및 워드 라인을 구동함으로써 억세스될 수 있다. 전하는 내부 폴리실리콘층, 즉, 폴리 1에 저장된다.
EPROM 소자의 메모리 어레이는 일반적으로 수천 개의 개별적인 셀들을 포함한다. 어레이 내의 각 셀은 슬롯으로 알려진 구조물에 의해 분리된다. 슬롯은 인접한 셀들 사이를 분리시켜 주며 셀이 적정량의 전하를 보유하도록 신뢰도를 보장하는데 특히 중요하다. 셀에 0을 기록하는 절차를 셀을 프로그래밍한다고 하며, 폴리 1을 충전하는 것을 수반한다. 각 셀의 비트 라인 및 워드 라인을 적절하게 바이어싱함으로써, 기판으로부터 폴리 1로 전하가 주입될 수 있으며, 전하는 폴리 1에 포획되게 된다.
슬롯은 워드 라인의 방향을 따라 폴리 1이 제거되는 영역이다.
이 프로그래밍 전하는 의도적으로 제거될 때까지 즉, 전기적으로 또는 자외선 광에 의해서 소거될 때까지 이 폴리층 내에 보유되어야만 한다. 0 상태에 있는 셀을 프로그래밍된 셀이라 한다.
프로그래밍된 셀 상의 전하가 소거될 수 있게 하는 많은 매커니즘들 중에, 이미 프로그래밍된 셀로서 동일한 워드 라인을 공유하는 셀들을 프로그래밍하려고 하는 경우, 비휘발성 메모리 소자에서 발생하는 워드 라인 스트레스 다운(word-line stress down) 이라 불리우는 매커니즘이 있다. 이러한 소실은 통상적으로 폴리(1) 및 폴리(2) 사이의 불량 절연체로 인한 것이다. 절연체는 또한 레벨간 유전체(inter-level dielectric)라로도 한다.
셀 상의 프로그래밍 전하는 시간이 지남에 따라 소실될 수 있는데 특히, 동일한 워드 라인을 공유하는 인접한 셀이 프로그래밍되고 있는 경우에 그러하다.
메모리 셀의 신뢰도를 테스트하기 위한 이전에 개발된 한 방법은 워드 라인 스트레스 다운에 대해 테스트하는 워드 라인 스트레스 테스트이다.
그러나, 이 워드 라인 스트레스 테스트 중에 이미 프로그래밍된 셀이 전하를 소실하는 경향이 있다. 이러한 효과를 줄이고 어레이 내의 셀들의 신뢰도를 증가시키기 위해서는, 폴리 1 및 폴리 2층이 서로 중첩되는 모든 영역에 걸쳐 이 두 층간의 신뢰도를 향상시킬 필요가 있다. 이는 슬롯 측벽 영역들에서 폴리(1) 및 폴리(2) 사이에 충분한 절연이 필요한 슬롯 영역을 포함한다.
이러한 분리를 위한 하나의 허용되는 종래의 방법은 인접한 셀들 사이의 슬롯에 산화물-질화물-산화물(ONO) 구조를 배치시키는 것을 필요로 한다. ONO 구조 내의 질화물은 두 개의 폴리층들을 분리시키는 엄격한 신뢰도의 요건으로 인해, 데이타(0)가 소실되게 하는 것과 같이 폴리 1로부터의 전하가 대량으로 폴리 2에 옮겨가는 것을 막는다.
불행히도, 메모리 어레이 내의 인접한 셀들 사이에 허용되는 슬롯을 형성하기 위한 이전에 개발된 방법들은, 어레이 및 주변부 내의 제1 폴리실리콘층(폴리1)이 서로 다른 마스크 레벨에서 형성되는 것을 필요로 한다. 각 마스크 레벨은 웨이퍼를 코팅하고, 웨이퍼를 패터닝하며, 웨이퍼를 노출시키고, 포토리소그래피 장비를 이용하여 웨이퍼 상의 코팅을 현상하는 여러 공정 단계와 관련된다. 마스킹 공정에서 사용되는 이 포토리소그래피 장비는 통상 반도체를 제조하는데 사용되는 가장 비싼 장비이므로, 반도체 프론트-엔드(front end)에서 이 장비의 양이 일반적으로 최소화된다. 이로 인해, 필요한 포토리소그래피 공정에 대한 병목 현상이 생겨나는데, 이는 EPROM을 제조하는 데 있어서 시간과 비용 모두를 부가시킨다.
더 짧은 소요 시간으로, 더 많은 생산량, 더 저렴한 가격에 대한 요구의 증가에 직면하여, 신뢰성 있는 EPROM 셀을 제조하는데 요구되는 이들 부가적인 공정 단계들은 수용하기 어렵거나 비실용적이다.
따라서, 신뢰성 있는 소자를 제공하면서 제조 공정 단계를 최소화한 EPROM 소자 및 제조 방법이 요구된다.
본 발명에 따르면, EPROM 셀의 구성 및 제조 방법을 위한 종래의 시스템 및 방법에 관련된 단점 및 문제점을 실질적으로 제거하고 감소시키는 EPROM 및 제조 방법이 제공된다.
본 발명의 한 특징에 따르면, 슬롯 영역, 특히 외부 표면을 갖는 기판 상의 EPROM의 동일한 워드 라인을 나타내는 두 개의 셀들 사이에서 폴리 1이 에칭될 때 생성되는 슬롯 내의 폴리 1 측벽 영역에서, 폴리 1 및 폴리 2 사이에 전기적 절연을 제공하기 위한 방법이 제공된다. 이러한 EPROM은 양호하게는 셀들을 포함하는 어레이 및 주변부(periphery)를 갖는다. 상기 방법은 어레이 및 주변부 내의 기판으로부터 외부에 제1 도전층을 형성하는 단계를 포함한다. 상기 방법은 어레이 및 주변부 내의 제1 도전층으로부터 외부에 제1 절연층을 형성하는 단계도 포함한다. 다음으로, 본 발명의 방법은 어레이 및 주변부의 제1 절연층으로부터 외부에 제2 도전층을 형성하는 단계를 포함한다.
본 발명의 방법은 주변부로부터 제1 도전층, 제1 절연층, 및 제2 도전층을 제거하면서 어레이 내의 제1 도전층, 제1 절연층, 및 제2 도전층을 통해 어레이 내에 슬롯을 형성하는 단계를 포함한다. 본 발명은 어레이의 제2 도전층으로부터 외부에 및 슬롯 내에, 그리고 주변부의 기판으로부터 외부에 제2 절연층을 형성하는 단계도 포함한다. 본 발명은 어레이의 제2 절연층으로부터 외부에 및 슬롯 내에, 그리고 주변부의 제2 절연층으로부터 외부에 제3 도전층을 형성하는 단계도 포함한다. 본 발명은 슬롯 내에 제2 절연층 및 제3 도전층을 남기면서 어레이 및 주변부 내의 제2 절연층 및 제3 도전층을 제거하는 단계를 더 포함한다. 본 발명의 특징은 또한 슬롯 내의 제2 절연층 및 제3 도전층으로부터 외부에 제3 절연층을 형성하는 단계와 슬롯 내의 제3 절연층으로부터 외부에 제4 도전층을 형성하는 단계를 포함한다.
본 발명의 또 다른 특징에 따르면, 외부 표면을 갖는 기판 상에 메모리 셀을 포함하는 어레이 및 주변부를 갖는 EPROM을 형성하기 위한 방법이 제공된다. 이러한 본 발명의 특징은 어레이 및 주변부 내의 기판으로부터 외부에 제1 도전층을 형성하는 단계를 포함한다. 상기 방법은 어레이 및 주변부 내의 제1 도전층으로부터 외부에 제1 절연층을 형성하는 단계도 포함한다. 다음으로, 본 방법은 어레이 및 주변부 내의 제1 절연층으로부터 외부에 제2 도전층을 형성하는 단계를 포함한다. 본 방법은 주변부로부터 제1 도전층, 제1 절연층, 제2 도전층을 제거하면서 어레이 내의 제1 도전층, 제1 절연층, 및 제2 도전층을 통해 어레이 내에 슬롯을 형성하는 단계를 포함한다. 본 발명은 또한 어레이의 제2 도전층으로부터 외부에 및 슬롯 내에, 그리고 주변부의 기판으로부터 외부에 제2 절연층을 형성하는 단계를 포함한다. 본 발명은 또한 어레이의 제2 절연층으로부터 외부에 및 슬롯 내에, 그리고 주변부의 제2 절연층으로부터 외부에 제3 도전층을 형성하는 단계를 더 포함한다.
본 발명은 슬롯 내에 제2 절연층 및 제3 도전층을 남기면서 어레이 및 주변부 내의 제2 절연층 및 제3 도전층을 제거하는 단계를 더 포함한다. 본 발명의 특징은 또한 슬롯 내의 제2 절연층 및 제3 도전층으로부터 외부에 제3 절연층을 형성하는 단계와 슬롯 내의 제3 절연층으로부터 외부에 제4 도전층을 형성하는 단계를 포함한다. 어레이 내의 각각의 셀용의 소스 및 드레인을 형성하는 단계와 어레이의 회로를 형성하는 단계도 본 발명의 일부이다.
본 발명은 여러 가지 기술적인 장점을 제공한다. 본 발명의 중요한 기술적인 장점 하나는 제조 공정 동안에 마스크 레벨을 제거하면서 EPROM 소자를 제조하는 방법을 제공하는 것이다. 이는 EPROM 소자의 제조에 필요한 포토리소그래피 공정을 감소시킨다. 이러한 마스크 레벨의 감소는 본 발명에 따른 EPROM 제조시에 필요한 시간 및 비용도 감소시킨다.
본 발명의 또 다른 기술적인 장점은 전하 손실에 영향을 받지 않는 신뢰성 있는 EPROM을 제공하는 것이다. 본 발명의 EPROM은 메모리 어레이 내의 인접한 셀들 사이의 우수한 슬롯 구조에 의해 상기의 성능을 달성한다.
본 발명의 또 다른 기술적인 장점은 UVEPROM 및 EEPROM 모두와 사용하기에 적합하다는 것이다.
도 1은 본 발명에 따라 제조된 예시적인 EPROM 셀의 평면도.
도 2a 및 도 2b는 종래의 기술에 따른 EPROM 내의 인접한 셀들 사이의 슬롯 구조의 제조시의 단면도.
도 3a 내지 도 3e는 본 발명의 개념을 구현하는 EPROM 셀의 형성시의 단면도.
도면의 주요 부분에 대한 부호의 설명
12 : 어레이
14 : 주변부
16 : 셀
30 : 제2 폴리실리콘층
본 발명 및 본 발명의 장점에 대한 보다 완전한 이해를 돕기 위해, 첨부된 도면과 관련하여 다음의 설명을 한다(동일한 참조 번호는 동일한 특징을 나타냄).
본 발명의 양호한 실시예들이 도면에서 설명되는데, 동일한 참조 번호는 다양한 도면들의 유사하고 대응하는 부분들을 언급하는 데 사용된다.
도 1은 메모리 어레이(12) 및 주변부(14)를 포함하는 EPROM 소자(10)의 상면도를 도시한다. 어레이는(12)는 전형적으로 다수의 메모리 셀들(16)을 포함한다. 어레이(12) 내의 각 셀은 드레인 영역(18), 게이트 영역(20), 및 소스 영역(22)를 갖는 트랜지스터이다. 어레이(12)는 로우(row)(24) 및 칼럼(column)(26)으로 구성된다. 각 셀(16)은 개별적인 드레인(18)을 갖지만, 특정 칼럼(26) 내의 각 셀의 소스(22)는 통상적으로 연속된 소스 영역으로 형성된다. 각 셀(16)의 게이트(20)는, 때때로, 제1 폴리실리콘(폴리 1)으로 불리우는, 폴리실리콘층(28) 바로 밑에 있다. 제2 폴리실리콘층(폴리 2)(30)은 각 칼럼(26) 내의 각 셀(16)의 게이트(20) 및 폴리 1(28)를 덮는다. 도 1에 도시된 소자(10) 부분에서, 각 셀(16)에 대하여 폴리 2(30)는 워드 라인이고, 소스 확산부(22)는 비트 라인이다. 주변부(14)는 어레이(12) 내의 셀들을 어드레스하고 프로그램하고 소거하는데 필요한 회로(도시되지 않음)를 포함하고 있다. 도 1에는 소자(10)의 어레이(12) 및 주변부(14) 부분만이 도 1에 도시되어 있다. 전형적인 EPROM 소자는 어레이(12) 내에 백만 개가 넘는 셀(16)을 포함할 수 있다.
각 칼럼(26) 내의 각 셀(16)에서 폴리(1)를 분리시키는 것은 슬롯(32)이다. 앞에서 설명한 바와 같이, 슬롯(32)은 각 칼럼(26) 내의 인접한 셀들 사이에 전기적 분리를 제공한다. 어레이(12) 내의 각 셀(16)은 폴리 2(30) 및 드레인 확산부(18)에 적절한 전하 레벨을 인가함으로써 억세스될 수있다. 슬롯(32)은 주어진 칼럼(26) 내의 특정 셀을 프로그래밍하거나 어드레싱하는 것이 어드레스된 셀에 인접한 셀들 내에 저장된 전하에 영향을 주지 않도록 인접한 셀들 사이에 전기적 분리를 제공한다.
도 2a는 EPROM 의 어레이 내의 인접한 셀들 사이에 신뢰성 있는 슬롯 구조를 제조하는 이전에 개발된 방법을 설명한다. 도 2a에서 EPROM 소자(34)는 어레이(36) 및 주변부(38)를 포함한다. 소자(34)는 기판(40)으로부터 시작된다. 기판(40)은, 예를 들면, 100 평면 상에서, 통상 8 inch의 직경을 갖고 20 ㎜의 두께를 갖는 P형 모노크리스탈린 실리콘 웨이퍼이고, 대략 14 Ω-㎝의 저항율을 갖는다. 도 2a에 도시된 반도체 기판(40) 부분은 기판(40)의 아주 작은 일부일 뿐이다.
기판(40)의 표면을 적당히 세척한 후에, 필드 산화물(FOX)층(42)이 소자(34)의 어레이(36) 및 주변부(38) 내의 적당한 위치에 형성된다. 필드 산화물은 셀들 사이에 분리를 제공한다. 통상적으로, FOX 층(42)은 기판(40)의 표면으로부터 외부에 성장되고, 패터닝되며, 원하는 모양으로 에칭된다. FOX 층(42)이 어레이(36) 및 주변부(38) 내에 형성되면, 적당한 셀 게이트 산화물이 기판 상에 형성되고, 폴리 1층(44)이 어레이(36) 및 주변부(38) 양자 내의 게이트 산화물 및 필드 산화물(42)의 표면으로부터 외부에 피착된다. 셀 게이트 산화물은 일반적으로 90-300Å의 두께이고 열적으로 성장한다. 통상적으로, 폴리 1(44)은, 예를 들면, 단위 면적(square)당 2㏀ 내지 5㏀ 정도로 높은 시트 저항(sheet resistance)을 갖는 1500Å 내지 2,000Å 두께로 되어 있다. 폴리 1(44)는 셀 게이트 산화물 및 필드 산화물(42)로부터 외부에 피착될 수 있다. 폴리 1층(44)의 전기적 특성은 폴리 1층(44)을 적당하게 도핑함으로써 변형될 수있다. 확산 도핑(POCL) 및 이온 주입 도핑은 모두 폴리 1층(44)을 도핑하는 데 적당하다. 폴리 1(44)의 피착은, 예를 들면, 650℃에서 발생하고 폴리 1(44)의 도핑은 850℃ 내지 950℃에서 발생할 수 있다. 또한, 폴리 1(44)의 도핑이 본래의 위치에서 일어날 수 있는데, 즉, 폴리 1(44)가 형성될 때 도핑될 수 있다.
폴리 1(44)가 형성되면, 개구부(opening)(46)가 폴리 1(44)의 어레이(36)의 슬롯(48) 내에 형성된다. 슬롯(48)은 어레이(36) 내의 인접한 셀들 사이에 적당한 전기적 분리 구조를 형성하는데 사용될 것이다. 폴리 1(44)을 제거하여 소자(34)의 어레이(36) 내의 FOX층(42)을 노출시키기 위해 적절한 마스킹 및 에칭 기술을 이용하여 개구(46)가 형성될 수 있다. 주변부(38)의 적당한 마스킹을 통해서, 소자(34)의 주변부(38) 내의 폴리 1(44)는 어레이(36)의 폴리 1(44) 내의 슬롯의 에칭에 의해서 영향을 받지 않는다.
다음으로, 산화물층(50)은 어레이(36) 및 주변부(38) 내의 폴리 1(44)로부터 외부에, 및 폴리 1(44)의 개구부(46) 내에 형성된다. 산화물층(50)은 통상적으로 인터레벨 산화물(ILO)층으로 언급되고 통상적으로, 소자(34)의 어레이(36) 및 주변부(38) 양자 내의 폴리 1(44)로부터 외부로 성장하거나 피착된다. ILO층(50)의 두께는 통상적으로 50-150Å 정도이다. 다음으로, 인터레벨 질화물(ILN) 층(52)은 어레이(36) 및 주변부(38) 양자 내의 ILO 층(50)으로부터 외부에 형성된다. ILN 층(52)은 통상적으로 Si3N4를 ILO 층(50)으로부터 외부에 50-150Å의 두께로 피착함으로써 형성된다. 질화물이 아닌 다른 재료들이 전하를 트랩핑(trapping)하기 위한 적당한 층을 제공하기 위해 ILN을 형성하는 데 사용될 수도 있다.
다음으로, ILN 층(52)은 층(52) 내의 핀-홀(pin-hole)들을 감소시키고 ILN 층(52)의 표면 상에 일정량의 열 산화물을 성장시키기 위해 고온에서 스팀(steam) 밀봉될 수 있다. ILN 층(52)의 스팀 밀봉은 어레이(36) 및 주변부(38) 양자에서 발생한다. 스팀 밀봉층(52)의 목적은 소자(34)의 어레이(36) 내의 셀들의 신뢰도를 증가시키는 것이다. ILN 층(52)이 스팀 밀봉되면, 어레이(36) 및 주변부(38)의 최종 구조는 도 2a에서 도시된 바와 같이 된다.
도 2a 및 도 2b에서 종래의 소자(34)의 형성시의 다음 단계는 주변부(38) 내의 폴리 1층(44)을 제거하는 것이다. 도 2a에 도시된 바와 같이 어레이(36) 내에 형성된 구조를 그대로 유지하면서 상기 단계를 성취하기 위해서는, 어레이(36) 모두는 주변부(38) 내의 폴리 1층(44)이 에칭됨에 의해 영향을 받지 않도록 적당한 보호 코팅으로 덮여져야 한다. 어레이(36)가 적당한 포토레지스트로 덮여지면, ILN 층(52), ILO 층(50), 및 폴리 1층(44)은 주변부(38)로부터 제거된다. 폴리 1층(44)이 종래의 시스템에서 어레이 및 주변부에 대한 개별적인 단계들에서 마스킹되고 에칭되기 때문에, 부가적인 마스크 레벨이 필요하다. 이는 시간을 부가시킬 뿐만 아니라 종래 소자(34)의 공정에 대한 비용도 크게 부가시킨다. 따라서, 본 발명의 목적은 마스크 레벨을 감소시켜서 마스크 레벨의 제거에 따른 본질적인 비용 및 시간 절약을 성취하도록 단일 마스크 레벨을 이용하여 어레이(36) 및 주변부(38) 양자 내에 폴리 1층(44)을 형성하는 것이다.
도 2b를 보면, 폴리 1층(44), ILO 층(50), ILN 층(52)이 소자(34)의 주변부(38)로부터 제거되면, HF 산화 딥(HF oxide dip)이 주변부(38)로부터 HF 산 잔여 산화물(HF acid remaining oxide)을 제거하는 데 사용될 수 있다. 다음으로, 소자(34)상에 남아있는 모든 포토레시스트는 어레이(36) 및 주변부(38)로부터 제거된다. 다음으로, CMOS 산화물 성장층(54)은 어레이(36)의 ILN 층(52)으로부터 외부에 및, 그리고 주변부(38) 내의 기판(40) 및 필드 산화물(42)로부터 외부에 형성된다. 다음으로, 폴리실리콘층(2) 또는 폴리 2(56)는 어레이(36) 및 주변부(38) 양자 내의 CMOS 산화물층(54)으로부터 외부에 형성된다.
도 2b에 도시된 최종 구조는 ONO 구조(산화물-질화물-산화물) 구조가 슬롯(48)의 측벽을 따라 존재하는 어레이(36) 내에 슬롯(48)을 제공한다. 이 슬롯 구조는 어레이(36) 내의 셀들 사이에 향상된 분리를 제공한다. 불행히도, 이 신뢰성 있는 ONO 구조의 형성은 폴리 1층(44)이, 앞에서 설명한 바와 같이, 어레이(36) 및 주변부(34) 내에 개별적으로 형성되는 것을 필요로 한다.
도 3a 내지 도 3e는 본 발명에 따른 개선된 EPROM 셀(58) 및 그 제조 방법을 설명한다. 도 3a의 소자(58)는 어레이 섹션(60) 및 주변 섹션(62)을 포함한다. 소자(58)의 형성시의 초기 단계는, 소자(34)에서의 폴리 1층(44)의 형성과 유사하게, 기판(40) 및 필드 산화물(42)로부터 외부에 제1 도전층 또는 폴리 1층(64)을 피착시키거나 성장시키는 것이다. 다음으로, 제1 절연층 또는 ILO 층(66)이 소자(58)의 어레이(60) 및 주변부(62) 양자 내의 폴리 1(64)의 표면으로부터 외부에 형성된다. ILO 층(66)은 상술된 바와 같이 ILO 층(50)과 유사한 방식으로 형성된다. 다음으로, 제2 도전층 또는 ILN층(68)이, 상술된 ILN층(52)의 형성과 유사하게, 소자(58)의 어레이(60) 및 주변부(62) 양자 내의 ILO층(66)의 표면으로부터 외부에 형성된다. 다음으로, 상술한 ILN 층(52)의 형성과 유사하게, 소자(58)의 어레이(60)와 주변부(62) 모두의 ILO 층(66)으로부터 외부에 제2 도전층 또는 ILO 층(68)이 형성된다. 또는 ILN 층(68)은 소자(58)의 어레이(60) 및 주변부(62) 양자 내에서 ILNO(레벨간-질화물-산화물)을 형성하는 ILN 층(52)에 대해서 상술된 바와 같이 스팀 밀봉될 수 있다. ILNO 층(70)이 형성되면, 소자(58)의 어레이(60) 및 주변부(62)는 도 3a에 도시된 바와 같이 된다.
다음, 소자(58)의 어레이(60) 내에 슬롯(72)이 형성될 수 있다. 본 발명에 따르면, 어레이(60) 내의 폴리 1층(64)의 에칭을 필수적으로 포함하는 슬롯(72)이 주변부(68) 내의 폴리 1층(64)이 에칭됨에 따라 동시에 생겨난다. 이는 폴리 1층(64)이 단일 마스크 레벨로 어레이(60) 및 주변부(62) 양자 내에 형성되게 한다. 이는 폴리 1층(44)에 대해서 부가적인 마스크 레벨을 개별적으로 형성하기 위한 도 2a 및 도 2b의 종래의 소자(34)에서의 요건을 제거한다.
어레이(60) 내의 슬롯(72)은 ILNO 층(68), ILN 층(70), ILO 층(66), 및 폴리 1층(66)을 적당하게 마스킹하고 에칭함으로써 형성된다. 어레이(60) 내의 층들의 이 에칭은 기판(40) 및 필드 산화물(42)까지 주변부(62)를 제거하면서도 발생한다. 최종 구조는 도 3b에 도시된 바와 같다. 단일 단계로 성취된 어레이(60) 및 주변부(62) 양자 내의 폴리 1층(64)을 에칭함으로써, 마스크 레벨은 제거되고 나머지 슬롯(72) 형성이 이루어질 수 있다.
도 3c를 보면, 제2 절연층 또는 산화물층(73)이 어레이(60) 내의 ILNO 층(70)으로부터 외부에 및 슬롯(72) 내에 그리고, 주변부(62) 내의 기판(40) 및 FOX 층(42)로부터 외부에 형성된다. 산화물층(73)은 화학 기상 피착(CVD) 산화물 피착에 기초한 실리안(silian; SiH4)을 이용하여 소자(58)의 어레이(60) 및 주변부(62)의 전체 표면 상에 300Å의 두께로 형성된다. 다음으로, 제3 도전층 또는 질화물층(74)이 어레이(60)의 산화물층(73)으로부터 외부에 및 슬롯(72) 내에, 그리고 주변부(62) 내의 산화물층(73)으로부터 외부에 형성된다. 어레이(60) 및 주변부(62)의 최종 구조들이 소자(58)의 어레이(60)의 슬롯(72) 내에 형성된 산화물층(73) 및 질화물층(74)과 함께 도 3c에 도시되어 있다.
다음으로, 슬롯(72) 내의 질화물-산화물 측벽들을 생성시키기 위한 에칭이 행해진다. 본 발명의 한 실시예에서는, 이방성 에칭이 슬롯(72) 내에 질화물 측벽을 생성시킨다. 이방성 에칭은 수직 방향으로만 에칭하여 슬롯(72) 내에 원하는 산화물-질화물 구조가 남아있게 된다. 주변부(62) 내의 산화물층(72)은 이방성 에칭을 하는 동안에 주변부를 보호한다. 다음으로, 어레이(60) 및 주변부(62)의 표면 상에 남아있는 산화물은, 예를 들면, HF 딥을 이용하여 제거되어, 소자(58)의 어레이(60) 및 주변부(62)는 도 3d에 도시된 바와 같이 된다.
다음으로, 도 3e를 보면, 제3 절연층 또는 CMOS 게이트층(76)이 어레이(60)의 ILNO 층(70)으로부터 외부에 및 슬롯(70) 내에, 그리고 주변부(62) 내의 기판(40)의 및 FOX 층(42)의 표면으로부터 외부에 성장된다. 제4 도전층 또는 제2 폴리실리콘 층(폴리 2)(78)은 어레이(60)의 CMOS 게이트 층(76)으로부터 외부에 및 슬롯(72) 내에, 그리고 주변부(62) 내의 CMOS 게이트 층(76)으로부터 외부에 형성되어 도 3e에 도시된 바와 같은 구조가 된다.
다양한 공정에서, 특히 HF 딥 중에 주변부 CMOS 게이트층이 성장하기 전에 에칭될 수 있는 ONO 폴리간 유전체(inter-poly dielectric)에 대해서 두꺼운 상부 산화물을 보유하기 위해서, CMOS 산화물이 1995년 7월 D. Shum외 다수에 의한 IEEE trans on electron devices Vol. 42, No. 7에서 설명된 스택 산화(stacked oxide) 기법을 이용하여 성장될 수 있다. 이 방법을 이용하여, 30-50Å 산화물층이 LPVCD 또는 다른 고품질의 산화물 피착 기술들을 이용하여 HF dip 후에 피착될 수 있다. 그러면, 웨이퍼는 충분히 산화되어 원하는 산화물을 성장시켜서 주변 소자내에 게이트 산화물을 형성시킨다. 이는 주변 CMOS 산화물의 신뢰도를 저하시킴이 없이 잘 형성되어서 셀의 신뢰도를 상당히 개선시킨다. 이는 두꺼운 산화물에 대한 신뢰도 요구가 얇은 산화물데 대한 요구보다 강하지 않고 얇은 산화물이 임의의 경우에 열 산화물을 이용하여 성장되기 때문에, 듀얼 게이트(dual gate)(얇고 두꺼운 게이트 산화물을 갖는 주변 소자들)에서 특히 유용하다.
도 2b의 종래의 기술과 유사하게, 도 3e의 소자(58)의 어레이(60) 내의 슬롯(72)은 슬롯(72) 내에 신뢰성 있는 ONO 구조를 갖고 소자(58)의 주변부(62) 내의 폴리 1층(64)을 에칭하는데 필요한 마스크 레벨을 제거한다. 본 발명은 마스크 레벨 단계를 제거하고, CVD 산화물 형성 단계, 질화물 피착 단계, 및 질화물 에칭 단계의 3 단계를 부가한다. 따라서, 본 EPROM 셀(58)은 도 2a 및 도 2b에 도시된 종래의 EPROM 셀(34)보다 적은 시간 및 적은 비용으로 제조될 수 있다.
또한, EPROM(58)의 나머지는 다음 단계들에서 형성될 수 있다. 슬롯이 형성되고 폴리 2가 피착되면, 주변부 내의 폴리 2는 주변 트랜지스터를 정의하도록 에칭된다. 즉, 주변 CMOS 게이트 영역은 패터닝되고 폴리 2는 트랜지스터들을 분리하는 영역들에서 뿐만 아니라, 트랜지스터들의 소스/드레인 영역에서도 에칭된다. 폴리 2가 주변부에서 패터닝된 후에, 어레이 내의 폴리(2)는 워드 라인을 정하도록 패터닝된다. 이러한 패터닝 후에, 폴리 2/ONO/폴리 1 스택은 그 순간 아직 형성되지 않은 서수/드레인 영역들에 걸쳐 에칭되어, 기판은 이 영역들에 노출된다. 때때로, 소스 영역에 대한 또 다른 패턴이 연속 소스-라인을 형성하고 또한 비소 및 인과와 같은 N형 종류가 소스 확산을 형성하도록 소스 영역들에 주입되도록 워드 라인에 대하여 병렬 방향으로 두 개의 셀들간의 영역에서 필드 산화물을 제거하기 위해 사용될 수 있다. 슬롯 또는 폴리 1의 피착을 형성하기 전에, 얇고 고품질의 산화물이 각 셀들의 임계 전압을 설정하도록 P형 도펀트가 주입되었을 수 있는 기판 상에 성장된다.
소스 주입이 있은 후에 도펀트를 활성화/확산시키기 위해 확산/어닐링/산화가 이루어진다. 이에 따라서, 또 다른 패턴이 드레인을 이온 주입하는데 사용된다. 몇몇 EEPROM에 대해서, 소스 및 드레인 확산은 불균형한데, 즉, 서로 다른 패턴 및 주입량의 레벨을 필요로 하고 이어서 어닐링을 필요로 한다. 대칭형 소스/드레인 EEPROM에서, 소스 및 드레인은 단일 패턴을 이용하여 생성된다. 이러한 확산의 생성에 따라서, 부가적 패턴들이 주변 CMOS 소스 및 드레인들을 생성시킨다. 어레이/주변 소스 및 드레인들은 접촉하고 비트 라인(워드 라인에 수직인 로우) 내의 모든 드레인들은 금속층과 결합된다. 금속화 및 접촉 형성을 하기 전에, 두꺼운 층의 유전체가 피착되고 통상적으로 평면화되며, 접촉 영역들을 패터닝하고 기판을 통해 접촉 영역들 내의 이 유전체를 에칭한 후에 접촉이 형성된다. 그 후, 금속층 은 집적 회로를 형성하기 위해 서로 다른 각각의 트랜지스터들 및 소자들에 접속되도록 패터닝된다.
본 발명은 어레이 및 주변부 양자 내의 제1 폴리실리콘층의 형성시에 마스크 레벨 단계를 제거하면서 형성될 수 있는 EPROM을 제공한다. 마스크 레벨의 제거는 그 신뢰도에 영향을 주지 않으면서도 본 EPROM 셀의 형성에 필요한 비용 및 시간을 감소시킨다.
본 발명이 상세하게 설명되었지만, 다양한 변형, 대체, 및 변경이 첨부된 특허 청구범위에 의해 정해진 바와 같이 본 발명의 사상 및 범주에서 벗어남이 없이 있을 수 있다는 것을 이해해야 한다.

Claims (22)

  1. 외부 표면을 갖는 기판 상에 셀들을 포함하는 어레이 및 주변부를 갖는 EPROM의 두 개의 셀들 사이에 전기적 분리를 제공하는 방법에 있어서,
    상기 어레이 및 주변부 내의 상기 기판으로부터 외부에 제1 도전층을 형성하는 단계;
    상기 어레이 및 주변부 내의 상기 제1 도전층으로부터 외부에 제1 절연층을 형성하는 단계;
    상기 어레이 및 주변부 내의 상기 제1 절연층으로부터 외부에 제2 도전층을 형성하는 단계;
    상기 주변부로부터 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 제거하면서 상기 어레이 내의 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 통해 상기 어레이 내에 슬롯을 동시에 형성하는 단계;
    상기 어레이의 상기 제2 도전층으로부터 외부에 및 상기 슬롯 내에, 그리고 상기 주변부 내의 상기 기판으로부터 외부에 제2 절연층을 형성하는 단계;
    상기 어레이의 상기 제2 절연층으로부터 외부에 및 상기 슬롯 내에, 그리고 상기 주변부 내의 상기 제2 절연층으로부터 외부에 제3 도전층을 형성하는 단계;
    상기 슬롯 내에 상기 제2 절연층 및 제3 절연층을 남기면서 상기 어레이 및 주변부 내의 상기 제2 절연층 및 제3 도전층을 제거하는 단계;
    상기 슬롯 내의 상기 제3 도전층으로부터 외부에 제3 절연층을 형성하는 단계; 및
    상기 슬롯 내의 상기 제3 절연층으로부터 외부에 제4 도전층을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 상기 제1 도전층은 폴리실리콘으로 형성되는 것을 특징으로 하는 방법.
  3. 제1항에 있어서, 상기 제1 절연층은 산화물로 형성되는 것을 특징으로 하는 방법.
  4. 제1항에 있어서, 상기 제2 도전층은 질화물로 형성되는 것을 특징으로 하는 방법.
  5. 제1항에 있어서, 상기 동시에 형성하는 단계는, 상기 주변부로부터 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 제거하면서 상기 어레이 내의 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  6. 제1항에 있어서, 상기 제2 절연층은 산화물로 형성되는 것을 특징으로 하는 방법.
  7. 제1항에 있어서, 상기 제3 도전층은 질화물로 형성되는 것을 특징으로 하는 방법.
  8. 제1항에 있어서, 상기 제거하는 단계는, 상기 어레이의 나머지로부터 상기 제2 절연층 및 제3 도전층을 제거하면서 상기 슬롯 내에 상기 제2 절연층 및 제3 도전층이 남도록 상기 제2 절연층 및 제3 도전층을 이방성 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  9. 제1항에 있어서, 상기 제3 절연층은 산화물로 형성되는 것을 특징으로 하는 방법.
  10. 제1항에 있어서, 상기 제4 도전층은 폴리실리콘으로 형성되는 것을 특징으로 하는 방법.
  11. 제1항에 있어서, 동시에 형성하는 단계 이전에 상기 제2 도전층을 스팀 밀봉(steam-sealing)하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  12. 외부 표면을 갖는 기판 상에 메모리 셀들을 포함하는 어레이 및 주변부를 갖는 EPROM을 형성하는 방법에 있어서,
    상기 어레이 및 주변부 내의 상기 기판으로부터 외부에 제1 도전층을 형성하는 단계;
    상기 어레이 및 주변부 내의 상기 제1 도전층으로부터 외부에 제1 절연층을 형성하는 단계;
    상기 어레이 및 주변부 내의 상기 제1 절연층으로부터 외부에 제2 도전층을 형성하는 단계;
    상기 주변부로부터 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 제거하면서 상기 어레이 내의 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 통해 어레이 내에 슬롯을 동시에 형성하는 단계;
    상기 어레이의 상기 제2 도전층으로부터 외부에 및 상기 슬롯 내에, 그리고 상기 주변부 내의 상기 기판으로부터 외부에 제2 절연층을 형성하는 단계;
    상기 어레이의 상기 제2 절연층으로부터 외부에 및 상기 슬롯 내에, 그리고 상기 주변부 내의 상기 제2 절연층으로부터 외부에 제3 도전층을 형성하는 단계;
    상기 슬롯 내에 상기 제2 절연층 및 제3 도전층을 남기면서, 상기 어레이 및 주변부 내의 상기 제2 절연층 및 제3 도전층을 제거하는 단계;
    상기 슬롯 내의 상기 제3 도전층으로부터 외부에 제3 절연층을 형성하는 단계;
    상기 슬롯 내의 상기 제3 절연층으로부터 외부에 제4 도전층을 형성하는 단계; 및
    상기 어레이 내에 각 셀용의 소스 및 드레인을 형성하는 단계
    를 포함하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 제1 도전층은 폴리실리콘으로 형성되는 것을 특징으로 하는 방법.
  14. 제12항에 있어서, 상기 제1 절연층은 산화물로 형성되는 것을 특징으로 하는 방법.
  15. 제12항에 있어서, 상기 제2 도전층은 질화물로 형성되는 것을 특징으로 하는 방법.
  16. 제12항에 있어서, 상기 동시에 형성하는 단계는, 상기 주변부로부터 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 제거하면서 상기 어레이 내의 상기 제1 도전층, 제1 절연층, 및 제2 도전층을 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  17. 제12항에 있어서, 상기 제2 절연층은 산화물로 형성되는 것을 특징으로 하는 방법.
  18. 제12항에 있어서, 상기 제3 도전층은 질화물로 형성되는 것을 특징으로 하는 방법.
  19. 제12항에 있어서, 상기 제거하는 단계는, 상기 어레이의 나머지로부터 상기 제2 절연층 및 제3 도전층을 제거하면서 상기 슬롯 내에 상기 제2 절연층 및 제3 도전층이 남도록 상기 제2 절연층 및 제3 도전층을 이방성 에칭하는 단계를 더 포함하는 것을 특징으로 하는 방법.
  20. 제12항에 있어서, 상기 제3 절연층은 산화물로 형성되는 것을 특징으로 하는 방법.
  21. 제12항에 있어서 상기 제4 도전층은 폴리실리콘으로 형성되는 것을 특징으로 하는 방법.
  22. 제12항에 있어서, 동시에 형성하는 단계 이전에 상기 제2 도전층을 스팀-밀봉하는 단계를 더 포함하는 것을 특징으로 하는 방법.
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