JPH01293568A - 不揮発性半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） この発明は不揮発性半導体記憶装置、特に電気的に書込
み・消去が可能なＥＥＰＲＯＭセルに関するものである
。

（従来の技術） 従来のＥＥＦＲＯＭセルの断面図を第４図に示す。この
図において、１はＰ型シリコン基板で、表面上は、選択
的に形成された厚いフィールド酸化膜２によりアクティ
ブ領域とフィールド領域に分けられる。そして、アクテ
ィブ領域にメモリトランジスタ３と選択トランジスタ４
が形成される。

メモリトランジスタ３は、一部に薄膜部５ａを有する第
１のゲート酸化膜５と、その上のフローティングゲート
電極６と、その上の第２のゲート酸化膜７と、その上の
制御ゲート電極８と、基板内に形成されたドレイン・ソ
ースの一対のＮ型拡散層９ａ、９ｂからなり、ドレイン
領域としての一方のＮ型拡散層９ａは、前記第１のゲー
ト酸化膜５の薄膜部５ａ下を含んで所定領域に形成され
る。

一方、選択トランジスタ４は、前記メモリトランジスタ
３の第１のゲート酸化膜５の延長部分であるゲート酸化
膜１０と、その上のゲート電極１１と、基板内に形成さ
れたドレイン・ソースとしての一対のＮ型拡散層１２ａ
、１２ｂからなり、−方のＮ型拡散層１２ｂは前記メモ
リトランジスタ３のドレイン領域としてのＮ型拡散層９
ａと一体にして設けられる。そして、このようにしてメ
モリトランジスタ３と選択トランジスタ４を形成した基
板１上の全面は中間絶縁膜１３で覆われ、この中間絶縁
膜１３にはコンタクトホール１４ａ。

１４ｂ、１４ｃ、１４ｄが開けられる。そして、そのコ
ンタクトホール１４ａ、１４ｂ、１４ｃ。

１４ｄを通して選択トランジスタ４のＮ型拡散層１２ａ
、ゲート電極１１．メモリトランジスタ３の制御ゲート
電極８．Ｎ型拡散層９ｂに各々接続されるようにビット
線１５ａ１選択縞１５ｂ、ワード線１５Ｃ１接地線１５
ｄが設けられる。

このように構成された従来のＥＥＦＲＯＭセルの等価回
路図を第５図に示す０選択トランジスタ４とメモリトラ
ンジスタ３がビット１１５ａと接地間に直列に接続され
、選択トランジスタ４のゲート電極１１は選択１１５ｂ
に、メモリトランジスタ３の制御ゲート電極８はワード
線１５Ｃに接続される。

（発明が解決しようとする課題） しかるに、以上のような従来のＥＥＦＲＯＭセルは、メ
モリトランジスタ３と選択トランジスタ４を有して１セ
ル２トランジスタ構成となるため、セル面積が大きく、
高集積化に不向きであるという問題点があった。

この発明は上記の点に鑑みなされたもので、高集積化に
適したＥＥＦＲＯＭセルを提供することを目的とする。

（課題を解決するための手段） この発明では、ゲート絶縁膜、第１層ポリシリコンから
なるフローティングゲート電極、およびソース・ドレイ
ン拡散層からなるＭＯＳ型トランジスタを半導体基板に
形成し、さらにこのＭＯ″Ｓ型トランジスタ上に絶縁膜
を挟んで前記フローティングゲート電極と容量結合して
第２層ポリシリコンからなる制御ゲート電極と消去ゲー
ト電極を設けてＥＥＦＲＯＭセルを構成する。

（作　用） このようなＥＥＦＲＯＭセルにおいては、？ＩＯ５型Ｏ
５ンジスタのソースからドレインへ走る電子が、ゲート
絶縁膜の障壁を越えて制御ゲート電極の高電圧を引かれ
てフローティングゲート電極へ飛び込むことにより、書
込みが行われる。一方、消去は、フローティングゲート
電極から消去ゲート電極への電界放出による。そして、
このようなＥＥＰＲＯＭセルは、１セルＩトランジスタ
構成である。

（実施例） 以下この発明の一実施例を図面を参照して説明する。第
１図はこの発明の一実施例を示し、（ａ）はゲート酸化
膜を省略して示す斜視図、（ｂｌは平面図、ｊｃ）はｔ
ｂ＋のｃ−ｃ線断面図、＋ｄ＋は山）のｄ−ｄ線断面図
である。この図において、２１はＰ型シリコン法板であ
り、表面上は、選択的に形成された厚いフィールド酸化
膜２２により帯状のアクティブ領域２３とその他のフィ
ールド領域２４に分けられる。そして、アクティブ領域
２３の基板表面には第１のゲート酸化膜２５が形成され
ており、その上には、所定位置において、フローティン
グゲート電極２１３が重なっている。このフローティン
グゲート電極２６は第１層ポリシリコンからなり、詳し
くは前記第１のゲート酸化膜２５上（アクティブ領域２
３上）を通って両端がフィールド酸化膜２２上（フィー
ルド領域２４上）に延在するように設けられる。そして
、このフローティングゲート電極２６をマスクとしてイ
オン注入することにより、アクティブ領域２３には、前
記フローティングゲート電極２６の両側に配置されるよ
うにしてソース・ドレインのＮ型拡散層２７ａ、２７ｂ
が形成されており、このＮ型拡散層２７ａ、２７ｂとフ
ローティングゲート電極２６および第１のゲート酸化膜
２５によりＭＯＳ型トランジスタが構成される。また、
フローティングゲート電極２６上は第２のゲート酸化膜
２８で覆われており、その上には、共に第２層ポリシリ
コンからなる制御ゲート電極２９と消去ゲート電極３０
が前記フローティングゲート電極２６に重なって該フロ
ーティングゲート電極２６と容量結合するように設けら
れる。ここで、制御ゲート電極２９はフローティングゲ
ート７４．極２６上で一部切欠かれており、その切欠部
３１に消去ゲート電極３０の先端が挿入されることによ
り、該消去ゲート電極３０がフィールド領域２４上でフ
ローティングゲート電極２６に重なり容量結合している
。そして、このようにしてＭＯＳ型トランジスタや制御
・消去ゲート電極２９．３０を形成した基板２１上の全
面は中間絶縁膜３２で覆われており、この中間絶縁膜３
２を主とした基板２１表面の絶縁膜にはＭＯＳ型トラン
ジスタのソース・ドレイン領域（Ｎ型拡散１２７ａ、２
７ｂ）、制？１１−消去ゲートｆｆ１ｉ２９゜３０に到
達するようにコンタクトホール３３が開けられ、そのコ
ンタクトホール３３を通してＭＯ５型トランジスタのド
レイン領域（Ｎ型拡散層２７ｂ）にはビットｖＡ３４、
消去ゲート電極３０には選択線３５、制御ゲート電極２
９には第２図の等価回路図で示すようにワード１３６、
ＭＯＳ型トランジスタのソース領域（Ｎ型拡散層２７ａ
）には同等価回路図で示すように接地線３７が各々接続
される。

このようなＥＥＰＲＯＭセルは、第２図の等価回路図に
示すようにピント線３４と接地間に１つのＭＯＳ型トラ
ンジスタが接続され、そのフローティングゲート電極２
６に制御ゲート電極２９と消去ゲート電極３０が容量結
合し、制御ゲート１橿２９がワード線３６、消去ゲート
電極３ｏが選択線３５に接続された回路構成となる。

そして、このようなＥＥＰＲＯＭセルは、ビン）ｖＡ３
４とワード線３６を通してＭＯＳ型トランジスタのドレ
イン（Ｎ型拡散層２７ｂ）と制御ゲート電極２９に高電
圧（約２０■）を印加することにより、Ｍ　ＯＳ型トラ
ンジスタのソース（Ｎ型拡散層２７ａ）からドレイン（
Ｎ型拡散層２７　ｂ　）に走る電子が第１のゲート酸化
膜２５の障壁を越えて制御ゲート電極２９の高電圧に引
かれてフローティングゲート電極２６に飛び込むことに
より、書込みが行われる。一方、ＭＯＳ型トランジスタ
のドレイン（ビット線３４）を接地電位、制御Ｊゲート
電極２９（ワード線３６）を５〜１５Ｖ程度の低電圧、
消去ゲート電極３０（選択ｖＡ３５）を２０〜３０Ｖ程
度の高電圧に設定することにより、フローティングゲー
ト電極２６からの消去ゲート電ｆ２ｉｉ３０への電界放
出により消去が行われる。そして、このようなＥＥＦＲ
ＯＭセルは１セル１トランジスタ構成であり、従来の１
セル２トランジスタ構成よりセル面積を縮小でき、高集
積化を図ることができる。

上記のようなＥＥＦＲＯＭセルは第３図Ｆａｌ　〜（ｄ
）に示すようにして製造される。なお、第３図ｆａｔ〜
（ｄｉの各々は左側に平面図、中央に平面図のＩ−Ｉ線
断面図、右側に平面図のｎ−ｎ線断面図を示す。

まず第３図（ａｌに示すように、Ｐ型シリコン基板２１
の表面を通常のＬＯＣＯ３法で選択酸化して選択的に厚
いフィールド酸化膜２２を形成することにより、基板２
１上を帯状のアクティブ領域２３とその他のフィールド
領域２４に分ける。

次に第３図Ｔｏｌに示すように、アクティブ領域２３の
基板２１表面に酸化処理により第１のゲート酸化膜２５
を形成する。

次に、全面に第１層ポリシリコンを形成した後、該第１
層ポリシリコンをパターニングすることにより、同第３
図中）のように、残存第１層ポリシリコンからなるフロ
ーティングゲート電極２６を形成する。この時、フロー
ティングゲート電極２６は、第１のゲート酸化膜２５　
（アクティブ領域２３）上の所定位置を通って両端がフ
ィールド酸化膜２２（フィールド領域２４）上に延在す
るように形成される。

続いて、フローティングゲート電極２６をマスクとして
アクティブ領域２３にＮ型不純物のイオン注入を行うこ
とにより、同第３図中）に示すように、一対のＮ型拡散
層２７ａ、２７ｂ（ソース・ドレイン）をアクティブ領
域２３にフローティングゲート電極２６の両側にて形成
する。

次いで、第３図ｔｅｌに示すように第２のゲート酸化膜
２８をフローティングゲート電極２６を覆うように形成
した後、第２層ポリシリコンを全面に形成し、パターニ
ングすることにより、残存第２層ポリシリコンからなる
制御ゲート電極２９と消去ゲート１掻３０を同第３図ｔ
ｃ＋に示すようにフローティングゲート電極２６に重な
って、このフローティングゲート電極２６と容量結合す
るように形成する。この時、制御ゲート電極２９は側壁
の一部に切欠部３１がもうけられるようにバターニング
され、消去ゲート電極３０は、この切欠部３１に先端が
挿入されて前記フローティングゲート１礪２６に重なる
ようにパターニングされる。

しかる後、第３図（ｄｉに示すように全面にＰＳＧなど
の中間絶縁膜３２を形成する。そして、その中間絶縁膜
３２を主とする基Ｆｉ、２１表面の絶縁膜に、Ｎ型拡散
］１１２７ａ、２７ｂ、制御・消去ゲート電極２９．３
０の各々に到達するようにコンタクトホール３３を通常
のホトリソエツチングにより形成する。最後に、そのコ
ンタクトホール３３を通してＮ型拡散層２７ｂ、消去ゲ
ート電極３０゜制御ゲート電極２９またはＮ型拡散層２
７ａに接続されるビット線３４２選択ｖＡ３５．　　ワ
ード線。

接地線をアルミにより形成する。以上で第１図のＥＥＦ
ＲＯＭセルが完成する。

（発明の効果） 以上詳細に説明したように、この発明によれば、フロー
ティングゲート電極を有するＭＯＳ型トランジスタを半
導体基板に形成し、さらにこのｌ’ｌＯ５型トランジス
タのフローティングゲート電極に容量結合して第２層ポ
リシリコンからなる制御ゲート電極と消去ゲート電極を
設けてＥＥＦＲＯＭセルを構成するようにしたので、１
セル１トランジスタ構成となり、従来の１セル２トラン
ジスタ構成に比較してセル面積を縮小でき、高集積化を
図ることができる。

【図面の簡単な説明】

第１図はこの発明の不揮発性半導体記憶装置の一実施例
を示す斜視図および平面図ならびに断面図、第２図はこ
の発明の一実施例の等価回路図、第３図はこの発明の一
実施例を製造するための工程断面図、第４図は従来のＥ
ＥＰＲＯＭセルの断面図、第５図は従来のＥＥＰＲＯＭ
セルの等価回路図である。 ２１・・・Ｐ型シリコン基板、２５・・・第１のゲート
酸化膜、２６・・・フローティングゲート電極、２７ａ
。 ２７ｂ・・・Ｎ型拡散層、２８・・・第２のゲート酸化
膜、２９・・・制御ゲート電極、３０・・・消去ゲート
電極。 ｉＪ１図 本発明−ヂガＱ４う°Ｊｍ１１め廊傅畠第２図

Claims (1)

1. 【特許請求の範囲】 　ゲート絶縁膜、第１層ポリシリコンからなるフローテ
   ィングゲート電極、およびソース・ドレイン拡散層から
   なるＭＯＳ型トランジスタが半導体基板に形成され、 さらにこのＭＯＳ型トランジスタ上に絶縁膜を挟んで前
   記フローティングゲート電極と容量結合して第２層ポリ
   シリコンからなる制御ゲート電極と消去ゲート電極が設
   けられてなる不揮発性半導体記憶装置。