KR100300150B1 - 반도체디바이스제조방법 - Google Patents
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Abstract
격리 구조들(isolation structures) 사이의 기판 또는 반도체 층내의 NVRAM 셀의 플로팅 게이트를 리세스하면, 최대 집적 밀도를 제공하고, 일반적으로 평탄한 하부면을 갖는 스트립에서 형성되며 더욱 단단하며 잠재적으로 미세한 피치(fine pitch)를 갖는 제어 게이트 접속부에서 급격한 토포그래피(severe topography)를 줄이거나 제거하는 한편, 높은 수율(yield) 및 경제성을 제공하는 단순화된 자기 정렬된(self-aligned) 공정에 의한 제조가 가능하게 된다. 불순물 주입은 일부 공정 동안에 제공된 여러 물질의 두께와, 유사하고 호환가능한 공정에 의해 형성된 NVRAM 셀 및 다마신 전계 효과 트랜지스터의 프로파일과 불순물 농도를 변경하기 위해 바람직하게 활용될 수 있는 여러 조합으로 용이하게 수행된다.
Description
본 발명은 전반적으로 반도체 집적 회로 메모리의 전계 효과 트랜지스터에 관한 것으로서, 보다 구체적으로는 NVRAM(non-volatile random access memory)의 구조 및 그 제조 방법에 관한 것이다.
반도체 메모리 구조는 잘 알려져 있으며, 이러한 구조의 설계는 현 기술 수준에서 높은 밀도로 집적되어 디코딩, 어드레싱, 감지 및 구동 회로와 함께 단일 칩 상에 수 백만개의 동적 메모리 셀 혹은 수 만개의 정적 메모리 셀을 제공함으로써, 여기에 기억된 데이타가 마음대로 변경될 수 있도록 한다. 이와 같은 메모리 및 이들이 허용하는 액세스 속도는 현재 이용가능한 고속 디지탈 프로세서를 지원하는데 있어서 필수적이다. 그러나, 셀들의 저장 상태를 유지하는 데는 적어도 예비 전력의 지속적인 인가가 필요하며, 동적 메모리 셀에 대해서는 주기적인 리프레쉬(periodic refreshing)가 필요하다. 그렇지 않으면, 저장 상태들은 유지되지 않으므로, 이러한 메모리들을 휘발성(volatile)이라고 한다.
소위 ROM(read only memory)라고 하는 것은, 휘발성이 아니므로 그 내용이 변경될 수 없는 메모리를 말한다. 그렇지만, ROM은 일반적으로 매우 높은 속도의 액세스를 지원하고 있기 때문에, 전자 장치를 개별화(personalization)하고 프로세서의 기본적인 동작 프로그래밍을 저장하는 데 유용하다. 그 밖에, 일반적으로 데이타 액세스가 훨씬 느리긴 하지만 데이타의 변경 기능이 필요할 때는 데이타의 비휘발성 저장을 위해 자기 디스크, 버블 메모리(bubble memories) 등과 같은 다른 저장 매체가 일반적으로 사용된다.
다른 저장 장치 및 매체의 보다 느린 액세스 시간을 부분적으로 해결하기 위해 다양한 캐쉬 구조(caching scheme)가 개발되었다. 이들 캐쉬 구조는 일반적으로 이용가능한 고속 프로세서의 기능을 지원하는데 매우 효과적이다. 그렇지만, 프로세서가 요구한 데이타가 캐쉬내에 존재하지 않으면 지연이 야기될 수 있으므로, 작업의 완료 시간의 예측성(predictability)이 저하될 수 있다. 또한, 캐쉬를 사용할 경우에도, 마모, 충격, 진동 등에 대한 자기 디스크 드라이브의 기계적인 약점과 같은, 사용된 기억 매체의 다른 특성으로부터 자유로워질 수는 없다. 다수의 캐쉬 미스(cache miss)로 인한 심각한 지연을 피하기 위해서 캐쉬 용량을 확장하면, 주 저장 장치로부터 원하는 양의 정보를 액세스하는 시간(특히 프로세서사이클 시간에 비교하여)뿐 아니라, 일정한 정도의 처리 오버헤드까지 필요하게 된다.
비휘발성 반도체 구조는 잘 알려져 있으며, 데이타가 디바이스 제조 동안 구축되는 것이 아니라, 그 안에 기록되거나 혹은 프로그래밍될 수 있다는 점에서 PROM(programmable read only memory)이라 지칭되고 있다. 보다 최근에는 소거 및 재기록에 의해 데이타가 변경될 수 있도록 PROM이 설계되고 있다. 이들 구조는 일반적으로 박막 유전층을 통한 전자 터널링 현상(electron tunnelling phenomena)을 이용한다. 그러나, 각각의 터널링 동작은 한정된 양의 손상을 유전체에 가하며, 장애가 발생할 때까지 행해질 수 있는 기록 및 소거 사이클의 수가 제한되었다. 따라서, 이들 디바이스는 데이타가 단지 드물게 변경되는 응용예에 대해서만 사용되었으므로, EEPROM(electrically erasable programmable read only memory)(또는, 파티션의 모든 셀들이 동시에 소거되는 경우 플래쉬 EEPROM)으로 지칭되어 왔다.
보다 구체적으로, EEPROM의 메모리 셀은 일반적으로 전계 효과 트랜지스터와 유사한 구조를 가지며, 제어 게이트가 용량성으로 결합되는 절연 플로팅 게이트 전극을 갖는다는 점이 다르다. 따라서, 플로팅 게이트상에 저장된 전하가 있거나 없을 경우 제어 게이트상에 낮은 전압이 인가되면, 트랜지스터의 결과적인 컨덕턴스(resultant conductance)에 따라 셀이 판독되는 반면, 제어 게이트상에 보다 높은 전압이 인가되면 열 전자(hot electron)가 주입되거나 전자가 전도성 채널에서부터 플로팅 게이트로 터널링되어 EEPROM 셀이 기록 또는 소거될 수 있다.
가장 최근에는, 몇몇 전자 터널링 메카니즘(예를 들어, 파울러-노르드하임 터널링(Fowler-Nordheim tunnelling))이 기록 및/또는 소거 동작 동안 유전체의 손상을 크게 감소시키는 것으로 밝혀졌다. 유전체의 질 개선 및 메모리 어레이를 통한 기록 및 소거의 분산과 함께, 디바이스가 고장날 때까지 행해질 수 있는 기록 및 소거 동작의 수는, 이러한 메모리가 사용될 수 있는 컴퓨터 및 다른 전자 장치의 예상 서비스 수명에 대해 충분한 정도로 되었다. 따라서, 이러한 디바이스는 RAM이 사용되는 것과 똑같은 방식으로 사용될 수 있으며, NVRAM(non-volatile random access memory)이라 지칭되게 되었다. 또한, 단일 칩상에 제공될 수 있는 저장 셀의 수가 정적 RAM에서의 저장 셀의 수와 동일한 수준까지 이르렀고, 동적 RAM에서의 저장 셀의 수에 근접해 가고 있다. 따라서, NVRAM은 터널링 산화물의 현저한 열화 없이 수행될 수 있는 기록/소거 사이클의 수에 있어서의 한계를 실질적으로 제거할 수 있는 잠재적인 다른 응용예를 의미한다.
그러나, 상이한 터널링 메카니즘이 개발되어 동작 파라미터가 변경될 수는 있겠지만, NVRAM 셀의 기본 구조는 EEPROM 셀의 구조로부터 실제로는 변화하지 않은 상태로 남아 있다는 점에 유의하여야 한다. NVRAM 셀의 구조는 비교적 복잡하고 약하며(critical), 높은 집적 밀도를 가지면서 높은 제조 수율(manufacturing yields)을 갖도록 개발하는 것은 어려운 것으로 밝혀졌다. 또한, 현재 새로운 NVRAM이 요구되는 다른 애플리케이션은 NVRAM 셀 크기의 축소 및 고 집적 밀도에 대한 요구가 증가되어 왔다.
그러나, 높은 집적 밀도는 작은 메모리의 셀을 필요로 하는 한편, 기록 및소거 동작을 위해 NVRAM이 계속 의존하는 터널링 효과는 판독 동작에 대해 필요한 전압보다 높은 전압을 필요로 한다. 항복, 래치-업(latch-up) 및 기타 알려진 유형의 오동작을 피하기 위해서는, NVRAM 셀들 사이에 일반적으로 격리 구조가 필요하고, 기록 및 소거 전압은 올바른 동작과 양립할 수 있는 범위내에서 가능한 한 낮게 유지되어야 한다. 게다가, STI(shallow trench isolation) 및 ROX(recessed oxide isolation)과 같은 격리 구조와 함께, 기록 및 소거 전압에 대한 좁은 동작 마진(narrow operating margins)으로 인해 제어 게이트 및 플로팅 게이트의 캐패시턴스의 소위 결합 비율(coupling ratio)이 적절히 증가되도록 하기 위해 플로팅 게이트 및 제어 게이트를 상기 격리 구조의 측벽을 따라 형성할 필요가 있었다. 전술한 STI 및 ROX는 모두 기판내에 절연체를 사용하고, 기판 표면 위로 또한 확장될 수 있다. 일반적으로, 플로팅 게이트는 ROX 또는 STI의 일부를 중첩하도록 만들어지며, 인터폴리 산화물의 블랭킷 층 및 그 위에 제공되어 패터닝된 도핑된 폴리실리콘 게이트층으로 덮이게 된다.
제어 게이트는 플로팅 게이트 위로 확장되고 플로팅 게이트는 격리 구조 위로 확장되므로, 급격한 큰 스텝형 토포그래피(severe large step topography)가 제어 게이트 및 인터폴리 산화물에 필연적으로 형성된다. 이러한 스텝은 (추가 공정 단계에 의해 억제되지 않는 경우) 차후의 통상적인 공정 동안 측벽을 형성하거나, 혹은 제어 게이트 또는 접속부를 부분적으로 구비할 수 있는 (예를 들어, 소위 폴리사이드 접속기를 형성하기 위해 도핑된 폴리실리콘 층을 낮은 시트 저항을 갖는 내화성 금속 실리사이드로 피복하는) 실리사이드(silicide)에 균열(breaks)을발생시키기에 충분하도록 경사져 있다. 제어 게이트 실리사이드의 균열은 제조 수율을 크게 떨어뜨리는데, 그 이유는 일반적으로 제어 게이트가 다수의 NVRAM 셀 위에 위치하여 여기에 대한 액세스를 제공하며, 이에 따라 균열이 제어 게이트의 균열 뒤에 위치한 셀을 격리시키거나 이에 대한 액세스를 차단시키기 때문이다.
그럼에도 불구하고, 전술한 급격한 토포그래피는 연구 결과, 일반적으로 제어 게이트의 캐패시턴스와 플로팅 게이트의 캐패시턴스간의 적절한 결합 비율을 조성하는데 잇점이 있는 것으로 알려져 있음에 주목해야 한다. NVRAM 셀에 기록 및 소거가 가능하도록 터널링이 발생하기 위해서는 용량성 전압 분할기(capacitive voltage divider)가 적절하게 플로팅 게이트의 전위를 높이거나 낮출 수 있도록 최소 결합비율이 유지되어야 한다. 따라서, 신뢰성있는 기록 및 소거를 위해 제공되어지는 결합 비율과 전압 사이와, 항복, 래치-업 등을 방지하기 위한 다른 구조의 크기 및 공간과, 궁극적으로 획득될 수 있는 제조 수율과 집적 밀도 사이에 절충점(trade-off)이 존재한다. 따라서, 이전의 설계에서는 제조 수율, 집적 밀도 및 설계의 최적화를 어느 정도 절충하였는데, 이 때문에, 패키지 레벨과 여러 컴퓨터 및 다른 전자 장치에서 고 밀도의 NVRAM의 제조 및 응용에 한계가 있었으며, 비용이 증가되었다.
반도체 제조, 특히 매우 단단한 전도체를 미세한 피치로 신뢰성있게 형성하기 위한 소위 다마신 공정(damascene processes)은 본 기술 분야에 잘 알려져 있다. 본래, 일반적인 다마신 공정은 기판 또는 반도체 층상에서 원하는 치수 또는 패턴의 홈(groove) 또는 리세스(recess)를 형성하는 단계와, 블랭킷 물질층을 증착하여 홈 또는 리세스를 채우는 단계와, 블랭킷 층을 다시 기판 또는 반도체 층의 표면까지 평탄화시키는 단계를 포함한다. 따라서, 전술한 평탄화 단계에서는 원래의 홈 또는 리세스의 모양에 따라서, 전술한 층을 전도체들과 같은 다수의 구성체로 분리시킨다. 평탄화 단계 동안 및 그 이후에, 홈 또는 리세스내의 물질은 모든 측면상에서 지지되며, 그 결과, 매우 연질의 금속 또는 다른 물질들로 구성되더라도 매우 튼튼한 구조가 된다. 홈 또는 리세스는 매우 평탄한 표면에서부터 리소그래픽적으로 이상적으로 형성되기 때문에, 높은 리소그래픽 분해능 및 미세 피치가 제공된다. 또한, 블랭킷 층을 증착하고 홈 또는 리세스를 채우고 난 이후의 평탄화는 매우 평탄한 표면을 제공하며, 그 표면상에 높은 정확도 및 분해능의 차후의 리소그래피 공정이 수행될 수도 있다.
그러나, 현 기술 수준으로는 트렌치의 채움과, 평탄화 공정들의 처리량 등의 어려움으로 인해, 다마신 공정은 일반적으로 다른 방식으로는 획득할 수 없는 단단하고 미세한 피치의 이점들을 갖는 전도체의 형성에 한정된다. 다마신 공정은 기판 또는 층내 또는 높은 특성비의 홈 또는 리세스를 신뢰성있게 채울 수 없는 물질을 갖는 디바이스(예를 들어, 트랜지스터 및 캐패시터)를 구성하는데에는 널리 사용되지 않고 있다. 칩상에 집적된 특정 디바이스의 높은 제조 수율을 위해, 증착 및 에칭 또는 패터닝된 주입과 같은 표면 형성 공정이 일반적으로 바람직하다.
따라서, 본 발명의 목적은 NVRAM 셀에 대해 새로운 기하 구조(geometry)를제공하여, 고 집적 밀도에서 높은 제조 수율을 얻을 수 있으며, 낮은 기록 및 소거 전압에서 동작 마진을 유지 혹은 증가시키도록 하는데 있다.
본 발명의 다른 목적은 제조 수율을 증가시키면서 더 적은 경제적인 공정 단계로 형성될 수 있는 NVRAM 셀 구조를 제공하는데 있다.
본 발명의 또다른 목적은 공정 복잡도를 크게 증가시키지 않고서도 동일한 칩상에 다른 디바이스를 포함하는 방식으로 고 밀도로 집적될 수 있는 NVRAM 셀에서 급격한 인터폴리 절연체 및 제어 게이트 토포그래피를 회피하는데 있다.
본 발명의 또다른 목적은 호환가능한 공정에 의해 제조된 메모리 셀과 트랜지스터 모두에 대해 도우펀트 주입 공정에서 실질적인 융통성을 제공하고, 특히 소스/드레인 도핑 및 채널 도핑과 독립적인 제조 공정을 제공하는데 있다.
본 발명의 전술한 목적 및 다른 목적을 달성하기 위해, 돌출된 격리 구조를 갖는 기판 또는 층과, 기판 또는 층의 트렌치내에 리세스되는 게이트 절연체 또는 전극(이 전극은 기판 표면 위로 돌출함)과, 주입 에너지에 따라 위치되며 트렌치와 자기 정렬되는(self-aligned) 주입 영역(implanted region)을 포함하는 반도체 디바이스가 제공된다.
본 발명의 다른 실시예에 따른 반도체 디바이스의 제조 방법은 물질층의 개구를 통하여 반도체 층 또는 기판에 트렌치를 형성하는 단계와, 트렌치내의 반도체 층 또는 기판의 표면상에 절연층을 형성하는 단계와, 트렌치 및 개구에 반도체 물질을 채워 상기 반도체 물질이 상기 반도체 층 또는 기판의 표면 위로 돌출되도록 하는 단계와, 상기 반도체 층 또는 기판의 표면 위로 돌출된는 상기 반도체 물질과자기 정렬되도록 상기 반도체 층 또는 기판에 물질을 주입하는 단계를 포함한다.
도 1은 종래의 EEPROM 또는 NVRAM 셀 구조의 단면도.
도 2는 EEPROM 또는 NVRAM 셀을 배치한 평면도.
도 3 내지 18은 본 발명을 구현시 도 2의 섹션 1-1을 따라 취해지고 제어 게이트 전도체에 직교하는 본 발명에 따른 다마신 NVRAM 셀을 형성하는 여러 공정 단계들을 도시한 단면도.
도 14a 도는 본 발명의 원리 및 공정들을 구현하여 구성될 수 있는 부분적으로 완료된 다마신 전계 효과 트랜지스터를 도시한 단면도.
도 19 내지 27은 섹션 2-2를 따라 취하여 도 3-18에 도시된 제조 공정의 여러 지점에서 제어 게이트 전도체와 평행한 본 발명에 따른 디바이스를 도시한 단면도.
도 28 내지 36은 도 2의 섹션 3-3을 따라 취하고 도 3-18에 도시된 제조 공정의 여러 지점에서 제어 게이트 전도체와 직교하고, 동일한 방향이지만 격리 구조의 위치에서 본 발명에 따른 디바이스를 도시한 단면도.
도면의 주요 부분에 대한 부호의 설명
10: EEPROM 또는 NVRAM 11, 30: 기판
12: 격리 구조 13: 터널링 산화막
14: 플로팅 게이트 16: 제어 게이트 전극
18: 측벽 31, 41: 질화물 층
32, 110: 트렌치 71: 개구
121: 터널링 산화물 131: 폴리실리콘
161: 유전체 층
전술한 목적 및 다른 목적, 특징 및 장점들은 첨부된 도면과 함께 본 발명의 바람직한 실시예의 상세한 설명을 참조하면 더욱 명백하게 이해될 것이다.
도 1 및 2에는 본 발명의 개선된 EEPROM 또는 NVRAM 게이트 구조(10)가 제각기 매우 단순한 단면 형태 및 평면 형태로 도시되어 있다. 도 2는 격자 형태의 격리 구조(12) 및 도 1의 종래의 구조와 이하 기술되는 본 발명 모두에 대해 공통적인 제어 게이트(16)의 레이아웃의 평면도이다. 그러나, 본 발명의 실시를 위해 도 2의 격리 구조는 도 1에 도시된 리세스된 산화물 구조보다는 얕은 트렌치 격리 구조가 바람직하다. 그렇지만, 본 발명의 원리에 따라서 리세스된 산화물도 또한 사용될 수 있다.
도 1에 도시된 구조(10)에 있어서, 리세스된 산화물(recessed oxide: ROX)(12)은 인접한 게이트들 사이를 분리시키는데 사용된다. (도 1의 페이지 면의 앞과 뒤의) 소스 및 드레인 영역과, 다수의 트랜지스터의 제어 게이트 전극(16)의 직렬 접속을 통해 메모리 셀들이 프로그래밍되기 때문에, 전하를 저장하기 위한 플로팅 게이트를 포함하는 트랜지스터들은 매우 인접하게 형성되는 것이 바람직하다. 이와 같이, NVRAM 또는 EEPROM 셀들을 인접하게 하는 것은 일반적으로 집적 밀도를 높이는데 필요할 뿐만 아니라 게이터 접속기의 저항을 최소화시킨다. 따라서, 일반적으로 이들 인접한 트랜지스터들로 형성된 메모리 셀들 사이의 상호 작용을 최소화시키기 위해 격리 구조가 필요하다.
EEPROM 또는 NVRAM 게이트 구조(10)에서는 리세스된 산화물 구조가 형성되는데, 산화물(12)의 일부가 기판(11) 내부로 리세스되기 때문에 그렇게 지칭된다. ROX 격리 구조들 사이의 영역들은 터널링 산화물 박막(13)에 의해 피복된다. 플로팅 게이트(14)는 도핑된 폴리실리콘으로 형성되는 것이 바람직하며, 터널링 산화물 위쪽뿐만 아니라 ROX 격리 구조(12)의 경사진 측벽 및 일부 표면 위쪽으로도 또한 확장된다. 플로팅 게이트(14)는 항복 전압(breakdown voltage)을 제어하는 ROX 격리 구조(12)의 상부면에서 거리 d만큼 분리되어 있다.
플로팅 게이트(14)와 ROX 격리 구조의 노출된 부분에는 제어 게이트 산화물 층(15)과, 제어 게이트 전극(16) 및 공통 접속기로서 작용하는 제 2 폴리실리콘 층이 피복된다. 제어 게이트 전극(16)과 플로팅 게이트(14) 사이의 제어 게이트 산화물(15) 영역은 이들 사이에 캐패시턴스를 설정한다. 따라서, 종래의 구조는 기판 표면과 평행한 방향으로의 소정의 치수 L2에 대해 캐패시턴스 값과 항복 전압 간의 절충을 요구하고 있음을 알 수 있을 것이다. 또한, 이러한 구조의 급격한 표면 토폴로지는 도 1에 원으로 표시한 부분(17)의 제어 게이트 산화물(때때로 인터폴리 산화물(inter-poly oxide)로 지칭됨)의 품질을 저하시키는 경향이 있다.
이러한 영역에서 산화물의 품질이 저하되면, 항복 전압이 감소되므로, 기준에 맞는 제조 수율을 획득하기 위해서는 플로팅 게이트들 사이에 충분한 공간이 필요하게 된다. 또한, 제어 게이트(16)의 급격한 토포그래피는 영역(19)에 균열을 발생시키거나 혹은 다른 공정에 의해 불필요한 측벽(18)을 형성할 수도 있다. 수직 혹은 급격하게 경사진 측면을 갖는 STI 구조가 채용되면, 도시된 바와 같이 보다 급격한 측면이 치수 L2를 감소시킬 수도 있지만, 전술한 상황은 일반적으로 악화될 것이다. 또한, 플로팅 게이트(14)의 범위로 인해, L2는 플로팅 게이트(14)의 분리부보다 더 넓어야 하므로 터널링 산화물의 영역을 감소시키는 경향이 있음에 유의하여야 한다. 따라서, L2의 크기는, 만족할만한 제조 수율을 얻기 위하여, 원하는 캐패시턴스 비율을 획득하기 위한 산화물 영역들의 비율과, 낮은 품질의 산화물의 가능성에 대하여 조절된 항복 전압 및 플로팅 게이트의 분리부에 따라서, 정해져야 한다.
따라서, L2의 치수는 보다 작은 크기로 축소할 수 없는 EEPROM 셀의 "풋프린트(footprint)"의 주요 부분이다. 이것은 특히 매우 얇은 터널링 산화물 층이, 터널링을 야기시키는 임의의 최소 전압을 요구하고 디바이스가 견딜 수 있는 최소 항복 전압에 대한 한계를 부과하는 구성의 신뢰도와 양립하는 두께로 스케일링될 수 없기 때문이다.
기판내에 리세스된 NVRAM 셀을 다마신 공정의 방식과 격리 구조와 자기 정렬되는 방식으로 형성함으로서, STI 구조의 채용에도 불구하고, 본 발명은 항복, 집적 밀도 및 제어 게이트 접속기의 토포그래피의 문제점을 동시에 해결한다. 따라서, 본 발명은 최대 집적 밀도로 공정을 단순화시키면서, NVRAM 셀 영역 및 결합 비율을 최대로 하고, 격리 구조의 영역을 최소화시킨다.
이하, 도 3-17을 참조하여 본 발명에 따른 다마신 NVRAM 셀 형성 공정을 기술한다. 특히, 도 3 및 28에는 산화물 화학/기계 연마 공정에 의해 양호하게 평탄화된 기판(30)이 도시되어 있다. 제 1 질화물 층(31)을 기판(30) 위에 증착하고, 얕은 트렌치(또는 ROX) 격리 구조의 원하는 위치(32)에 따라 패터닝한다. 이어서, STI 트렌치(32)를 채우고 질화물의 윗면까지 연마하여, 도 3 및 28에 도시되고 도 2에 평면도로 도시된 일반적인 패턴을 갖는 구조를 형성한다. 질화물 층(31)은 높은 경도를 가지며, STI의 잔존물을 연마하기 위한 연마 종료부(polish stop)로서 작용한다.
그 후, 도 4 및 29에 도시된 바와 같이, 제 2 질화물 층(41)을 증착한다. 질화물 층(31 및 41)을 증착하기 위한 공정은 본 발명에 있어서 전혀 중요하지 않으며, 여러가지 적절한 기법들이 본 기술 분야에 통상의 지식을 가진 자에게 잘 알려져 있다. 이어서, 도 5 및 29에 도시된 바와 같이, 본 기술 분야에 잘 알려져 있지만 본 발명의 실시에 결정적이지 않는 테트라-에틸 오르토실리케이트 공정(tetra-ethyl orthosilicate process)을 이용하여 산화물 층(51)을 바람직하게 증착한다.
그후, 적절한 레지스트의 제어 게이트 마스크 층(61)을 도포하여 도 7에 도시된 바와 같이 패터닝한다. 패터닝된 레지스트가 존재하지 않는 영역들은 제어 게이트 접속기(즉, 도 2의 점선(16)으로 도시된 바와 같이 위치됨)에 대응하고, (도 6 및 도 7의 페이지 면의 앞과 뒤의) STI 구조들 사이에서 NVRAM 셀들의 위치를 정의한다.
NVRAM 셀을 형성하기 위해, 도 8에 도시된 바와 같이 제어 게이트 마스크(62)의 개구(opening)(71)를 따라 산화물 층(51)을 선택적으로 에칭하고, 이어서 도 9에 도시된 바와 같이 제 1 및 제 2 질화물 층(41, 31)을 모두 선택적으로 에칭하여 기판이 노출되도록 한다. 섹션 1-1에 대해 도 9에 도시된 공정의 동일한 지점에서, 도 20은 섹션 2-2에 대응하고, 도 30은 섹션 3-3에 대응한다.
섹션 1-1을 따라 취해진 도 10과, 섹션 2-2을 따라 취해진 도 21에 도시된 바와 같이, 기판 물질(예를 들어, 실리콘)에 대해 선택적이며 (다른 방식으로 레지스트 마스크(62)에 의해 마스킹되는), 산화물 층(51)의 에지 또는 STI 산화물(32)의 에지를 충분히 에칭할 수 없는 에칭제로 기판을 에칭한다. 이러한 에칭은 기판에 약 80-150㎚의 깊이를 바람직하게 갖는 리세스(100)가 형성될 때까지 계속된다. 이어서, 도 11 및 31에 도시된 바와 같이, 기판(30)과 STI 산화물(32)을 모두 200-500㎚의 두께로 추가로 에칭한다(이 에칭은 비록 단일의 비선택적인 에칭이 바람직하지만 별도의 선택적인 에칭 단계에서 수행될 수 있다). 이것은 도 22에 도시된 바와 같이 섹션 2-2을 따라 취해진 STI 산화물 구조의 높이를 줄이며, 도 31에서 노치(notch)로서 나타난다. 도 22에 도시된 바와 같이 섹션 2-2를 따라 취해지는 실리콘 기판의 표면은 도 11의 실리콘 트렌치(110)의 하부면에 대응함에 유의하여야 한다.
따라서, 일단 다마신 NVRAM 셀 트렌치(110)가 완성되면, 제어 게이트 레지스터를 제거할 수 있으며, 양호하게는 트렌치(110)내의 소정의 오염물을 제거하기 위해 산화물을 성장시키고 에칭한다. 이어서, 적절한 공정을 이용하여 트렌치내의 터널링 산화물(121)을 원하는 두께까지 성장시키면, 도 12 및 도 22에 도시된 바와 같은 구조가 형성된다. 바람직한 두께는 일반적으로 약 50Å이지만, 이러한 두께는 본 발명의 원리를 수행하는데 있어서 전혀 필수적인 것은 아니다. 도 13(및 도 23에 수직으로 취해진 단면도)에 도시된 바와 같이, 폴리실리콘 층을 증착하여 다마신 트렌치를 채우고 나서, 이러한 폴리실리콘 층을 다시 산화물(51)까지 연마하면, 차후에 플로팅 게이트가 형성될 폴리실리콘 스트립(131)이 형성된다.
산화물(51)의 최종 두께에 대응하는 특정 높이가 이하 기술되는 바와 같은 장점에 이용될 수 있지만, 이러한 산화물(51)은 나중에 제거되기 때문에 연마 종료부로서 기능할 필요가 없으며, 폴리실리콘의 높이는 트렌치내의 훨씬 작은 치수까지 다시 에칭되기 때문에 최종 디바이스에 특히 결정적이지 않음에 유의하여야 한다. 또한, 질화물 층(31, 41) 및 산화물 층(51)은 도 20-26의 페이지 면의 앞과 뒤에 위치하기 때문에 도면에 나타나 있지 않음을 이해하여야 한다. 질화물 층(31)은 도 3에 도시된 바와 같이 형성 도중에 STI 구조의 위치(예를 들어, 섹션 3-3 면)에서 초기에 에칭 제거되었지만, 제 2 질화물 층(41)은 도 29-35에서 (제어 게이트 전극 접속기에 또한 대응하는 도 2의 점선(16)에 의해 도시된 바와 같이 위치되는) NVRAM 셀 트렌치(110)를 한정하는 것으로 나타나 있고, 도 3-19에는 섹션 2-2를 따라 취해지는 이들 질화물 층(31, 41)이 모두 도시되어 있다.
도 14 및 도 32를 참조하면 알 수 있듯이, 잔류 산화물 층(51)을 선택적으로 제거한 다음 연마에 의해 평탄화하여, 질화물 층(41)의 표면 위의 폴리실리콘 돌출부를 도 13의 나머지 산화물(51)의 두께와 동일한 높이로 형성시킨다. 이러한 돌출 모양 및 높이는 소스/드레인의 주입에 의해 도달되는 폴리실리콘내의 깊이를 제한하여, 도 15를 참조하여 이하 기술되는 바와 같이 폴리실리콘(131)을 플로팅 게이트의 치수까지 에칭할 때, 소스/드레인 주입 동안 폴리실리콘에 주입될 수 있는 도우펀트/불순물을 제거할 수 있도록 하는데 유용하다. 또한, 이러한 돌출부의 높이에 의해 주입 손상으로부터 게이터 절연체(121)를 보다 양호하게 보호할 수 있다. 플로팅 게이트를 훨씬 정확하게 형성하기 위해 광 방출 분광학(optical emission spectroscopy) 또는 다른 기법들을 통한 종료부 검출(endpoint detection)은 주입 깊이를 기초로 할 수 있지만, 일반적으로 타이밍 조정된 에칭을 이용하여도 충분히 정확하다.
그 후, 질화물 층(31, 41)을 통해 소스/드레인 주입을 수행하여, 소스/드레인을 폴리실리콘 스트립(131) 및 STI 구조(33)와 효율적으로 자기 정렬시킨다. 소스 및 드레인 정션(junctions)을 트렌치(110)의 하부 근처에 위치시키기 위해, 주입 선량 및 에너지는 차후의 어닐링 공정 동안에 발생되는 도우펀트 확산에 의해 조정되어진다. 도 23은 도 12-14에 도시된 공정 동안 섹션 라인 2-2를 따라 취해진 구조를 나타낸 도면이다. 한편, 이하 기술되는 바와 같이, 새로운 폴리실리콘 돌출부(171)를 형성하고 그 위에 산화물 층(181)을 형성하고, 질화물 층(31, 41)을 제거한 후에, 도 18에 도시된 공정 시점까지 소스 및 드레인 주입 및 확산을 연기시킬 수 있다.
또한, 본 발명에 의해 형성되는 돌출부 및 이와 관련된 스텝들의 형성(본질적으로, 폴리실리콘의 에칭 및 제어 게이트 산화물의 증착 또는 성장에 의해 플로팅 게이트가 형성되기 전에 도 14에 도시된 형태)은 플로팅 게이트를 제공하지 않는 NVRAM 셀과 유사한 리세스 또는 다마신의 전계 효과 트랜지스터(FET)의 처리 및구조에도 이용될 수 있다. 당업자라면 이해하듯이, 채널 도우펀트 농도 및 프로파일은 래치-업, 쇼트 채널 효과의 회피뿐만 아니라 전계 효과 트랜지스터의 성능 특성(performance properties) 및 임계치에 있어서 매우 중요하다(소위 약하게 도핑된 드레인 구조에 의해 반도체 표면상에 형성되는 공지의 전계 효과 트랜지스터에 있어서의 일반적인 방안). 그러나, 주입에 영향을 미치거나 혹은 주입에 의해 영향을 받지 않고 소스 및 드레인 영역을 형성하기 위해 기판 표면에 형성된 FET에서 최적의 채널 도우펀트 농도를 획득하는 것은 어렵다. 예를 들어, 소스 및 드레인 영역 아래의 도우펀트 농도가 증가하면 FET의 확산 캐패시턴스가 증가한다.
전계 효과 트랜지스터가 다마신 공정에 의해 형성되면, 반도체 물질의 몸체내에 채널이 리세스될 수 있고, 도 14a에 제각기 참조 부호(141, 142, 143)로 도시된 소스 및 드레인 영역을 형성하기 위해 트렌치/게이트의 어느 한쪽 면 위쪽뿐만 아니라 게이트가 형성될 트렌치의 하부면에 불순물이 주입될 수 있다. 일반적으로, 이들 격리 영역 형성에서는 특히 상이한 에너지에서 상이한 도우펀트와 함께 여러 별도의 주입 단계들을 필요로 한다. 이 점에 관해 설명하면, 도 11에서 제어 게이트 마스크(62)가 질화물 층(31, 41) 위에 제공되지만, 트렌치(110) 내부에 층이 형성되지 않음에 유의하여야 한다. 도 12에 있어서, 제어 게이트 마스크를 제거하고 나서, 트렌치 내부에 산화물을 성장시킨다. 도 13에 있어서, 트렌치에 폴리실리콘을 채우고, 산화물 층(51)은 그대로 남겨둔다. 도 14에 있어서, 산화물(15)을 제거하여 전술한 폴리실리콘 돌출부(131)가 형성되도록 하고, 질화물 층(31, 41)은 그대로 남겨둔다. 도 18에 있어서, 전술한 질화물 층들을 제거하여, 질화물 층의 두께까지 돌출부를 형성한다. 도 18은 또한 소스/드레인 주입의 확산을 나타낸 도면이다.
불순물 주입 공정들은 주입 공정 에너지의 적절한 조정과 더불어 이전의 구문에서 전술한 층들 중 어느 하나의 층을 통해 이루어질 수 있고, 상이한 층들은 제각기 소스/드레인 영역 및 채널/게이트 영역에서 (완성된 디바이스에서 산화물(121)을 제외하고는 모두 제거되는) 상이한 조합 및 두께로 제공되기 때문에, 상이한 조합에서 여러가지 물질 및 두께가 사용될 수 있고, 이들 물질 및 두께는 전술한 주입에 맞는 공정의 여러 지점에서 주입 공정 동안 마스크로서 사용될 수 있음을 알 수 있을 것이다.
특히, 본 발명에 따른 구조에 있어서, 소스 및 드레인 영역이 질화물, 산화물 및/또는 레지스트로 마스킹되는 동안, 채널 주입은 폴리실리콘 돌출부를 형성하기 전에 비교적 낮은 에너지에서 수행될 수 있다. 이 돌출부의 높이는 돌출부가 형성된 이후에, 채널을 효과적으로 마스킹하면서 보다 높은 에너지의 소스/드레인 주입을 허용한다. 물질 및 두께가 모두 다른 층들 및 이들의 조합은 채널 프로파일들의 변경과 드레인/소스 영역 등의 주입을 동시에 허용할 수 있다. 폴리실리콘 돌출부의 불순물 주입은 불순물을 다른 주변 구조에 확산시키기 위한 확산 소스(diffusion source)로서 또한 작용할 수 있다.
다마신 NVRAM 셀들을 형성하는 공정들을 동일하게 조합하여 고성능 트랜지스터를 고 집적 밀도로 형성하면, 디코더, 드라이버, 로직 등을 칩상에 조성할 때 처리 비용이 적게 소요될 수 있음을 또한 이해하여야 한다. 플로팅 게이트를 형성하지 않고 나중에 게이트 산화물의 두께가 최적화되도록 하기 위해서는 NVRAM 셀 및 전계 효과 트랜지스터의 처리를 적절하게 분리하기만 하면 된다. 일반적으로 도 15-17에 대응하는 공정 동안 블럭 아웃 마스크(block-out masks)를 비교적 낮은 분해능으로 사용하는 방안은 전계 효과 트랜지스터 및 NVRAM 셀의 처리를 분리시키기에 충분한 것으로 고려된다.
NVRAM 셀 구조에서, 일단 소스/드레인 주입이 완료되면, 도 15, 24 및 33에 도시된 바와 같이 폴리실리콘(131) 및 터널링 산화물(121)이 원하는 치수까지 다시 에칭된다. 도 24를 참조하면 알 수 있듯이, 이러한 에칭 공정은 STI 구조(32)에서 플로팅 게이트(131)를 분리시킨다. 그 다음에, 도 16, 25 및 34에 도시된 바와 같이 적층된 ONO(layered oxide-nitride-oxide)의 구성의 제어 게이트 유전체 층(161)이 바람직하게 제공된다.
도 15를 참조하여 전술한 플로팅 게이트(131)를 에칭함으로써 개방된 다마신 트렌치의 나머지 부분에는 도 17 및 35에 도시된 바와 같이 블랭킷 층을 증착하여 도핑된 폴리실리콘을 다시 채우고, 이어서 질화물 연마 종료부 층(41)까지 다시 연마한다. 이러한 공정은 도 26에 가장 잘 나타나 있는 바와 같이, STI 구조(32) 위로 확장하는 또다른 폴리실리콘 스트립(171)을 제어 게이트 및 접속기로서 형성한다. 그후, 어닐링 동안 소스 및 드레인 영역을 원하는 정션 프로파일(142)까지 바람직하게 확산시키기 위해 폴리실리콘 제어 게이트 전극이 이 위에 성장되거나 혹은 증착된 보호 산화물(protective oxide)(191)을 가질 수 있으며, 질화물 층(31, 41)의 나머지 부분은 도 18, 27 및 36에 도시된 구조가 완성되도록 스트립될 수 있다.
다른 로직, 디코더, 레벨 쉬프터 등 또는 심지어 매크로 또는 완전한 프로세서뿐만 아니라 도 18의 구조에 대한 접점을 포함하는 디바이스의 나머지 부분은 잘 알려진 방법, 바람직하게는 전술한 다마신 FET 공정 또는 CMOS 기법에 따라 칩의 나머지 부분상에서 제조될 수 있다. 전술한 처리 중에 다른 회로가 형성되는 영역이 블럭-아웃 마스크로 피복되는 동안, 전술한 다수의 물질 및 공정들은 CMOS 디바이스 및 회로의 형성에 공통적이므로, 전술한 다수의 공정들은 서로 호환할 수 있고 다마신 FET 또는 CMOS 구조를 동시에 형성할 수 있다. 따라서, 몇가지 제조의 경제성 및 비용의 감축이 잠재적으로 달성될 수 있다.
NVRAM 셀 또는 지원 회로(support circuitry)에 지정된 처리가 다른 것을 배제하여 수행되어지는 경우에, 낮은 분해능 및 정합 정확도(registration accuracy)의 넓은 공차에서 블럭-아웃 마스크를 대응하여 적용하거나 제거하면, 비교적 비용이 적게 소요되고 수율이 향상된다. 또한, 전술한 NVRAM 셀 공정들은 제어 게이트 전극의 위치를 규정하는데 하나의 마스크(62)만을 필요로 하며, 모든 다른 공정들이 자기 정렬된 후에 전술한 다마신 공정에 따라 평탄화함으로써 패터닝을 도출하므로, 매우 높은 제조 수율이 획득될 수 있음에 유의하여야 한다.
전술한 설명에 비추어, 전술한 공정은 격리 구조들과 자기 정렬되며, 제어 게이트 및 플로팅 게이트의 적절한 결합 비율과 비교적 낮은 기록 및 소거 전압에서 적절한 동작 마진을 보장할 수 있도록 상기 제어 게이트 및 플로팅 게이트 사이의 전체 영역을 이용하는, 기판 또는 반도체 층내에 제조된 신규한 다마신 NVRAM셀을 제공함을 알 수 있을 것이다. 또한, 동일한 형상들은 리소그래픽적으로 제조될 수 있는 제어 게이트 도체의 최소폭 및 스케일가능한 한도까지 NVRAM 셀의 크기를 최소화하고 집적 밀도를 최대화시킨다. 또한, 자기 정렬 공정들은 공정의 복잡도를 줄이면서, 공정의 경제성 및 제조 수율을 증대시킨다. 급격한 제어 게이트 접속기의 토포그래피가 방지되고, 자기 정렬 공정들이 정렬 공차에 대한 허용을 필요로 하지 않기 때문에 집적 밀도가 최대로 구현될 수 있다.
본 발명은 하나의 바람직한 실시예로 기술되었지만, 본 기술 분야에 통상의 지식을 가진 자라면 본 발명이 첨부된 특허 청구범위의 사상 및 영역을 벗어나지 않은 범위내에서 여러가지 변경이 이루어질 수 있음을 이해할 것이다.
따라서, 본 발명은 NVRAM 셀에 대해 새로운 기하 구조를 제공하여, 고 집적 밀도에서 높은 제조 수율을 허용하면서, 낮은 기록 및 소거 전압에서 동작 마진을 증가시키고, 또한 급격한 토포그래피를 방지하고 제조 수율을 증가시키면서 경제성이 뛰어난 공정 단계로 형성될 수 있는 NVRAM 셀 구조를 제공하는 이점을 제공한다.
Claims (13)
- 반도체 디바이스를 제조하는 방법에 있어서,① 반도체 기판상에 형성된 물질층의 개구를 통하여 반도체 기판에 트렌치를 형성하는 단계와,② 상기 트렌치내의 상기 반도체 기판의 표면상에 절연층을 형성하는 단계와,③ 상기 트렌치 및 상기 개구에 반도체 물질을 채우되, 상기 반도체 물질이 상기 반도체 기판의 표면 위로 돌출되도록 채우는 단계와,④ 상기 반도체 물질을 평탄화하는 단계 - 상기 트렌치를 채우는 단계와, 평탄화 단계는 다마신 공정에 따라서 행해짐- 와,⑤ 상기 반도체 기판의 표면 위로 돌출하는 상기 반도체 물질과 자기 정렬(self-align)되도록 상기 반도체 기판에 물질을 주입하는 단계와,⑥ 상기 트렌치내의 상기 반도체 물질의 일부를 제거하는 단계와,⑦ 상기 트렌치내의 상기 반도체 물질의 나머지 부분 상에 추가의(further) 절연층을 증착하는 단계와,⑧ 상기 트렌치 및 상기 개구의 나머지 부분을 추가의 반도체 물질로 채우는 단계를 포함하는반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 트렌치를 채우는 단계 이전에, 상기 반도체 기판에 물질을 주입하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판의 표면에 격리 구조를 형성하는 단계를 더 포함하는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 반도체 기판상에 형성된 물질층은 질화물 층을 포함하는 반도체 디바이스 제조 방법.
- 제 4 항에 있어서,상기 반도체 기판상에 형성된 물질층은 상기 질화물 층의 표면상에 추가의(further) 질화물 층을 더 포함하는 반도체 디바이스 제조 방법.
- 제 5 항에 있어서,상기 반도체 기판상에 형성된 물질층은 상기 추가의 질화물 층상에 산화물 층을 더 포함하는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 반도체 물질을 상기 물질층까지 평탄화시키는 단계를 더 포함하는 반도체 디바이스 제조 방법.
- 제 4 항에 있어서,격리 구조를 상기 질화물 층의 표면까지 평탄화시키는 단계를 더 포함하는 반도체 디바이스 제조 방법.
- 제 6 항에 있어서,상기 반도체 물질을 상기 산화물층까지 평탄화시키는 단계를 더 포함하는 반도체 디바이스 제조 방법.
- 제 5 항에 있어서,반도체 물질을 상기 추가의 질화물층까지 평탄화시키는 단계를 더 포함하는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 주입 단계는 상기 트렌치의 나머지 부분을 채우는 단계 후에 수행되는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 절연층 내의 상기 반도체 물질과, 상기 트렌치의 측벽들과, 상기 트렌치의 바닥을 격리시키기 위해, 상기 절연층은 상기 트렌치의 측벽들과 접촉하는 각각의 단부를 갖는 반도체 디바이스 제조 방법.
- 제 1 항에 있어서,상기 트렌치 근방에 격리 구조를 형성하는 단계를 더 포함하고,상기 주입 단계는 상기 격리 구조와 자기 정렬되도록 상기 물질을 주입하는단계를 포함하는 반도체 디바이스 제조 방법.
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US8/955,209 | 1997-10-21 | ||
| US08/955,209 | 1997-10-21 | ||
| US08/955,209 US6060358A (en) | 1997-10-21 | 1997-10-21 | Damascene NVRAM cell and method of manufacture |
Publications (2)
| Publication Number | Publication Date |
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