JPS5986265A - Ｍｏｓ型半導体装置 - Google Patents
Ｍｏｓ型半導体装置Info
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
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- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
- H01L29/66621—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation using etching to form a recess at the gate location
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、特に高密度化を図ったＭＯ８型半導体装置に
関する。
関する。
従来、ＭＯ８型半導体装置としては、第１図に示す如く
、例えばｐ型のＳｔ基板１表面に選択酸化法により形成
されたフィールド酸化膜２を設け、このフィールド酸化
膜２で囲まれた島状の基板１表面にｎ型のソース、ドレ
イン領域３．４を設け、更にこれらソース、ドレイン領
域３，４間の基板１上にダート絶縁膜５を介してダート
電極６を設けた構造のものが知られている。
、例えばｐ型のＳｔ基板１表面に選択酸化法により形成
されたフィールド酸化膜２を設け、このフィールド酸化
膜２で囲まれた島状の基板１表面にｎ型のソース、ドレ
イン領域３．４を設け、更にこれらソース、ドレイン領
域３，４間の基板１上にダート絶縁膜５を介してダート
電極６を設けた構造のものが知られている。
しかしながら、前述した構造のＭＯ８型半導体装置にお
いては、ｒ−ト電極６やフィールド酸化膜２が基板１面
よシも凸状態となっているため、素子領域表面は凹凸と
なる。従って、このような表面状態で高密度化した素子
を形成しようとすると、コンタクトホールや配線形成用
のレジストパターンは、素子領域表面の凹凸に従って厚
い部分と薄い部分ができる。この結果、全面にレジスト
膜を塗布し露光する際に光が透過すべき箇所に十分届か
ず、十分な解像度が得られない。従って、所定の寸法の
レジストパターンが得られず、もって十分なパターニン
グができず、素子の高密度化の妨げと力るという欠点が
あった。
いては、ｒ−ト電極６やフィールド酸化膜２が基板１面
よシも凸状態となっているため、素子領域表面は凹凸と
なる。従って、このような表面状態で高密度化した素子
を形成しようとすると、コンタクトホールや配線形成用
のレジストパターンは、素子領域表面の凹凸に従って厚
い部分と薄い部分ができる。この結果、全面にレジスト
膜を塗布し露光する際に光が透過すべき箇所に十分届か
ず、十分な解像度が得られない。従って、所定の寸法の
レジストパターンが得られず、もって十分なパターニン
グができず、素子の高密度化の妨げと力るという欠点が
あった。
また、従来、他のＭＯ８型半導体装置としては、−１２
図に示す如く、ｐ型のＳｉ基板１の表面に埋込み酸化法
により形成される絶縁層から素子分離領域７を設け、こ
の素子分離領域７により分離された島状の基板１表面に
ｎ 型のソース。
図に示す如く、ｐ型のＳｉ基板１の表面に埋込み酸化法
により形成される絶縁層から素子分離領域７を設け、こ
の素子分離領域７により分離された島状の基板１表面に
ｎ 型のソース。
ドレイン領域３，４を互に電気的に分離して設け、更に
これらソース、ドレイン領域３，４間の基板１上にケ゛
−ト絶縁膜５を介してケ゛−ト電極６を設けた構造とな
っている。しかしながら、かかる構造の半導体装置は、
素子分離領域７上面は基板１表面と同一レベルにできる
ものの、ゲート電極６が基板１面に対して凸状となって
いるため、第１図図示のＭＯ８型半導体装置の欠点を十
分解消するには至らなかった。
これらソース、ドレイン領域３，４間の基板１上にケ゛
−ト絶縁膜５を介してケ゛−ト電極６を設けた構造とな
っている。しかしながら、かかる構造の半導体装置は、
素子分離領域７上面は基板１表面と同一レベルにできる
ものの、ゲート電極６が基板１面に対して凸状となって
いるため、第１図図示のＭＯ８型半導体装置の欠点を十
分解消するには至らなかった。
本発明は上記事情に鑑みてなされたもので、基板表面を
平坦化して素子の高密度化を図ったＭＯ８型半導体装置
を提供することを目的とするものである。
平坦化して素子の高密度化を図ったＭＯ８型半導体装置
を提供することを目的とするものである。
本発明は、第１導電型の半導体基板に環状の絶縁層（素
子分離領域）を埋設し、この絶縁層で囲まれた基板に前
記絶縁層よシ浅い溝を該基板部分を２つに分離するよう
に設け、この溝の側壁及び底部に絶縁膜を設け、前記溝
の絶縁膜内にケ゛−ト電極を設け、前記絶縁層に囲まれ
た２つの分離された基板内に第２導電型のソース。
子分離領域）を埋設し、この絶縁層で囲まれた基板に前
記絶縁層よシ浅い溝を該基板部分を２つに分離するよう
に設け、この溝の側壁及び底部に絶縁膜を設け、前記溝
の絶縁膜内にケ゛−ト電極を設け、前記絶縁層に囲まれ
た２つの分離された基板内に第２導電型のソース。
ドレイン領域を前記絶縁層の下面よりも浅く設けること
によって、素子分離領域及び素子領域の平面を平坦化し
素子の高密度化を図ったものである。
によって、素子分離領域及び素子領域の平面を平坦化し
素子の高密度化を図ったものである。
以下、本発明の一実施例であるＭＯ８型半導体装置を、
その製造方法を併記しつつ第３図（、）〜（ｊ）及び第
４図に基づいて説明する。
その製造方法を併記しつつ第３図（、）〜（ｊ）及び第
４図に基づいて説明する。
〔１〕まず、ｐ型Ｓｔ基板１１上に熱酸化処理を施すこ
とにより第１の熱酸化膜１２を形成した。なお、第１の
熱酸化膜１２０代りにＣＶＤ−８ｉ０２膜を形成しても
よい。つづいて、写真蝕刻法により、前記第１の熱酸化
膜１２上の後記素子分離領域に対応する部分に、幅１〜
２μｍの枠状の開孔部１３を有した第１のレジスト・ヤ
ターン１４を形成した（第３図（ａ）図示）。次いで、
開孔部１３から露出する第１の熱酸化膜１２．基板１ノ
をリアクティブイオンエツチング（ＲＩＥ ）法によシ
エッチングし、基板１１表面から深さ１流２幅１〜２μ
ｍの枠状の凹部１５を形成した。この後、第１のレジス
） Ａ？ターン１４及び第１の熱酸化膜１２を除去した
（第３図（ｂ）図示）。
とにより第１の熱酸化膜１２を形成した。なお、第１の
熱酸化膜１２０代りにＣＶＤ−８ｉ０２膜を形成しても
よい。つづいて、写真蝕刻法により、前記第１の熱酸化
膜１２上の後記素子分離領域に対応する部分に、幅１〜
２μｍの枠状の開孔部１３を有した第１のレジスト・ヤ
ターン１４を形成した（第３図（ａ）図示）。次いで、
開孔部１３から露出する第１の熱酸化膜１２．基板１ノ
をリアクティブイオンエツチング（ＲＩＥ ）法によシ
エッチングし、基板１１表面から深さ１流２幅１〜２μ
ｍの枠状の凹部１５を形成した。この後、第１のレジス
） Ａ？ターン１４及び第１の熱酸化膜１２を除去した
（第３図（ｂ）図示）。
更に、全面に、前記凹部１５の幅の１／２より大きい厚
さ例えば１．５μｍの第１の５ｉ０２膜１６をＣＶＤ法
によシ形成した（第３図（Ｃ）図示）。なお、ここで前
記Ｓ ｔＯ２膜１６の厚みが凹部１５の幅の１／２以下
の場合、該５ｉ０２膜１６が凹部１５内に十分充填され
ず、四部１４内の５ｉ０２膜１６に空洞が生ずる恐れが
ある。
さ例えば１．５μｍの第１の５ｉ０２膜１６をＣＶＤ法
によシ形成した（第３図（Ｃ）図示）。なお、ここで前
記Ｓ ｔＯ２膜１６の厚みが凹部１５の幅の１／２以下
の場合、該５ｉ０２膜１６が凹部１５内に十分充填され
ず、四部１４内の５ｉ０２膜１６に空洞が生ずる恐れが
ある。
〔１１〕次に、ＲＩＥ法により前記５１０２膜１６を、
基板１１表面が露出するまでエツチングし、前記凹部１
５内に５１０２膜を残存させて素子分離領域（絶縁層）
１７を形成した（第３図（ｄ）図示）。
基板１１表面が露出するまでエツチングし、前記凹部１
５内に５１０２膜を残存させて素子分離領域（絶縁層）
１７を形成した（第３図（ｄ）図示）。
つづいて、写真蝕刻法により、前記素子分離領域１７で
分離された島状の基板１１領域以外を覆う第２のレジメ
） Ａ？ターン１８を形成した。
分離された島状の基板１１領域以外を覆う第２のレジメ
） Ａ？ターン１８を形成した。
次いで、第２のレジス） ｉ４ターン１８から露出する
基板１１表面にｎ型不純物例えばリンあるいはヒ素をイ
オン注入してソース、ドレイン領域となる深さ５００Ｘ
のｉ型の不純物層１９を形成した（第３図（、）図示）
。更に、前記第２のレジストパターン１８を除去した後
、ＣＶＤ法によシ全面に第２の８１０２膜２０を形成し
、該第２の５ｉ０２膜２０上に写真蝕刻法によシ後記溝
に対応する部分のみ開孔部２ノを有する第３のレジスト
パターン２２を形成した（第３図（ｆ）図示）。
基板１１表面にｎ型不純物例えばリンあるいはヒ素をイ
オン注入してソース、ドレイン領域となる深さ５００Ｘ
のｉ型の不純物層１９を形成した（第３図（、）図示）
。更に、前記第２のレジストパターン１８を除去した後
、ＣＶＤ法によシ全面に第２の８１０２膜２０を形成し
、該第２の５ｉ０２膜２０上に写真蝕刻法によシ後記溝
に対応する部分のみ開孔部２ノを有する第３のレジスト
パターン２２を形成した（第３図（ｆ）図示）。
ｃｒ：ｏ次に、ＲＩＥ法により前記開孔部２ノから露出
する前記第２の５ｉ０２膜２０．不純物層１９゜基板１
１を、不純物層１９の表面から深さ約４０００ Ｘの基
板１１部分までエツチングして幅１〜２μ！ｎの溝２３
を形成した（第３図（ｇ）図示）。なお、この溝２３に
より前記素子分離領域１７で囲まれた基板１ノ及び不純
物層１９が２つに分離された。前記溝２３の深さは、後
工程での熱処理の際形成されるソース、ト９レイン領域
が接するのを避けるように設定した。つづいて、前記レ
ジスト／ＩＰターン２２、第２の５ＩＯ２膜２０を除去
した後、熱酸化処理を施して前記溝２３の側壁及び底部
、並びに基板１１、不純物；憎１９の表面に、厚さ２０
０〜５００Ｘの第２の熱酸化膜２４を形成した。次いで
、全面に前記溝２３の幅の約１／２以上の厚みの多結晶
シリコン層２５を、ＣＶＤ法によシ形成した。この結果
、溝２３の第２の熱酸化、漠２４の内側に多結晶シリコ
′／Ｉ鰻２５が十分に充填された（第３図（ｈ）図示）
。なお、前記多結晶シリコン層２５の厚みを上記の如く
限定した理由は、既述した如く基板１１に設けた凹部１
５に第１の５１０２膜１６を充填するときと同様である
。
する前記第２の５ｉ０２膜２０．不純物層１９゜基板１
１を、不純物層１９の表面から深さ約４０００ Ｘの基
板１１部分までエツチングして幅１〜２μ！ｎの溝２３
を形成した（第３図（ｇ）図示）。なお、この溝２３に
より前記素子分離領域１７で囲まれた基板１ノ及び不純
物層１９が２つに分離された。前記溝２３の深さは、後
工程での熱処理の際形成されるソース、ト９レイン領域
が接するのを避けるように設定した。つづいて、前記レ
ジスト／ＩＰターン２２、第２の５ＩＯ２膜２０を除去
した後、熱酸化処理を施して前記溝２３の側壁及び底部
、並びに基板１１、不純物；憎１９の表面に、厚さ２０
０〜５００Ｘの第２の熱酸化膜２４を形成した。次いで
、全面に前記溝２３の幅の約１／２以上の厚みの多結晶
シリコン層２５を、ＣＶＤ法によシ形成した。この結果
、溝２３の第２の熱酸化、漠２４の内側に多結晶シリコ
′／Ｉ鰻２５が十分に充填された（第３図（ｈ）図示）
。なお、前記多結晶シリコン層２５の厚みを上記の如く
限定した理由は、既述した如く基板１１に設けた凹部１
５に第１の５１０２膜１６を充填するときと同様である
。
Ｏｖ）次に、不活性ガス雰囲気中で熱処理を行なって、
前記不純物層１９中の不純物（リンあるいはヒ素）を基
板１１の深さ方向に対し前記溝２３の下面２６よシも深
くかつ前記素子分離領域１７の下面２７に達しない位置
まで拡散した。この結果、前記ｎ 型の不純物層１９は
活性化しｎ 型の半導体層２Ｂ５．２８２となるととも
に、拡散して低濃度のｎ型の半導体層２９１゜２９２と
なった。以下、ｎ 型、ｎ型の半導体層２８１．２９１
を総称してソース領域３０、ｎ＋型。
前記不純物層１９中の不純物（リンあるいはヒ素）を基
板１１の深さ方向に対し前記溝２３の下面２６よシも深
くかつ前記素子分離領域１７の下面２７に達しない位置
まで拡散した。この結果、前記ｎ 型の不純物層１９は
活性化しｎ 型の半導体層２Ｂ５．２８２となるととも
に、拡散して低濃度のｎ型の半導体層２９１゜２９２と
なった。以下、ｎ 型、ｎ型の半導体層２８１．２９１
を総称してソース領域３０、ｎ＋型。
ｎ型の半導体層２８２．２９２を総称してドレイン領域
３１と呼ぶ（比３図（ｉ）図示）。つづいて、ＲＩＥ法
によシ前記多結晶シリコン層２５を、素子分離領域１７
の表面が露出するまでエツチングした。この結果、溝２
３の側壁及び底部の第２の熱酸化膜２４内に多結晶シリ
コン層が残存されてダート電極３２が形成された。次い
で、基板１１及びソース、ドレイン領域３０．３１上の
第２の熱酸化膜２４を除去し、前記溝２３の側壁及び底
部に絶縁膜としての第２の熱酸化膜２４′を残存させて
ＭＯ８型半導体装置を製造した。ここで、前記熱酸化膜
２４′のうち前記溝２３の底部に形成された熱酸化膜２
４′はゲート絶縁膜３３として機能する（第３図（ｊ）
及び第４図図示）。なお、第４図は第３図（ｊ）の平面
図である。
３１と呼ぶ（比３図（ｉ）図示）。つづいて、ＲＩＥ法
によシ前記多結晶シリコン層２５を、素子分離領域１７
の表面が露出するまでエツチングした。この結果、溝２
３の側壁及び底部の第２の熱酸化膜２４内に多結晶シリ
コン層が残存されてダート電極３２が形成された。次い
で、基板１１及びソース、ドレイン領域３０．３１上の
第２の熱酸化膜２４を除去し、前記溝２３の側壁及び底
部に絶縁膜としての第２の熱酸化膜２４′を残存させて
ＭＯ８型半導体装置を製造した。ここで、前記熱酸化膜
２４′のうち前記溝２３の底部に形成された熱酸化膜２
４′はゲート絶縁膜３３として機能する（第３図（ｊ）
及び第４図図示）。なお、第４図は第３図（ｊ）の平面
図である。
前述の如く製造されるＭＯ８型半導体装置は、第３図（
ｊ）及び第４図に示す如く、ｐ型のＳｔ基板１１に枠状
の凹部１５を設けかつ該凹部１５内に５ｔｏ２膜からな
る素子分離領域１７を設け、この素子分離領域１７で囲
まれた基板１１に該素子分離領域１７の下面２７よシ浅
い溝２３を該基板１１部分を２つに分離するように設け
、この溝２３の側壁及び底部に第２の熱酸化膜′２４′
を設け、前記溝２３の第２の熱酸化膜２４′内にゲート
電極３２を設け、前記素子分離領域１７に囲まれた２つ
の分離された基板１１表面にｎ型（及びｎ 型）のソー
ス、ドレイン領域３０．３１を前記溝２４の下面よシも
深くかつ前記素子分離領域１７の下面２７よりも浅く設
けた構造となっている。
ｊ）及び第４図に示す如く、ｐ型のＳｔ基板１１に枠状
の凹部１５を設けかつ該凹部１５内に５ｔｏ２膜からな
る素子分離領域１７を設け、この素子分離領域１７で囲
まれた基板１１に該素子分離領域１７の下面２７よシ浅
い溝２３を該基板１１部分を２つに分離するように設け
、この溝２３の側壁及び底部に第２の熱酸化膜′２４′
を設け、前記溝２３の第２の熱酸化膜２４′内にゲート
電極３２を設け、前記素子分離領域１７に囲まれた２つ
の分離された基板１１表面にｎ型（及びｎ 型）のソー
ス、ドレイン領域３０．３１を前記溝２４の下面よシも
深くかつ前記素子分離領域１７の下面２７よりも浅く設
けた構造となっている。
しかして、前述した構造のＭＯ８型半導体装置によれば
、素子分離領域１７表面、ソース、ドレイン領域３０．
３１表面及びｆ−）領域表面が同一レベルで平坦化され
ているため、従来と比べ露光時に十分な解像度が得られ
、コンタクトホールや配線形成用のレジストバターｙ
全均厚で所定の寸法にすることができる。従って、・ぐ
ターニングを精度よく行なって素子を高密度に形成でき
る。
、素子分離領域１７表面、ソース、ドレイン領域３０．
３１表面及びｆ−）領域表面が同一レベルで平坦化され
ているため、従来と比べ露光時に十分な解像度が得られ
、コンタクトホールや配線形成用のレジストバターｙ
全均厚で所定の寸法にすることができる。従って、・ぐ
ターニングを精度よく行なって素子を高密度に形成でき
る。
また、素子分離領域１７の下面２７がソース。
ドレイン領域３０．３１よシも充分深い位置まで達して
いるため、素子間リーク電流を大巾に減少することがで
きる。
いるため、素子間リーク電流を大巾に減少することがで
きる。
更に、ソース、ドレイン領域３０．３１は、溝２３の下
面２７よりやや深い基板１１内に形成されているため、
ケ９−トチャネルは構２３の下面２６下のソース、ドレ
イン領域３０．３１間に形成される。従って、基板１ノ
に溝２３を形成し、第３のレジストノ母ターフ２２．第
２の５ｉｎ２膜２０をマスクとしてそのまま闇値電圧の
制御用の不純物をイオン注入すれば、ダートチャネルと
なる基板１１部分にのみイオン注入でき、閾値電圧の制
御を容易に行なうことができる。
面２７よりやや深い基板１１内に形成されているため、
ケ９−トチャネルは構２３の下面２６下のソース、ドレ
イン領域３０．３１間に形成される。従って、基板１ノ
に溝２３を形成し、第３のレジストノ母ターフ２２．第
２の５ｉｎ２膜２０をマスクとしてそのまま闇値電圧の
制御用の不純物をイオン注入すれば、ダートチャネルと
なる基板１１部分にのみイオン注入でき、閾値電圧の制
御を容易に行なうことができる。
更には、デートチャネルはソース、ドレイン領域３０，
３ｚの一部である低濃度のｎ型の半導体層２９１，２９
２間の基板１１に形成されるため、従来と比ベトレイン
領域３１とダートチャネル端部における電界集中を緩和
でき、ドレイン耐圧を向上させることができる。
３ｚの一部である低濃度のｎ型の半導体層２９１，２９
２間の基板１１に形成されるため、従来と比ベトレイン
領域３１とダートチャネル端部における電界集中を緩和
でき、ドレイン耐圧を向上させることができる。
以上詳述した如く本発明によれば、素子の高密度化を図
るとともに、素子間のリーク電流の大【ＩＪ減少、ドレ
イン耐圧の向上等の種々の顕著な効果を有するＭＯ８型
半導体装置を提供できるものである。
るとともに、素子間のリーク電流の大【ＩＪ減少、ドレ
イン耐圧の向上等の種々の顕著な効果を有するＭＯ８型
半導体装置を提供できるものである。
第１図は従来のＭＯ８型半導体装置の断面図、第２・図
は従来の他のＭＯ８型半導体装置の断面図、第３図（、
）〜（ｊ）は本発明の一実施例であるＭＯ８型半導体装
置を製造工程順に示す断面図、第４図は第３図（ｊ）の
平面図である。 １１・・・Ｐ型Ｓｉ基板、１２．２４・・・熱酸化膜、
１３．２２・・・開孔部、１５・・・凹部、１６．２０
・・・５１０２膜、１７・・・素子分離領域（絶縁層）
、１９・・・ｎ 型の不純物層、２３・・・溝、２５・
・・多結晶シリコン層、２６．２７・・・下面、２８１
，２８２・・・ｎ＋型の半導体層、２９１．２９２・・
・ｎ型の半導体層、３０・・・計型のソース領域、３ノ
・・・ｎ＋型のドレイン領域、３２・・・ゲート電極、
３３・・・ｒ −ト絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦′ｊｒ１図 才２図 第３図 （、
は従来の他のＭＯ８型半導体装置の断面図、第３図（、
）〜（ｊ）は本発明の一実施例であるＭＯ８型半導体装
置を製造工程順に示す断面図、第４図は第３図（ｊ）の
平面図である。 １１・・・Ｐ型Ｓｉ基板、１２．２４・・・熱酸化膜、
１３．２２・・・開孔部、１５・・・凹部、１６．２０
・・・５１０２膜、１７・・・素子分離領域（絶縁層）
、１９・・・ｎ 型の不純物層、２３・・・溝、２５・
・・多結晶シリコン層、２６．２７・・・下面、２８１
，２８２・・・ｎ＋型の半導体層、２９１．２９２・・
・ｎ型の半導体層、３０・・・計型のソース領域、３ノ
・・・ｎ＋型のドレイン領域、３２・・・ゲート電極、
３３・・・ｒ −ト絶縁膜。 出願人代理人 弁理士 鈴 江 武 彦′ｊｒ１図 才２図 第３図 （、
Claims (2)
- （１）第１導電型の半導体基板と、この基板に埋設され
た環状の絶縁層と、この絶縁層で囲まれた基板に、該基
板部分を２つに分離するように設けられた前記絶縁層よ
り浅い溝と、この溝の側壁及び底部に設けられた絶縁膜
と、前記溝の絶縁膜内に設けられたデート電極と、前記
絶縁層に囲まれ２つに分離された基板表面に、夫々前記
絶縁層の下面よシも浅く設けられた第２導電型のソース
、ドレイン領域とを具備することを特徴とするＭＯ８型
半導体装置。 - （２）第２導電型のソース、ドレイン領域が、溝の下面
よシも深く形成されていることを特徴とする特許請求の
範囲第１項記載のＭＯ８型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196387A JPS5986265A (ja) | 1982-11-09 | 1982-11-09 | Ｍｏｓ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57196387A JPS5986265A (ja) | 1982-11-09 | 1982-11-09 | Ｍｏｓ型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5986265A true JPS5986265A (ja) | 1984-05-18 |
Family
ID=16357021
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57196387A Pending JPS5986265A (ja) | 1982-11-09 | 1982-11-09 | Ｍｏｓ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5986265A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| US6207540B1 (en) | 1998-02-17 | 2001-03-27 | International Business Machines Corporation | Method for manufacturing high performance MOSFET device with raised source and drain |
| JP2007526651A (ja) * | 2004-03-02 | 2007-09-13 | タエ−ボク リー | 高耐圧用半導体素子及びその製造方法 |
| JP2008161870A (ja) * | 2001-09-14 | 2008-07-17 | G Vincent Ltd | 液体表面処理材スプレー装置 |
| JP2009065024A (ja) * | 2007-09-07 | 2009-03-26 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2011071231A (ja) * | 2009-09-24 | 2011-04-07 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
-
1982
- 1982-11-09 JP JP57196387A patent/JPS5986265A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61102781A (ja) * | 1984-10-26 | 1986-05-21 | Matsushita Electronics Corp | 電界効果トランジスタの製造方法 |
| US6207540B1 (en) | 1998-02-17 | 2001-03-27 | International Business Machines Corporation | Method for manufacturing high performance MOSFET device with raised source and drain |
| JP2008161870A (ja) * | 2001-09-14 | 2008-07-17 | G Vincent Ltd | 液体表面処理材スプレー装置 |
| JP2007526651A (ja) * | 2004-03-02 | 2007-09-13 | タエ−ボク リー | 高耐圧用半導体素子及びその製造方法 |
| JP2009065024A (ja) * | 2007-09-07 | 2009-03-26 | Elpida Memory Inc | 半導体装置及びその製造方法 |
| JP2011071231A (ja) * | 2009-09-24 | 2011-04-07 | Renesas Electronics Corp | 半導体装置およびその製造方法 |
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