JP2635367B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2635367B2 JP2635367B2 JP63110892A JP11089288A JP2635367B2 JP 2635367 B2 JP2635367 B2 JP 2635367B2 JP 63110892 A JP63110892 A JP 63110892A JP 11089288 A JP11089288 A JP 11089288A JP 2635367 B2 JP2635367 B2 JP 2635367B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置の製造方法に関し、 不純物導入領域の溝側面の部分の厚さの制御性と濃度
の制御制を向上させることができる半導体装置の製造方
法を提供することを目的とし、 半導体基板上に不純物導入用の第１のマスクを形成す
る工程と、前記第１マスクを用い、前記半導体基板内に
不純物を導入して不純物導入領域を選択的に形成する工
程と、前記第１のマスクの側面にエッチング用の第２の
マスクを形成する工程と、前記第１のマスク及び前記第
２のマスクを用いた選択エッチングによって前記不純物
導入領域内に凹状の溝を形成する工程と、を含み、前記
第２のマスクが、前記半導体基板と前記第１のマスクの
側面とに接する絶縁層と、該絶縁層と前記第１のマスク
の側面とに接する半導体層との積層構造を有するもので
あって、且つ、該半導体層がエッチオフされる時点まで
前記凹状の溝を形成し続けることを特徴とする。
の制御制を向上させることができる半導体装置の製造方
法を提供することを目的とし、 半導体基板上に不純物導入用の第１のマスクを形成す
る工程と、前記第１マスクを用い、前記半導体基板内に
不純物を導入して不純物導入領域を選択的に形成する工
程と、前記第１のマスクの側面にエッチング用の第２の
マスクを形成する工程と、前記第１のマスク及び前記第
２のマスクを用いた選択エッチングによって前記不純物
導入領域内に凹状の溝を形成する工程と、を含み、前記
第２のマスクが、前記半導体基板と前記第１のマスクの
側面とに接する絶縁層と、該絶縁層と前記第１のマスク
の側面とに接する半導体層との積層構造を有するもので
あって、且つ、該半導体層がエッチオフされる時点まで
前記凹状の溝を形成し続けることを特徴とする。
本発明は、半導体装置の製造方法に係り、詳しくは特
に凹状の溝側面（溝側壁ともいわれる）に不純物導入領
域（イオン注入によって形成される領域のこと）を制御
性よく形成することができる半導体装置の製造方法に関
するものである。
に凹状の溝側面（溝側壁ともいわれる）に不純物導入領
域（イオン注入によって形成される領域のこと）を制御
性よく形成することができる半導体装置の製造方法に関
するものである。
近年、半導体素子の微細化が進む中、従来の平面的な
フレーナ技術に加え、溝掘り技術も盛んに行われるよう
になり、例えばトレンチアイソレーションやトレンチキ
ャパシタ構造等が採用されている。このため、溝の底面
のみならず、溝側面に形成される不純物導入領域の不純
物濃度を良好に制御しなければならない。
フレーナ技術に加え、溝掘り技術も盛んに行われるよう
になり、例えばトレンチアイソレーションやトレンチキ
ャパシタ構造等が採用されている。このため、溝の底面
のみならず、溝側面に形成される不純物導入領域の不純
物濃度を良好に制御しなければならない。
第５図（ａ）〜（ｃ）は従来の半導体装置の製造方法
の一例を説明するための図である。図示例の製造方法は
トレンチアイソレーションに適用した場合を示してい
る。
の一例を説明するための図である。図示例の製造方法は
トレンチアイソレーションに適用した場合を示してい
る。
これらの図において、１は例えばSiからなり、例えば
導電型がｐ型の基板、２はレジストで、エッチング、イ
オン注入用のマスクとして機能するものである。３は凹
状の溝、４は不純物導入領域で、イオン注入によって形
成され、チャネルカットを行う機能を有するものであ
る。５はゲート、６はソース、７はドレイン、８は電
極、９は例えばSiO2からなるカバー膜、10はゲート酸化
膜である。
導電型がｐ型の基板、２はレジストで、エッチング、イ
オン注入用のマスクとして機能するものである。３は凹
状の溝、４は不純物導入領域で、イオン注入によって形
成され、チャネルカットを行う機能を有するものであ
る。５はゲート、６はソース、７はドレイン、８は電
極、９は例えばSiO2からなるカバー膜、10はゲート酸化
膜である。
次に、その製造工程について説明する。
まず、第５図（ａ）に示すように、基板１上にレジス
トを塗布した後、レジストをパターンニングしてエッチ
ング、イオン注入用のレジスト２を形成する。次いで、
レジスト２をマスクとして異方性エッチングにより、基
板１を選択的にエッチングして深さが例えば１〜２μｍ
の溝３を形成する。
トを塗布した後、レジストをパターンニングしてエッチ
ング、イオン注入用のレジスト２を形成する。次いで、
レジスト２をマスクとして異方性エッチングにより、基
板１を選択的にエッチングして深さが例えば１〜２μｍ
の溝３を形成する。
次に、第５図（ｂ）に示すように、レジスト２をマス
クとして例えばB+を斜め方向（矢印Ａ、Ｂ）からイオン
注入して溝３側面に不純物導入領域４を形成する。
クとして例えばB+を斜め方向（矢印Ａ、Ｂ）からイオン
注入して溝３側面に不純物導入領域４を形成する。
そして、通常行われている例えばｎ−チャンネルMOS
FETプロセスにより第５図（ｃ）に示すような半導体装
置が完成する。
FETプロセスにより第５図（ｃ）に示すような半導体装
置が完成する。
上記従来の半導体装置の製造方法においては、溝３の
幅に対して深さが深くなると溝３側面へのイオン注入を
行うことが困難になり、イオン注入されない領域が生じ
易くなるという問題があった。特に、溝３側面に対して
角度が小さくなると、イオンが表面で反射されてしま
い、溝３側面にイオン注入されなくなってしまう。
幅に対して深さが深くなると溝３側面へのイオン注入を
行うことが困難になり、イオン注入されない領域が生じ
易くなるという問題があった。特に、溝３側面に対して
角度が小さくなると、イオンが表面で反射されてしま
い、溝３側面にイオン注入されなくなってしまう。
上記問題を解決する従来の手段としては、特開昭61−
288462号公報に記載されている。
288462号公報に記載されている。
以下、具体的に図面を用いて説明する。
第６図（ａ）、（ｂ）は従来の半導体装置の製造方法
の他の一例を説明するための図である。
の他の一例を説明するための図である。
これらの図において、第５図（ａ）〜（ｃ）と同一符
号は同一または相当部分を示し、13は凹状の溝、14a、1
4bは不純物導入領域で、不純物導入領域14bは不純物導
入領域14aがエッチングされて残った部分である（この
時、溝13が形成される）。
号は同一または相当部分を示し、13は凹状の溝、14a、1
4bは不純物導入領域で、不純物導入領域14bは不純物導
入領域14aがエッチングされて残った部分である（この
時、溝13が形成される）。
次に、その製造工程について簡単に説明する。
まず、第６図（ａ）に示すように、基板１上にレジス
トを塗布した後、レジストをパターニングしてエッチン
グ、イオン注入用のレジスト２を形成する。次いで、レ
ジスト２をマスクとしてイオン注入をして基板１内に不
純物導入領域14aを選択的に形成する。この時、不純物
導入領域14aの幅がレジスト２の幅Ｘ（マスク幅のこ
と）よりも広くなるのは、イオン注入の際の横方向への
２次的は拡散によるものであり、イオン注入を基板１の
深さ方向に深く注入する程、横方向への拡散も大きくな
る傾向があるため、不純物導入領域14aの深さを深くな
るようにすれば不純物導入領域14aの幅を広くすること
ができる。
トを塗布した後、レジストをパターニングしてエッチン
グ、イオン注入用のレジスト２を形成する。次いで、レ
ジスト２をマスクとしてイオン注入をして基板１内に不
純物導入領域14aを選択的に形成する。この時、不純物
導入領域14aの幅がレジスト２の幅Ｘ（マスク幅のこ
と）よりも広くなるのは、イオン注入の際の横方向への
２次的は拡散によるものであり、イオン注入を基板１の
深さ方向に深く注入する程、横方向への拡散も大きくな
る傾向があるため、不純物導入領域14aの深さを深くな
るようにすれば不純物導入領域14aの幅を広くすること
ができる。
次に、第６図（ｂ）に示すように、レジスト２をマス
クとして異方性エッチングにより不純物導入領域14aを
選択的にエッチングして溝13を形成する。この時、溝13
側面に不純物導入領域14bが形成される。
クとして異方性エッチングにより不純物導入領域14aを
選択的にエッチングして溝13を形成する。この時、溝13
側面に不純物導入領域14bが形成される。
そして、通常行われている例えばｎ−チャンネルMOS
FETプロセスにより第５図（ｃ）に示すような構造の半
導体装置を得ることができる。
FETプロセスにより第５図（ｃ）に示すような構造の半
導体装置を得ることができる。
しかしながら、このような従来の第６図（ａ）、
（ｂ）に示す半導体装置の製造方法にあっては、不純物
導入領域14bの溝13側面の部分の厚さの制御が、横方向
拡散による現像を利用しているため、第６図（ｂ）に示
すように溝13表面付近の不純物導入領域14bの幅と、溝1
3底部付近の不純物導入領域14bの幅が著しく異なり（溝
13表面付近の不純物導入領域14bと幅が小さく、溝13底
部付近の不純物導入領域14bの幅が大きい）、溝13形成
のエッチングの際の、横方向の広がりにより（垂直方向
の異方性エッチングでも多少、横方向のエッチングがあ
る）、不純物導入領域14bの表面付近の部分が全てエッ
チングされ易く、特に不純物導入領域14bの溝13側面の
部分の制御性が困難であるという問題点があった。ま
た、不純物導入領域14bの溝13側面の部分は、イオン注
入時の横方向散乱による２次的なものであるため、濃度
を適宜制御するのが困難であるという問題点もあった。
（ｂ）に示す半導体装置の製造方法にあっては、不純物
導入領域14bの溝13側面の部分の厚さの制御が、横方向
拡散による現像を利用しているため、第６図（ｂ）に示
すように溝13表面付近の不純物導入領域14bの幅と、溝1
3底部付近の不純物導入領域14bの幅が著しく異なり（溝
13表面付近の不純物導入領域14bと幅が小さく、溝13底
部付近の不純物導入領域14bの幅が大きい）、溝13形成
のエッチングの際の、横方向の広がりにより（垂直方向
の異方性エッチングでも多少、横方向のエッチングがあ
る）、不純物導入領域14bの表面付近の部分が全てエッ
チングされ易く、特に不純物導入領域14bの溝13側面の
部分の制御性が困難であるという問題点があった。ま
た、不純物導入領域14bの溝13側面の部分は、イオン注
入時の横方向散乱による２次的なものであるため、濃度
を適宜制御するのが困難であるという問題点もあった。
そこで本発明は、不純物導入領域の溝側面の部分の厚
さの制御性と濃度の制御性を向上させることができる半
導体装置の製造方法を提供することを目的としている。
さの制御性と濃度の制御性を向上させることができる半
導体装置の製造方法を提供することを目的としている。
本発明による半導体装置の製造方法は上記目的達成の
ため、半導体基板上に不純物導入用の第１のマスクを形
成する工程と、前記第１マスクを用い、前記半導体基板
内に不純物を導入して不純物導入領域を選択的に形成す
る工程と、前記第１のマスクの側面にエッチング用の第
２のマスクを形成する工程と、前記第１のマスク及び前
記第２のマスクを用いた選択エッチングによって前記不
純物導入領域内に凹状の溝を形成する工程と、を含み、
前記第２のマスクが、前記半導体基板と前記第１のマス
クの側面とに接する絶縁層と、該絶縁層と前記第１のマ
スクの側面とに接する半導体層と積層構造を有するもの
であって、且つ、該半導体層がエッチオフされる時点ま
で前記凹状の溝を形成し続けることを特徴とする。
ため、半導体基板上に不純物導入用の第１のマスクを形
成する工程と、前記第１マスクを用い、前記半導体基板
内に不純物を導入して不純物導入領域を選択的に形成す
る工程と、前記第１のマスクの側面にエッチング用の第
２のマスクを形成する工程と、前記第１のマスク及び前
記第２のマスクを用いた選択エッチングによって前記不
純物導入領域内に凹状の溝を形成する工程と、を含み、
前記第２のマスクが、前記半導体基板と前記第１のマス
クの側面とに接する絶縁層と、該絶縁層と前記第１のマ
スクの側面とに接する半導体層と積層構造を有するもの
であって、且つ、該半導体層がエッチオフされる時点ま
で前記凹状の溝を形成し続けることを特徴とする。
本発明では、半導体基板上に不純物導入用の第１のマ
スクが形成され、第１のマスクにより半導体基板内に不
純物が導入されて不純物導入領域が形成された後、第１
のマスクの側面にエッチング用の第２のマスクが形成さ
れ、第１のマスク及び第２のマスクにより不純物導入領
域内に凹状の溝が形成される。
スクが形成され、第１のマスクにより半導体基板内に不
純物が導入されて不純物導入領域が形成された後、第１
のマスクの側面にエッチング用の第２のマスクが形成さ
れ、第１のマスク及び第２のマスクにより不純物導入領
域内に凹状の溝が形成される。
したがって、不純物導入領域の溝側面の部分の厚さ
（第２のマスクの厚さ分）を従来法よりも大きくでき、
不純物導入領域の溝表面付近がエッチングされ難くな
る。
（第２のマスクの厚さ分）を従来法よりも大きくでき、
不純物導入領域の溝表面付近がエッチングされ難くな
る。
また、半導体層のエッチング速度と不純物導入領域の
エッチング速度との間に一定の相関関係が成立するた
め、半導体層の膜厚によって溝の深さを正確に制御でき
る。
エッチング速度との間に一定の相関関係が成立するた
め、半導体層の膜厚によって溝の深さを正確に制御でき
る。
以下、本発明は図面に基づいて説明する。
第１図（ａ）〜（ｅ）は本発明に係る半導体装置の製
造方法の第１の効果を説明するための図である。図示例
の製造方法はトレンチアイソレーションに適用した場合
を示している。
造方法の第１の効果を説明するための図である。図示例
の製造方法はトレンチアイソレーションに適用した場合
を示している。
これらの図において、21は例えばSiからなり、導電型
が例えばｐ型の基板（本発明に係る半導体基板に該当す
る）で、比抵抗が例えば10Ωcmである。22a、22bは例え
ばSiO2からなる絶縁膜、22cは第１のマスク（本発明に
係る第１のマスクに該当する）で、絶縁膜22aがエッチ
ングされて残った部分である。22dは第２のマスク（本
発明に係る第２のマスクに該当する）で、絶縁膜22bが
エッチングされて残った部分である。23はレジスト、24
a、24bは凹状の溝（凹状の溝24bは本発明に係る凹状の
溝に該当する）、25、25aは不純物導入領域で、不純物
導入領域25aは不純物導入領域25がエッチングされて残
った部分であり、チャネルカットを行う機能を有するも
のである。
が例えばｐ型の基板（本発明に係る半導体基板に該当す
る）で、比抵抗が例えば10Ωcmである。22a、22bは例え
ばSiO2からなる絶縁膜、22cは第１のマスク（本発明に
係る第１のマスクに該当する）で、絶縁膜22aがエッチ
ングされて残った部分である。22dは第２のマスク（本
発明に係る第２のマスクに該当する）で、絶縁膜22bが
エッチングされて残った部分である。23はレジスト、24
a、24bは凹状の溝（凹状の溝24bは本発明に係る凹状の
溝に該当する）、25、25aは不純物導入領域で、不純物
導入領域25aは不純物導入領域25がエッチングされて残
った部分であり、チャネルカットを行う機能を有するも
のである。
なお、溝24aは絶縁膜22aが選択的にエッチングされて
形成され、溝24bは不純物導入領域25が選択的にエッチ
ングされ形成されている。
形成され、溝24bは不純物導入領域25が選択的にエッチ
ングされ形成されている。
次に、その製造工程について説明する。
まず、第１図（ａ）に示すように例えばCVD法により
基板21上にSiO2を堆積して膜厚が例えば1.0μｍの絶縁
膜22aを形成し、レジストを塗布した後、レジストをパ
ターニングしてエッチングマスク用のレジスト23を形成
する。
基板21上にSiO2を堆積して膜厚が例えば1.0μｍの絶縁
膜22aを形成し、レジストを塗布した後、レジストをパ
ターニングしてエッチングマスク用のレジスト23を形成
する。
次に、第１図（ｂ）に示すように、レジスト23をマス
クとして例えばCH2F2ガスを用いるRIE法により、絶縁膜
22aを選択的にエッチングして不純物導入用の第１のマ
スク22cを形成する。この時、幅が例えば1.5μｍの溝24
aも同時に形成される。これが本発明に係る半導体基板
上に不純物導入用の第１のマスクを形成する工程に該当
する。次いで、第１のマスク22cを用い、基板21内にイ
オン注入して深さが例えば1.9μｍの不純物導入領域25
を選択的に形成する。これが第１のマスクを用い、半導
体基板内に不純物を導入して不純物導入領域を形成する
工程に該当する。
クとして例えばCH2F2ガスを用いるRIE法により、絶縁膜
22aを選択的にエッチングして不純物導入用の第１のマ
スク22cを形成する。この時、幅が例えば1.5μｍの溝24
aも同時に形成される。これが本発明に係る半導体基板
上に不純物導入用の第１のマスクを形成する工程に該当
する。次いで、第１のマスク22cを用い、基板21内にイ
オン注入して深さが例えば1.9μｍの不純物導入領域25
を選択的に形成する。これが第１のマスクを用い、半導
体基板内に不純物を導入して不純物導入領域を形成する
工程に該当する。
次に、第１図（ｃ）に示すように、レジスト23を除去
した後、例えばCVD法により溝24a内に沿って全面にSiO2
を堆積して膜厚が例えば4000Åの絶縁膜22bを形成した
後、例えば900℃、N2ガス雰囲気中で熱処理することに
より不純物導入領域25を活性化する。
した後、例えばCVD法により溝24a内に沿って全面にSiO2
を堆積して膜厚が例えば4000Åの絶縁膜22bを形成した
後、例えば900℃、N2ガス雰囲気中で熱処理することに
より不純物導入領域25を活性化する。
次に、第１図（ｂ）に示すように、例えばCH2F2ガス
を用いる異方性の全面エッチングにより絶縁膜22bを選
択的に除去（例えば膜厚4000Å分除去する）して第１の
マスク22cの溝24aの側面にエッチング用の第２のマスク
22dを形成する。これが本発明に係る第１のマスクの側
面にエッチング用の第２のマスクを形成する工程に該当
する。
を用いる異方性の全面エッチングにより絶縁膜22bを選
択的に除去（例えば膜厚4000Å分除去する）して第１の
マスク22cの溝24aの側面にエッチング用の第２のマスク
22dを形成する。これが本発明に係る第１のマスクの側
面にエッチング用の第２のマスクを形成する工程に該当
する。
次に、第１図（ｅ）に示すように、第１のマスク22c
及び第２のマスク22dを用い、例えばRIE法により基板21
内の不純物導入領域25を選択的にエッチングして、深さ
が例えば1.5μｍの凹状の溝24bを形成する。これが本発
明に係る第１のマスクおよび第２のマスクを用い、不純
物導入領域内に凹状の溝を形成する工程に該当する。RI
Eの条件としては、エッチングガスが例えばCBrF3ガス、
圧力が例えば0.3Torr、エネルギーが例えば100Wであ
る。
及び第２のマスク22dを用い、例えばRIE法により基板21
内の不純物導入領域25を選択的にエッチングして、深さ
が例えば1.5μｍの凹状の溝24bを形成する。これが本発
明に係る第１のマスクおよび第２のマスクを用い、不純
物導入領域内に凹状の溝を形成する工程に該当する。RI
Eの条件としては、エッチングガスが例えばCBrF3ガス、
圧力が例えば0.3Torr、エネルギーが例えば100Wであ
る。
そして、第１のマスク22c及び第２のマスク22dを除去
し、溝24bの絶縁物で埋めた後、通常行われている例え
ばMOS FETプロセスにより第５図（ｃ）に示すような構
造の半導体装置を得ることができる。
し、溝24bの絶縁物で埋めた後、通常行われている例え
ばMOS FETプロセスにより第５図（ｃ）に示すような構
造の半導体装置を得ることができる。
すなわち、上記製造方法では、第１図（ｂ）に示すよ
うに、不純物注入用の第１のマスク22cにより不純物導
入領域25を形成した後、第１図（ｅ）に示すように、第
１のマスク22cの側面に形成した第２のマスク22dと第１
のマスク22cにより凹状の溝24bを形成したので、従来法
よりも不純物導入領域25aの溝24b側面の部分の厚さを第
２のマスク22dの厚さ分だけ大きくでき、不純物導入領
域25aの溝24bの表面付近の部分がエッチングされ難くな
り、そして、第２のマスク22dの膜厚等を適宜制御すれ
ば、不純物導入領域25aの溝24bの側面部分の厚さ及び濃
度を適宜制御することができる（第１の効果）。
うに、不純物注入用の第１のマスク22cにより不純物導
入領域25を形成した後、第１図（ｅ）に示すように、第
１のマスク22cの側面に形成した第２のマスク22dと第１
のマスク22cにより凹状の溝24bを形成したので、従来法
よりも不純物導入領域25aの溝24b側面の部分の厚さを第
２のマスク22dの厚さ分だけ大きくでき、不純物導入領
域25aの溝24bの表面付近の部分がエッチングされ難くな
り、そして、第２のマスク22dの膜厚等を適宜制御すれ
ば、不純物導入領域25aの溝24bの側面部分の厚さ及び濃
度を適宜制御することができる（第１の効果）。
次に、第２図（ａ）〜（ｆ）を参照しながら本発明に
係る半導体装置の製造方法の第２の効果を説明する。
係る半導体装置の製造方法の第２の効果を説明する。
これらの図において、第１図（ａ）〜（ｅ）と同一符
号は同一または相当部分を示し、22eは例えばSiO2から
なる絶縁膜、30は例えばポリSiからなる半導体層であ
る。
号は同一または相当部分を示し、22eは例えばSiO2から
なる絶縁膜、30は例えばポリSiからなる半導体層であ
る。
なお、ここでは第２のマクク22dは絶縁膜22eと半導体
層30とから構成されている。
層30とから構成されている。
次に、その製造工程について説明する。
まず、第２図（ａ）に示すように、例えばCVD法によ
り基板21上にSiO2の堆積して膜厚が例えば1.5μｍの絶
縁膜22aを形成し、レジストを塗布した後、レジストを
パターニングしてエッチングマスト用のレジスト23を形
成する。
り基板21上にSiO2の堆積して膜厚が例えば1.5μｍの絶
縁膜22aを形成し、レジストを塗布した後、レジストを
パターニングしてエッチングマスト用のレジスト23を形
成する。
次に、第２図（ｂ）に示すように、レジスト23をマス
クとして例えばRIE法により絶縁膜22aを選択的にエッチ
ングして不純物導入用の第１のマスク22cを形成する。
この時、溝24aも同時に形成される。次いで、第１のマ
スク22cを用いて、第１の基板21内にイオン注入をして
不純物導入領域25を選択的に形成する。
クとして例えばRIE法により絶縁膜22aを選択的にエッチ
ングして不純物導入用の第１のマスク22cを形成する。
この時、溝24aも同時に形成される。次いで、第１のマ
スク22cを用いて、第１の基板21内にイオン注入をして
不純物導入領域25を選択的に形成する。
次に、第２図（ｃ）に示すように、レジスト23を除去
した後、例えば900℃、20分間、HClで溝24a内の基板21
を酸化して、基板21表面に膜圧が例えば100Åの絶縁膜2
2eを形成する。この時の熱処理により、不純物導入領域
25を活性化されれる。
した後、例えば900℃、20分間、HClで溝24a内の基板21
を酸化して、基板21表面に膜圧が例えば100Åの絶縁膜2
2eを形成する。この時の熱処理により、不純物導入領域
25を活性化されれる。
次に、第２図（ｄ）に示すように、例えばCVD法によ
り、全面にポリSiを堆積して膜厚が例えば4000Åの半導
体層30を形成する。
り、全面にポリSiを堆積して膜厚が例えば4000Åの半導
体層30を形成する。
次に、第２図（ｅ）を示すように、異方性エッチング
により半導体層30及び絶縁膜22eを選択的に除去して、
溝24a側面にエッチング用の第２のマスク22dを形成す
る。この時、第１のマスク22c及び溝24a内の基板21が露
出する。半導体層30及び絶縁膜22eのエッチングは、具
体的には、まず、例えばCBrF3ガスを用いるRIE法により
半導体層30が膜厚4000Å分エッチングされた後、例えば
CH2F2ガスを用いるRIE法により絶縁膜22eが膜厚100Å分
エッチングされる。
により半導体層30及び絶縁膜22eを選択的に除去して、
溝24a側面にエッチング用の第２のマスク22dを形成す
る。この時、第１のマスク22c及び溝24a内の基板21が露
出する。半導体層30及び絶縁膜22eのエッチングは、具
体的には、まず、例えばCBrF3ガスを用いるRIE法により
半導体層30が膜厚4000Å分エッチングされた後、例えば
CH2F2ガスを用いるRIE法により絶縁膜22eが膜厚100Å分
エッチングされる。
次に、第２図（ｆ）に示すように、第２のマスク22d
および第１のマスク22cを用い、例えばRIE法により基板
21内の不純物導入領域25を選択的にエッチングして溝24
bを形成する。具体的には第２のマスク22dの半導体層30
がエッチオフされた時点で終了すると、深さが例えば1.
5μｍの溝24bが形成できる。
および第１のマスク22cを用い、例えばRIE法により基板
21内の不純物導入領域25を選択的にエッチングして溝24
bを形成する。具体的には第２のマスク22dの半導体層30
がエッチオフされた時点で終了すると、深さが例えば1.
5μｍの溝24bが形成できる。
この製造方法では、溝24bの深さを正確に制御できる
（第２の効果）。すなわち、溝24bの深さをほぼ正確に
制御できるのは、不純物導入領域25aのエッチングされ
る部分のエッチング速度と、第２のマスク22dの半導体
層30のエッチング速度との関係より適宜制御できるから
である。
（第２の効果）。すなわち、溝24bの深さをほぼ正確に
制御できるのは、不純物導入領域25aのエッチングされ
る部分のエッチング速度と、第２のマスク22dの半導体
層30のエッチング速度との関係より適宜制御できるから
である。
なお、以上では、第１図と第２図の二つの図面に分け
てそれぞれ説明したが、これは、第１の効果と第２の効
果を別々に説明する都合上であり、本発明に係る半導体
装置の製造方法の好ましい実施例を表わす図面は、第１
の効果と第２の効果の両方を奏する構成を具備した第２
図である。また、以上の説明では、同一の加速エネルギ
ーで不純物を導入して不純物導入領域25を形成する場合
（表面からの深さ方向で不純物濃度が異なる傾向があ
る）について説明したが、本発明はこれに限定されるも
のではなく、加速電圧を変化させて不純物を導入して不
純物導入領域を形成する場合であってもよく、この場合
上記各実施例の効果に加えて、表面からの深さ方向で不
純物濃度をほぼ均一にすることができる。具体的に例え
ば第３図及び第４図に示すような加速電圧を変化させて
不純物の導入を行えば、例えば不純物濃度がほぼ５×10
17cm-2で均一な不純物導入領域の形成を具体化できる。
なお、第３図及び第４図では不純物導入を11回に分けて
行った場合の例である。
てそれぞれ説明したが、これは、第１の効果と第２の効
果を別々に説明する都合上であり、本発明に係る半導体
装置の製造方法の好ましい実施例を表わす図面は、第１
の効果と第２の効果の両方を奏する構成を具備した第２
図である。また、以上の説明では、同一の加速エネルギ
ーで不純物を導入して不純物導入領域25を形成する場合
（表面からの深さ方向で不純物濃度が異なる傾向があ
る）について説明したが、本発明はこれに限定されるも
のではなく、加速電圧を変化させて不純物を導入して不
純物導入領域を形成する場合であってもよく、この場合
上記各実施例の効果に加えて、表面からの深さ方向で不
純物濃度をほぼ均一にすることができる。具体的に例え
ば第３図及び第４図に示すような加速電圧を変化させて
不純物の導入を行えば、例えば不純物濃度がほぼ５×10
17cm-2で均一な不純物導入領域の形成を具体化できる。
なお、第３図及び第４図では不純物導入を11回に分けて
行った場合の例である。
本発明によれば、不純物導入領域の溝側面の部分の厚
さの制御性と濃度の制御性を向上させることができると
いう第１の効果があるうえ、さらに、溝の深さを正確に
制御できるという第２の効果もある。
さの制御性と濃度の制御性を向上させることができると
いう第１の効果があるうえ、さらに、溝の深さを正確に
制御できるという第２の効果もある。
第１図は本発明に係る半導体装置の製造方法の第１の効
果を説明する図、 第２〜４図は本発明に係る半導体装置の製造方法の第２
の効果を説明する図、 第５図は従来例の一例の製造工程を説明する図、 第６図は従来例の他の一例の製造工程を説明する図であ
る。 21……基板、 22a、22b、22e……絶縁膜、 22c……第１のマスク、 22d……第２のマスク、 23……レジスト、 24a、24b……溝、 25、25a……不純物導入領域、 30……半導体層。
果を説明する図、 第２〜４図は本発明に係る半導体装置の製造方法の第２
の効果を説明する図、 第５図は従来例の一例の製造工程を説明する図、 第６図は従来例の他の一例の製造工程を説明する図であ
る。 21……基板、 22a、22b、22e……絶縁膜、 22c……第１のマスク、 22d……第２のマスク、 23……レジスト、 24a、24b……溝、 25、25a……不純物導入領域、 30……半導体層。
Claims (1)
- 【請求項１】半導体基板上に不純物導入用の第１のマス
クを形成する工程と、前記第１マスクを用い、前記半導
体基板内に不純物を導入して不純物導入領域を選択的に
形成する工程と、前記第１のマスクの側面にエッチング
用の第２のマスクを形成する工程と、前記第１のマスク
及び前記第２のマスクを用いた選択エッチングによって
前記不純物導入領域内に凹状の溝を形成する工程と、を
含み、前記第２のマスクが、前記半導体基板と前記第１
のマスクの側面とに接する絶縁層と、該絶縁層と前記第
１のマスクの側面とに接する半導体層と積層構造を有す
るものであって、且つ、該半導体層がエッチオフされる
時点まで前記凹状の溝を形成し続けることを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110892A JP2635367B2 (ja) | 1988-05-07 | 1988-05-07 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63110892A JP2635367B2 (ja) | 1988-05-07 | 1988-05-07 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01281733A JPH01281733A (ja) | 1989-11-13 |
| JP2635367B2 true JP2635367B2 (ja) | 1997-07-30 |
Family
ID=14547331
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63110892A Expired - Fee Related JP2635367B2 (ja) | 1988-05-07 | 1988-05-07 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2635367B2 (ja) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58171832A (ja) * | 1982-03-31 | 1983-10-08 | Toshiba Corp | 半導体装置の製造方法 |
| JPS62132356A (ja) * | 1985-12-04 | 1987-06-15 | Sony Corp | 半導体装置の製造方法 |
-
1988
- 1988-05-07 JP JP63110892A patent/JP2635367B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01281733A (ja) | 1989-11-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |