JPS60136265A - 半導体装置 - Google Patents
半導体装置Info
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- JPS60136265A JPS60136265A JP24342583A JP24342583A JPS60136265A JP S60136265 A JPS60136265 A JP S60136265A JP 24342583 A JP24342583 A JP 24342583A JP 24342583 A JP24342583 A JP 24342583A JP S60136265 A JPS60136265 A JP S60136265A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａ） 発明の技術分野
本発明は半導体装置、特ｌこ基板電流が抑制されて特性
が改善される電界効果トランジスタに関する。
が改善される電界効果トランジスタに関する。
（ｂ） 技術の背景
半導体装置の動作速度の向上、消費′底力の低減などを
目的として、キャリアの移動度がシリコン（Ｓりより痕
に大きい砒化ガリウム（ＧａＡｓＪなどの化合物半導体
を用いるトランジスタが多数提案されている。化合物半
導体を用いるトランジスと略称するりがその製造工程が
バイポーラ−トランジスタより簡単であるなどの理由に
よって現在主流をなしており、特にショットキーバリア
形ＦＩ！Ｊ’ｒが多く行なわれている。
目的として、キャリアの移動度がシリコン（Ｓりより痕
に大きい砒化ガリウム（ＧａＡｓＪなどの化合物半導体
を用いるトランジスタが多数提案されている。化合物半
導体を用いるトランジスと略称するりがその製造工程が
バイポーラ−トランジスタより簡単であるなどの理由に
よって現在主流をなしており、特にショットキーバリア
形ＦＩ！Ｊ’ｒが多く行なわれている。
（Ｃ） 従来技術と問題点
半導体材料としてＧ ａ Ａ ｓが用いられたショット
キーバリア形ＦＥＴ（以下ＭＥＳｆ”ＥＴと略称する）
は、単一のトランジスタとして例えばマイクロ波帯の増
幅などに既に実用化されているが、更にこれを素子する
と集積回路装置の開発が進められている。
キーバリア形ＦＥＴ（以下ＭＥＳｆ”ＥＴと略称する）
は、単一のトランジスタとして例えばマイクロ波帯の増
幅などに既に実用化されているが、更にこれを素子する
と集積回路装置の開発が進められている。
従来性なわれているＧａＡｓ ＭＥ Ｓ Ｆ Ｈ’ｌ’
の例を第１図に示す。図に示１如く、半絶縁性Ｕ ａ
Ａ’ ｓ基板１上にｎ型ＧａＡｓ７ｉ２がエピタキシャ
ル成長層として、或いはＧ ａ Ａ ｓ基板１へのドナ
ー不純物例えばシリコン（Ｓｌ）のイオン注入等によっ
て設けられ、このｎ型Ｇ ａ Ａ ｓ層２がチャネル層
となる。
の例を第１図に示す。図に示１如く、半絶縁性Ｕ ａ
Ａ’ ｓ基板１上にｎ型ＧａＡｓ７ｉ２がエピタキシャ
ル成長層として、或いはＧ ａ Ａ ｓ基板１へのドナ
ー不純物例えばシリコン（Ｓｌ）のイオン注入等によっ
て設けられ、このｎ型Ｇ ａ Ａ ｓ層２がチャネル層
となる。
ゲート電極６はこの半導体基体ｔこンヨットキー接？！
ｌｊる材料例えばチタン／白金／金（ｒ ｉ ／Ｐ ｔ
／Ａりを用いて配設されるが、ゲートｍａｔ圧ｖｔｈの
制御などのためにｎ型Ｇ ａ Ａ ｓ層２の厚さを選択
的に制御するリセスがしはしは形成される。ソース電極
７及びドレイン電極８はこのｎ型ＧａＡｓ層２とオーミ
ック接触するために例えば金・ケルマニウム合金（Ａｕ
Ｇｅ）上に金（Ａｕ）を積層して配設し、通常は加熱処
理を行なって半導体基板上に合金領域７八及び８Ａを形
成している。
ｌｊる材料例えばチタン／白金／金（ｒ ｉ ／Ｐ ｔ
／Ａりを用いて配設されるが、ゲートｍａｔ圧ｖｔｈの
制御などのためにｎ型Ｇ ａ Ａ ｓ層２の厚さを選択
的に制御するリセスがしはしは形成される。ソース電極
７及びドレイン電極８はこのｎ型ＧａＡｓ層２とオーミ
ック接触するために例えば金・ケルマニウム合金（Ａｕ
Ｇｅ）上に金（Ａｕ）を積層して配設し、通常は加熱処
理を行なって半導体基板上に合金領域７八及び８Ａを形
成している。
Ｍｇ２ ＦＥＴにおいては、ゲート電極下のチャネル層
内に形成される空乏層の拡がりをゲート電圧によって制
御することによってチャ矛ル厚さが変化して、ソース−
ドレイン間の電流が制御される。しかしながらこの際に
チャネル層の下層をなす基板もしくはバッファ層にも電
子が多く洩れて基板電流となり、ドレイン電圧ｌこよる
チャネル長の変調効果が塊われ、ドレインコンタクタン
スｇＤの原因となり、ピンチオフな鈍化させる。
内に形成される空乏層の拡がりをゲート電圧によって制
御することによってチャ矛ル厚さが変化して、ソース−
ドレイン間の電流が制御される。しかしながらこの際に
チャネル層の下層をなす基板もしくはバッファ層にも電
子が多く洩れて基板電流となり、ドレイン電圧ｌこよる
チャネル長の変調効果が塊われ、ドレインコンタクタン
スｇＤの原因となり、ピンチオフな鈍化させる。
（ｄ＋ 発明の目的
本発明は電界効果トランジスタにおける前記のチャネル
層外の洩れ電流が抑制された半導体装置を提供すること
を目的とする。
層外の洩れ電流が抑制された半導体装置を提供すること
を目的とする。
（ｅ） 発明の構成
本発明の前記目的は、半導体基体にショットキー接触す
るゲート電極を備えて、該ケート電極の下部近傍におい
てチャネル層の下面を画定する空洞が設けられてなる半
導体装置により達成される。
るゲート電極を備えて、該ケート電極の下部近傍におい
てチャネル層の下面を画定する空洞が設けられてなる半
導体装置により達成される。
＜ｆ＋ 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する。
する。
第２図（ａ）は本発明の実施例を示す半面図、同図（ｂ
ｌ及び（Ｃ）はそれぞれそのＸ−Ｘ、Ｙ−Ｙ断面図であ
る。また第３図（ａ）及びｆｂ）は本実施例の装造工程
中の状態を示すＸ−Ｘ断面図である。
ｌ及び（Ｃ）はそれぞれそのＸ−Ｘ、Ｙ−Ｙ断面図であ
る。また第３図（ａ）及びｆｂ）は本実施例の装造工程
中の状態を示すＸ−Ｘ断面図である。
第２図（ａ）乃至（Ｃ）に示す如く、本実施例は半絶縁
性Ｇ ａ Ａ ｓ基板ｌｌ上にチャネルＪｖｉであるｎ
型Ｇａ崩層１２が設けられて、これにン日ノドキー接触
するゲート電ｆｆ１１６、オーミンク接融するソース電
極１７及びドレイン電極１８が配設されている。
性Ｇ ａ Ａ ｓ基板ｌｌ上にチャネルＪｖｉであるｎ
型Ｇａ崩層１２が設けられて、これにン日ノドキー接触
するゲート電ｆｆ１１６、オーミンク接融するソース電
極１７及びドレイン電極１８が配設されている。
１７Ａ及び１８Ａはソース及びドレイン電極金属とＧ
ａ Ａ ｓとの合金領域である。
ａ Ａ ｓとの合金領域である。
不実施例においては、ゲート電極１６の下部近傍におい
て、チャネル層１２の下に空洞１３が設けられ、これに
よってチャネル層■２はＧ ａ Ａ ｓ ｆｉ板１１か
ら分離されている。なお１４は空＠１３を形成するため
の開口である。
て、チャネル層１２の下に空洞１３が設けられ、これに
よってチャネル層■２はＧ ａ Ａ ｓ ｆｉ板１１か
ら分離されている。なお１４は空＠１３を形成するため
の開口である。
本実施例は下記の如き′！Ｒ遣方法によって製造され【
いる。すなわち、半絶縁性Ｇ ａ Ａ ｓ基板ｌｌ上に
砒化アルミニウムガリウム（Ａｔｘ Ｇａ １−ｘＡｓ
）層を例えばアルミニウム（Ａ／！、）の組成比ｘ＝
Ｑ、４．厚さＩｏｏ［ｎｍ）程度に成長させ、ゲート電
極１６を形成する領域近傍に前記空洞１３のパターン１
３Ａを例えは沃化カリウム（ＫＩ）：沃素（１２）：水
（Ｈｚｏ）＝７（ｇ：］：４Ｃｇ）：１７７Ｃｇ）の組
成のエツチング液を用いて形成する。この半導体基板上
にｎ ａ１７０ａＡｓ Ｊ白１２を例えば不純物濃度１
ＸＩＯ”〔儒〜３〕、厚さｌ ７０ （ｎｔｎ）程度に
成長させる。（第３図（ａ）参照） この半導体基体に従来技術によって、ソース電極１７．
ドレイン電極１８を配眩し、リセス形成後にゲート電極
１６を配設する。次いで例えばイオンミリング法によっ
て開口１４を形成する。（第３図（ｂ）参照） 次いで例えば前記エツチング液などのＡ ｌ Ｇａ Ａ
ｓをこ対して選択性を有するエツチングＹ改を用いて、
前記開口１４からＡ４ＧａＡｓよりなるパターン１３Ａ
をエツチング除去する。以上説明した製造方法によって
先に第２図（ａ）乃至（Ｃ）に示した本発明の実施例が
製造される。
いる。すなわち、半絶縁性Ｇ ａ Ａ ｓ基板ｌｌ上に
砒化アルミニウムガリウム（Ａｔｘ Ｇａ １−ｘＡｓ
）層を例えばアルミニウム（Ａ／！、）の組成比ｘ＝
Ｑ、４．厚さＩｏｏ［ｎｍ）程度に成長させ、ゲート電
極１６を形成する領域近傍に前記空洞１３のパターン１
３Ａを例えは沃化カリウム（ＫＩ）：沃素（１２）：水
（Ｈｚｏ）＝７（ｇ：］：４Ｃｇ）：１７７Ｃｇ）の組
成のエツチング液を用いて形成する。この半導体基板上
にｎ ａ１７０ａＡｓ Ｊ白１２を例えば不純物濃度１
ＸＩＯ”〔儒〜３〕、厚さｌ ７０ （ｎｔｎ）程度に
成長させる。（第３図（ａ）参照） この半導体基体に従来技術によって、ソース電極１７．
ドレイン電極１８を配眩し、リセス形成後にゲート電極
１６を配設する。次いで例えばイオンミリング法によっ
て開口１４を形成する。（第３図（ｂ）参照） 次いで例えば前記エツチング液などのＡ ｌ Ｇａ Ａ
ｓをこ対して選択性を有するエツチングＹ改を用いて、
前記開口１４からＡ４ＧａＡｓよりなるパターン１３Ａ
をエツチング除去する。以上説明した製造方法によって
先に第２図（ａ）乃至（Ｃ）に示した本発明の実施例が
製造される。
更に第４図は前記のＡｔＧａＡｓよりなるパターン１３
Ａを選択的に除去した後にＧａＡｓチャネル層１２及び
ＧａＡｓ基板１１の一部をも除去して空洞１３を拡大し
た実施例を示す。なお本実施例においては空洞１３の形
成はリセス形成前に実施している。
Ａを選択的に除去した後にＧａＡｓチャネル層１２及び
ＧａＡｓ基板１１の一部をも除去して空洞１３を拡大し
た実施例を示す。なお本実施例においては空洞１３の形
成はリセス形成前に実施している。
前記実施例の如く、ゲート電極の下部近傍においてチャ
ネルｉ’ｖ基板もしくはバッファ層等のその下層から分
離することによって、先に述べたチャネル層下への漏れ
電流が抑制阻止されてＦＨＴの特性が改善される。
ネルｉ’ｖ基板もしくはバッファ層等のその下層から分
離することによって、先に述べたチャネル層下への漏れ
電流が抑制阻止されてＦＨＴの特性が改善される。
なえ前記空洞１３はソース電極１７或いはドレイン１ａ
極１８の下部に遅して合金領域１７Ａ或いは１８Ａにか
かつてもよい。また前記実施例においてはＧ ａ Ａ
ｓチャネル層のエピタキシャル成長に際してドナー不純
物をドープしているが、チャネル層をノンドープで成長
させ、ドナー不純物例えばシリコン（Ｓりをイオン注入
法によって選択的に導入してもよい。
極１８の下部に遅して合金領域１７Ａ或いは１８Ａにか
かつてもよい。また前記実施例においてはＧ ａ Ａ
ｓチャネル層のエピタキシャル成長に際してドナー不純
物をドープしているが、チャネル層をノンドープで成長
させ、ドナー不純物例えばシリコン（Ｓりをイオン注入
法によって選択的に導入してもよい。
更ｌこ以上の説明は通７にのショットキバリア形ＦＥＴ
を対象としているが、不純物が導入される領域をキャリ
アが移動するチャネル領域からへテロ接合界面によって
分離することによってキャリアの移動度を増大している
ヘテロ接合形Ｆ Ｅ Ｔについても本発明を通用するこ
とができる。
を対象としているが、不純物が導入される領域をキャリ
アが移動するチャネル領域からへテロ接合界面によって
分離することによってキャリアの移動度を増大している
ヘテロ接合形Ｆ Ｅ Ｔについても本発明を通用するこ
とができる。
（ｇｌ 発明の詳細
な説明した如く本発明によれは、電界効果トランジスタ
のチャネル層から基板側への電子の回り込みが抑制され
て、ドレイン電圧によるチャネル長の変調効果、ドレイ
ンコンタクタンスｇＤ−Δ■ＶΔＶＤｉ小さくすること
ができ、電流のピンチオフが明０Ｕこなるなどの効果が
得られる。
のチャネル層から基板側への電子の回り込みが抑制され
て、ドレイン電圧によるチャネル長の変調効果、ドレイ
ンコンタクタンスｇＤ−Δ■ＶΔＶＤｉ小さくすること
ができ、電流のピンチオフが明０Ｕこなるなどの効果が
得られる。
第１図はショットキバリア形ＦＥＴの従来例を示す断面
図、第２図（ａ）乃至（Ｃ１は本発明の実施例を示す平
面図及び断面図、第３図（ａ）及び（ｂ）は本実施例の
製造工程中の状態を示す断面図、第４図は他の実施例を
示す断面図である。 図において、ｌｌは半絶縁性ＧａＡｓ基板、１２はｎ型
Ｇ ａ Ａ ｓ層、１３は空洞、１３ＡはＡｔＧａＡｓ
よりなるパターン、１４は開口、１６はゲート電極、１
７はソース電極、１８はドレイン電極、１７Ａ及び１８
Ａは合金領域を示す。 茅 ２ 目 （幻 （１）） 早 ３ ８ （久） 箒 ４ 圀
図、第２図（ａ）乃至（Ｃ１は本発明の実施例を示す平
面図及び断面図、第３図（ａ）及び（ｂ）は本実施例の
製造工程中の状態を示す断面図、第４図は他の実施例を
示す断面図である。 図において、ｌｌは半絶縁性ＧａＡｓ基板、１２はｎ型
Ｇ ａ Ａ ｓ層、１３は空洞、１３ＡはＡｔＧａＡｓ
よりなるパターン、１４は開口、１６はゲート電極、１
７はソース電極、１８はドレイン電極、１７Ａ及び１８
Ａは合金領域を示す。 茅 ２ 目 （幻 （１）） 早 ３ ８ （久） 箒 ４ 圀
Claims (1)
- 半導体基体にンジットキー接触するゲート電極を備えて
、該ゲート！他の下部近傍においてチャネル層の下面を
画定する空洞が設けられてなることを特徴とする半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24342583A JPS60136265A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24342583A JPS60136265A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60136265A true JPS60136265A (ja) | 1985-07-19 |
Family
ID=17103674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24342583A Pending JPS60136265A (ja) | 1983-12-23 | 1983-12-23 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60136265A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998835A (en) * | 1998-02-17 | 1999-12-07 | International Business Machines Corporation | High performance MOSFET device with raised source and drain |
-
1983
- 1983-12-23 JP JP24342583A patent/JPS60136265A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5998835A (en) * | 1998-02-17 | 1999-12-07 | International Business Machines Corporation | High performance MOSFET device with raised source and drain |
| US6207540B1 (en) | 1998-02-17 | 2001-03-27 | International Business Machines Corporation | Method for manufacturing high performance MOSFET device with raised source and drain |
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