KR100889560B1 - 반도체 소자의 게이트 산화막 형성 방법 - Google Patents

반도체 소자의 게이트 산화막 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자에 관한 것으로, 반도체 소자의 듀얼 게이트 산화막 형성시 공정을 단축하고자 하는 것이다.
이에, 본 발명은 반도체 소자에 고전압과 저전압의 게이트 산화막 형성시, 2회에 걸쳐서 진행되는 질화 실리콘 막(silicon nitride film)의 형성 및 제거 과정이 생략될 수 있도록 게이트 산화막을 퍼니스 튜브(Furnace Tube)를 이용하여 한 번의 공정으로 형성함으로써 공정 횟수를 줄이는 효과가 있다.
반도체 소자, 고전압용 게이트 산화막, 저전압용 게이트 산화막, 산화 질화막

Description

반도체 소자의 게이트 산화막 형성 방법{Method for forming a gate oxide layer of semiconductor device}
본 발명은 반도체 소자에 관한 것으로, 더욱 상세하게는 고전압과 저전압 게이트의 산화막을 형성할 시, 2회의 걸쳐서 진행되는 질화 실리콘 막(silicon nitride film)을 형성하고 제거하는 과정을 생략함으로써 공정을 단순화하고자 하는 반도체 소자의 게이트 산화막 형성 방법에 관한 것이다.
종래에는 LDI(LCD Driver IC)제품과 같은 전력소자(power device)제품들은 소자 구동시 로직 회로(LOGIC circuit)구동을 위한 로우 전압(Low Voltage : LV)동작과 LCD 구동을 위한 하이 전압(High Voltage: HV) 동작을 모두 필요로 함으로 게이트 산화막을 듀얼 구조로 가져야 한다.
일반적으로, 듀얼 게이트 전극(Dual gate electrode)을 형성하기 위해서는 게이트 산화 공정을 두 번 실시하는데, 첫 번째 산화막이 필요없는 부분을 패터닝에 의해 제거하고, 두 번째 산화공정을 다시 해야만 한다.
도 1에 도시된 바와 같이, 종래기술은 고전압 소자의 게이트 산화막(15)을 형성하기 위해 저전압 소자(16)와 함께 얇은 게이트 산화막을 형성한 후, 고전압 소자(15)는 감광막으로 막고 게이트 산화막을 제거한 다음, 감광막을 다시 스트립하고 나면 고전압 소자(15)에만 게이트 산화막(13a)이 잔류하게 된다. 이때, 재차 게이트 산화막(13b)을 형성하여 고전압 및 저전압 소자의 게이트 산화막을 형성하였다. 여기서, 도면부호 11은 반도체 기판, 14a 및 14b는 게이트 전극을 나타낸다.
이와 같이, 종래기술은 서로 다른 게이트 산화막 형성을 위해 복잡한 공정의 2단계 게이트 산화막 형성방법을 사용하게 되는데, 이러한 게이트 산화 공정의 복잡성은 제품의 단가를 높이는 문제점이 있었다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 고전압과 저전압의 게이트 산화막 형성시, 2회의 걸쳐서 진행되는 질화 실리콘 막(silicon nitride film)을 형성 및 제거 과정을 생략하여 공정을 단순화하고자 하는 반도체 소자의 게이트 산화막 형성 방법을 제공함에 있다.
전술한 본 발명의 목적을 달성하기 위한 반도체 소자의 게이트 산화막 형성 방법은, 고전압 소자 형성 영역과 저전압 소자 형성 영역을 갖는 반도체 기판 상부 전면에 게이트 산화막을 성장시키는 단계와, 게이트 산화막 내에 질소 가스를 주입하는 단계와, 질소 가스에 의해 형성된 산화 질화막 전면에 고전압용 게이트 산화막을 성장시키는 단계와, 고전압용 게이트 산화막 상면에 고전압 소자 형성 영역을 차단하는 PR 패턴을 형성하는 단계 및 상기 PR 패턴을 이용하여 상기 저전압 소자 형성 영역에 형성된 고전압용 게이트 산화막을 제거하여 상기 게이트 산화막 및 산화 질화막을 포함하는 저전압용 게이트 산화막을 형성하는 단계를 포함한다.
또한, 고전압용 게이트 산화막을 제거한 후, PR 패턴을 에싱(Ashing)하는 단계를 추가로 포함한다.
여기서, 고전압용 게이트 산화막을 제거하는 단계는 HF(불산)을 이용하여 습식 식각하는 것을 특징으로 한다.
이때, 산화 질화막은 식각 저지층(Etch Stopping layer)으로 작용하는 것을 특징으로 한다.
위와 같이 설명된 본 발명에 따르면, 반도체 기판상에 전면에 게이트 산화막을 및 산화 질화막을 형성한 후, 고전압용 게이트 산화막을 성장시키고, 저전압 영역에 형성된 고전압용 게이트 산화막을 식각하여 저전압용 게이트 산화막을 형성함으로써 공정을 단순화하는 효과를 갖는다.
또한, 퍼니스 튜브(Furnace Tube)에 의한 한 번의 공정으로 게이트 산화막을 모두 형성할 수 있는 효과를 갖는다.
이하, 본 발명의 일실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법에 대해 첨부한 도면을 상세하게 설명한다.
도 2a 내지 2f는 본 발명의 일실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
우선, 도 2a에 도시된 바와 같이, 고전압 소자 형성 영역(110)과 저전압 소자 형성 영역(120)을 갖는 반도체 기판(100)을 준비한다.
그런 다음, 도 2b에 도시된 바와 같이, 반도체 기판(100)의 상부 전면에 게이트 산화막(130)을 형성한다.
여기서, 게이트 산화막(130)은 통상의 퍼니스 튜브(Furnace tube)를 이용하여 게이트 산화막을 형성하며, 보다 상세하게는 750℃ 내지 850℃의 온도에서 습식 또는 건식 산화를 진행하여 열 산화막을 성장시켜 형성한다.
이어서, 반도체 소자가 퍼니스 튜브에 있는 상태에서 반도체 소자 전면에 형 성된 게이트 산화막(130)내에 질소 가스(NO gas)를 흘려주어 도 2c에 도시된 바와 같이, 산화 질화막(SiON, 140)을 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 질소 가스의 공급을 중단하고, 산화 질화막 상면에 고온의 습식 또는 건식 산화를 진행하여 고전압용 게이트 산화막(150)을 성장시킨다.
이 후, 도 2e에 도시된 바와 같이, 고전압용 게이트 산화막(150) 상면에 고전압 소자 형성 영역(110)을 선택적으로 차단하는 PR 패턴(160)을 형성한다. PR 패턴(160)은 차단 마스크로써 노광 및 현상 공정을 통해 원하는 패턴을 형성할 수 있다.
그런 다음, PR 패턴(160)을 식각 마스크로 이용하여 저전압 소자 형성 영역(120)에 형성된 고전압용 게이트 산화막(150)을 선택적으로 식각하여 제거한다.
이때, 고전압용 게이트 산화막(150)을 제거할 시, 희석된 HF(불산)을 이용하여 습식 식각하는 것이 바람직하다.
그런 다음, 도 2f에 도시된 바와 같이, 고전압용 게이트 산화막(150)이 제거되면, PR 패턴을 에싱(Ashing)하고, 결과물 전체에 세정 공정을 진행하여 고전압용 게이트 산화막 제거시, 발생한 오염물을 제거한다.
여기서, 저전압 소자 형성 영역에 형성된 고전압용 게이트 산화막을 식각할 시, 식각 저지층(Etch Stopping layer)인 산화 질화막까지만 스트립(strip)한다.
이에 따라, 본 발명은 고전압용 게이트 산화막 및 저전압용 게이트 산화막 형성의 공정단계를 최소화할 수 있다.
이상에서는 본 발명의 바람직한 실시예에 대하여 도시하고 또한 설명하였으나, 본 발명은 상기한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 본 발명이 속하는 분야에서 통상의 지식을 가진자 라면 누구든지 다양한 변형실시가 가능한 것을 물론이고, 그와 같은 변경은 기재된 청구범위 내에 있게 된다.
도 1은 종래 기술에 따른 반도체 소자의 듀얼 게이트 전극 형성 방법을 개략적으로 도시한 도면,
도 2a 내지 2f는 본 발명의 일실시예에 따른 반도체 소자의 듀얼 게이트 형성 방법을 설명하기 위해 순차적으로 나타낸 공정 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 고전압 소자 영역
120 : 저전압 소자 영역 130 : 게이트 산화막
140 : 산화 질화막(SiON) 150 : 고전압용 게이트 산화막
160 : PR 패턴 170 : 고전압 게이트 산화막
180 : 저전압 게이트 산화막

Claims (4)

  1. 고전압 소자 형성 영역과 저전압 소자 형성 영역을 갖는 반도체 기판 상부 전면에 게이트 산화막을 성장시키는 단계와;
    상기 게이트 산화막 내에 질소 가스를 주입하는 단계와;
    상기 질소 가스에 의해 형성된 산화 질화막 전면에 고전압용 게이트 산화막을 성장시키는 단계와;
    상기 고전압용 게이트 산화막 상면에 상기 고전압 소자 형성 영역을 차단하는 PR 패턴을 형성하는 단계; 및
    상기 PR 패턴을 이용하여 상기 저전압 소자 형성 영역에 형성된 고전압용 게이트 산화막을 제거하여 상기 게이트 산화막 및 산화 질화막을 포함하는 저전압용 게이트 산화막을 형성하는 단계를 포함하는 반도체 소자의 게이트 산화막 형성 방법.
  2. 제1항에 있어서,
    상기 고전압용 게이트 산화막을 제거한 후, 상기 PR 패턴을 에싱(Ashing)하는 단계를 추가로 포함하는 반도체 소자의 게이트 산화막 형성 방법.
  3. 제1항에 있어서,
    상기 고전압용 게이트 산화막을 제거하는 단계는 HF(불산)을 이용하여 습식식각하는 것을 특징으로 하는 반도체 소자의 게이트 산화막 형성 방법.
  4. 제1항에 있어서,
    상기 산화 질화막은 식각 저지층(Etch Stopping layer)으로 작용하는 것을 특징으로 하는 반도체의 게이트 산화막 형성 방법.
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