KR100567890B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 반도체 기판 상에 게이트 전극 형성을 위한 게이트 폴리를 형성하는 단계와, 게이트 폴리 상부에 희생막을 형성하는 단계와, 희생막, 게이트 폴리 및 반도체 기판의 소정부분이 노출될 때까지 선택적으로 식각하여 게이트를 형성하는 단계와, 등방성 습식 식각을 통해 희생막을 제거하는 단계를 포함하며, 등방성 습식 식각으로 희생막을 제거하면서 그 상부의 잔류물을 함께 제거시켜 잔류물에 의한 공정 및 장비의 데미지를 방지함으로써 소자의 전기적 특성과 수율이 향상되는 이점이 있다.

게이트, 포토레지스트 잔류물, 희생막

Description

반도체 소자의 게이트 형성 방법{METHOD FOR FORMING GATE OF SEMICONDUCTOR DEVICE}

도 1a 및 도 1b는 종래 기술에 따른 반도체 소자의 게이트 형성 과정을 설명하기 위한 공정 단면도,

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 형성 과정을 설명하기 위한 공정 단면도.

본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 더욱 상세하게는 게이트를 위한 게이트 폴리층의 상부에 등방성 습식 식각으로 제거 가능한 희생막을 형성하여 두고 게이트의 형성 후에 등방성 습식 식각으로 희생막을 제거함으로써 희생막 상부의 잔류물을 함께 제거하도록 한 반도체 소자의 게이트 형성 방법에 관한 것이다.

종래 기술에 따른 반도체 소자의 게이트 형성 과정을 도 1a 및 도 1b를 참조하여 설명하면 다음과 같다.

먼저, 도 1a에 나타낸 바와 같이 반도체 기판(1)을 세정한 후 상부에 게이트 절연막(2)을 형성하고, 그 상부에 게이트를 위한 게이트 폴리층(3)을 형성한다. 그리고, 그 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포한 후 패터닝하여 식각하고자 하는 부분을 노출시켜 게이트 영역을 정의하는 포토레지스트 패턴(4)을 형성한다.

다음으로, 도 1b에 나타낸 바와 같이 포토레지스트 패턴(4)을 식각 마스크로 하여 게이트 폴리층(3)을 게이트 절연막(2)이 노출될 때까지 선택적으로 건식 식각하여 요망하는 프로파일을 갖는 게이트를 형성한 후에 황산용액 등과 같은 세정액을 이용하여 게이트 영역의 정의를 위해 사용된 포토레지스트 패턴(4)을 제거한다. 그런데, 프로덕트 칩(Product Chip) 영역의 포토레지스트 패턴(4)은 효과적으로 제거되나 웨이퍼 외주 제외영역(Wafer Edge Exclusion, 이하 WEE 라 함)를 경계로 하여 논 프로덕트 칩(Non Product Chip) 영역의 포토레지스트 패턴(4)이 효과적으로 제거되지 않아 포토레지스트 잔류물이 남게 된다. 통상의 포토레지스트 세정공정은 웨이퍼의 중앙부로 세정액을 공급하면서 웨이퍼를 고속 회전시켜 원심력에 의해 세정액을 웨이퍼의 외주방향으로 확산시키는데, 웨이퍼의 논 프로덕트 칩 영역에서는 세정액이 골고루 분포하지 않는 경우가 간헐적으로 발생하여 포토레지스트 패턴(4)이 효과적으로 제거되지 않을 경우에는 포토레지스트 잔류물이 남게 되는 것이다.

아울러, 식각 공정 조건에 따라 공급되는 식각 가스에 의해 게이트 폴리층(3)의 측벽에서 중합반응(Sidewall Polymerization)이 발생되어 게이트 폴리층(3)에 측벽 폴리머가 형성되는 데, 이는 SC-1(NH₄/H₂O₂/H₂O) 등의 세정액을 이용하는 후속의 세정 공정에서 제거된다.

그러나, 전술한 바와 같은 종래의 게이트 형성 방법에 의하면 논 프로덕트 칩 영역의 포토레지스트 잔류물이 후속의 세정 공정에서 리프팅(Lifting)되어 프로덕트 칩 영역으로 유입됨으로써 이후 진행되는 공정 및 장비에 데미지(Damage)를 주어서 소자의 전기적 특성이 저하됨과 아울러 수율이 저하되는 문제점이 있었다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로서, 게이트를 위한 게이트 폴리층의 상부에 등방성 습식 식각으로 제거 가능한 희생막을 형성하여 두고 게이트의 형성 후에 등방성 습식 식각으로 희생막을 제거함으로써 희생막 상부의 잔류물을 함께 제거하는 데 그 목적이 있다.

이와 같은 목적을 실현하기 위한 본 발명에 따른 반도체 소자의 게이트 형성 방법은, 반도체 기판 상에 게이트 전극 형성을 위한 게이트 폴리를 형성하는 단계와, 상기 게이트 폴리 상부에 희생막을 형성하는 단계와, 상기 희생막, 게이트 폴리 및 반도체 기판의 소정부분이 노출될 때까지 선택적으로 식각하여 게이트를 형성하는 단계와, 등방성 습식 식각을 통해 상기 희생막을 제거하는 단계를 포함한다.

이하에서는 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 상세히 설명하기로 한다.

도 2a 내지 도 2d는 본 발명에 따른 반도체 소자의 게이트 형성 과정을 설명하기 위한 공정 단면도이다.

먼저, 도 2a에 나타낸 바와 같이 반도체 기판(101)을 세정한 후 상부에 게이트 절연막(102)을 형성하고, 그 상부에 게이트를 위한 게이트 폴리층(103)을 형성한다. 여기서 게이트 절연막(102)은 이후에 형성될 게이트의 절연 특성을 향상시키기 위해 선택적으로 채택된다.

그리고, 그 위에 이후 등방성 습식 식각으로 제거 가능한 재료를 이용하여 희생막(104)을 형성한다. 바람직하기로 희생막(104)은 반도체 기판(101)과 게이트 절연막(102) 보다 식각 선택비가 높은 절연물을 이용하여 형성한다. 일예로, 반도체 기판(101)으로 실리콘 기판이 이용되고, 게이트 절연막(102)으로 옥사이드(Oxide)가 이용된 경우에는 실리콘과 옥사이드 보다 식각 선택비가 높은 나이트라이드(Nitride)를 이용하여 희생막(104)을 형성한다.

다음으로, 도 2b에 나타낸 바와 같이 희생막(104) 위에 식각 마스크로서 사용할 물질인 포토레지스트를 도포한 후 패터닝하여 식각하고자 하는 부분을 노출시켜 게이트 영역을 정의하는 포토레지스트 패턴(105)을 형성한다.

그리고, 도 2c에 나타낸 바와 같이 포토레지스트 패턴(105)을 식각 마스크로 하여 희생막(104)과 게이트 폴리층(103)을 게이트 절연막(102)이 노출될 때까지 선택적으로 건식 식각하여 요망하는 프로파일을 갖는 게이트를 형성한 후에 황산용액 등과 같은 세정액을 이용하여 게이트 영역의 정의를 위해 사용된 포토레지스트 패턴(105)을 제거한다. 물론 게이트 절연막(102)이 채택되지 않았을 경우에는 희생막(104)과 게이트 폴리층(103)을 반도체 기판(101)이 노출될 때까지 식각한다.

여기서, 프로덕트 칩(Product Chip) 영역의 포토레지스트 패턴(105)은 효과적으로 제거되나 WEE를 경계로 하여 논 프로덕트 칩(Non Product Chip) 영역의 포토레지스트 패턴(105)이 효과적으로 제거되지 않아 포토레지스트 잔류물이 남게 된다. 포토레지스트 세정공정은 웨이퍼의 중앙부로 세정액을 공급하면서 웨이퍼를 고속 회전시켜 원심력에 의해 세정액을 웨이퍼의 외주방향으로 확산시키는데, 웨이퍼의 논 프로덕트 칩 영역에서는 세정액이 골고루 분포하지 않는 경우가 간헐적으로 발생하여 포토레지스트 패턴(105)이 효과적으로 제거되지 않을 경우에는 포토레지스트 잔류물이 남게 되는 것이다.

이후, 도 2d에 나타낸 바와 같이 전체 구조물에 대한 등방성 습식 식각을 실시하여 희생막(104)을 제거하는 데, 이로써 희생막(104)의 상부에 남아 있던 포토레지스트 잔류물이 리프팅되어 제거된다.

아울러, 식각 공정 조건에 따라 공급되는 식각 가스에 의해 게이트 폴리층(103)의 측벽에서 중합반응(Sidewall Polymerization)이 발생되어 게이트 폴리층(103)에 측벽 폴리머가 형성되는 데, 이는 SC-1(NH₄/H₂O₂/H₂O) 등의 세정액을 이용하는 후속의 세정 공정에서 제거된다.

상기에서는 본 발명의 일 실시예에 국한하여 설명하였으나 본 발명의 기술이 당업자에 의하여 용이하게 변형 실시될 가능성이 자명하다. 이러한 변형된 실시예들은 본 발명의 특허청구범위에 기재된 기술사상에 포함된다고 하여야 할 것이다.

전술한 바와 같이 본 발명은 게이트를 위한 게이트 폴리층의 상부에 등방성 습식 식각으로 제거 가능한 희생막을 형성하여 두고 게이트의 형성 후에 등방성 습식 식각으로 희생막을 제거함으로써 희생막 상부의 잔류물을 함께 제거시켜 잔류물에 의한 공정 및 장비의 데미지를 방지함으로써 소자의 전기적 특성과 수율이 향상되는 효과가 있다.

Claims (4)

1. 반도체 기판 상에 게이트 전극 형성을 위한 게이트 폴리를 형성하는 단계와,

   상기 게이트 폴리 상부에 희생막을 형성하는 단계와,

   상기 희생막, 게이트 폴리 및 반도체 기판의 소정부분이 노출될 때까지 선택적으로 식각하여 게이트를 형성하는 단계와,

   등방성 습식 식각을 통해 상기 희생막을 제거하는 단계

   를 포함하는 반도체 소자의 게이트 형성 방법.
2. 제 1 항에 있어서,

   상기 희생막은 상기 반도체 기판 보다 식각 선택비가 높은 절연물을 이용하여 형성하는 것을 특징으로 한 반도체 소자의 게이트 형성 방법.
3. 제 2 항에 있어서,

   상기 반도체 기판과 게이트 폴리의 사이에 게이트 절연막을 형성하고, 상기 희생막과 게이트 폴리는 상기 게이트 절연막이 노출될 때까지 식각하여 게이트를 형성하는 것을 특징으로 한 반도체 소자의 게이트 형성방법.
4. 제 2 항에 있어서,

   상기 희생막은 상기 반도체 기판과 게이트 절연막 보다 식각 선택비가 높은 절연물을 이용하여 형성하는 것을 특징으로 한 반도체 소자의 게이트 형성 방법.

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