KR20060071936A - 반도체 소자의 소자분리막 형성방법 - Google Patents

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Abstract

본 발명은 소자분리막 공정시 트렌치 상부 및 하부 가장자리에 스트레스가 집중되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 개시한다. 개시된 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 식각한 후에 기판 부분을 오버 에치(Over Etch)하여 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 표면에 실리콘층을 형성하는 단계; 상기 트렌치를 매립하도록 실리콘층 및 패드질화막 상에 HDP 산화막을 형성하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막 표면을 CMP하는 단계; 및 상기 패드질화막을 제거하는 단계;를 포함한다.

Description

반도체 소자의 소자분리막 형성방법{METHOD FOR FORMING ELEMENT ISOLATION LAYER OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d는 종래의 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 실리콘 기판 22 : 패드산화막
23 : 패드질화막 24 : 감광막 패턴
25 : 트렌치 26 : 실리콘층
27 : HDP 산화막 27a: 소자분리막
본 발명은 반도체 소자의 소자분리막 형성방법에 관한 것으로, 보다 상세하게는, 소자분리막 공정시 트렌치 상부 및 하부 가장자리에 스트레스가 집중되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법에 관한 것이다.
반도체 기술의 진보와 더불어 반도체 소자의 고속화 및 고집적화가 급속하게 진행되고 있고, 이에 수반해서 패턴의 미세화 및 패턴 칫수의 고정밀화에 대한 요구가 점점 높아지고 있다.
이러한 요구는 소자 영역에 형성되는 패턴은 물론 상대적으로 넓은 영역을 차지하는 소자분리막에도 적용된다. 이것은 고집적 소자로 갈수록 소자 영역의 폭이 감소되고 있는 추세에서 상대적으로 소자 영역의 폭을 증가시키기 위해서는 소자분리 영역의 폭을 감소시켜야만 하기 때문이다.
여기서, 기존의 소자분리막은 로커스(LOCOS) 공정에 의해 형성되어져 왔는데, 상기 로커스 공정에 의한 소자분리막은, 주지된 바와 같이, 그 가장자리 부분에서 새부리 형상의 버즈-빅(bird's-beak)이 발생되기 때문에 소자 분리막의 면적을 증대시키면서 누설전류를 발생시키는 단점이 있다.
따라서, 상기 로커스 공정에 의한 소자분리막의 형성방법을 대신해서 작은 폭을 가지면서 우수한 소자 분리 특성을 갖는 STI(Shallow Trench Isolation) 공정을 이용한 소자분리막의 형성방법이 제안되었고, 현재 대부분의 반도체 소자는 STI 공정을 적용해서 소자분리막을 형성하고 있다.
이러한 STI 공정을 적용한 소자분리막 형성방법에 대해 도 1a 내지 도 1d를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 STI 공정을 이용한 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 패드산화막(2)과 패드질화 막(3) 및 소자분리 영역을 한정하는 감광막 패턴(4)을 차례로 형성한다.
도 1b에 도시된 바와 같이, 상기 감광막 패턴(4)을 식각 마스크로 이용해서 노출된 패드질화막(3) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(2)과 반도체 기판(1) 부분을 순차적으로 오버 에치하여 반도체 기판(1) 내에 트렌치(5)를 형성한다.
도 1c에 도시된 바와 같이, 상기 트렌치 식각을 형성한 후에 트렌치(5) 및 패드질화막(3) 트렌치를 매립하도록 HDP 산화막(6)을 형성한다.
도 1d에 도시된 바와 같이, 상기 패드질화막(3)이 노출되도록 HDP 산화막(6)의 표면을 CMP하고, 상기 패드질화막(3)을 제거하여 소자분리막(6a)를 형성한다.
그러나, 도 1b에서와 같이, 트렌치 형성 공정시 트렌치 식각에 의한 데미지와 후속의 열처리 공정에 의해 트렌치 상부 가장자리(A)와 트렌치 하부 가장자리(B) 부분에 스트레스가 집중되어 전기적 특성이 다르게 나타나게 된다. 따라서, 전류와 전압 곡선의 험프(Hump)현상 및 트랜지스터의 폭이 감소함에 따라 문턱전압이 감소하여 발생하는 인버스 네로우 위쓰 이펙트(Inverse Narrow Width Effect : INWE) 현상 등의 문제점이 발생하게 되어 반도체 소자가 비정상적으로 동작하게 되므로, 반도체 소자의 수율이 저하된다.
따라서, 본 발명은 상기와 같은 종래 문제점을 해결하기 위해 안출된 것으로서, 소자분리막 공정시 트렌치 상부 및 하부 가장자리에 스트레스가 집중되는 것을 방지할 수 있는 반도체 소자의 소자분리막 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명은, 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계; 상기 패드질화막 및 패드산화막을 식각한 후에 기판 부분을 오버 에치(Over Etch)하여 기판 내에 트렌치를 형성하는 단계; 상기 트렌치 표면에 실리콘층을 형성하는 단계; 상기 트렌치를 매립하도록 실리콘층 및 패드질화막 상에 HDP 산화막을 형성하는 단계; 상기 패드질화막이 노출되도록 HDP 산화막 표면을 CMP하는 단계; 및 상기 패드질화막을 제거하는 단계;를 포함한다.
여기에서, 상기 실리콘층을 형성하는 단계는 에피택셜 성장(Selective Epitaxial Growth :SEG)에 따라 형성한다.
상기 실리콘층은 트렌치 측벽부분에만 형성한다.
(실시예)
이하, 본 발명의 바람직한 실시예에 대해 첨부된 도면을 참조하여 상세하게 설명한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 소자분리막 형성방법을 설명하기 위한 공정별 단면도이다.
도 2a에 도시된 바와 같이, 실리콘 기판(21) 상에 패드산화막(22)과 패드질화막(23) 및 소자분리 영역을 한정하는 감광막 패턴(24)을 차례로 형성한다.
도 2b에 도시된 바와 같이, 상기 감광막 패턴(24)을 식각 마스크로 이용해서 노출된 패드질화막(23) 부분을 식각한 후 이어 그 아래의 패드산화막 부분(22)과 반도체 기판(21) 부분을 순차적으로 오버 에치(Over Etch)하여 반도체 기판(21) 내 에 트렌치(25)를 형성한다.
도 2c에 도시된 바와 같이, 상기 트렌치(25)를 형성한 후에 트렌치 식각 공정에 의해 발생하는 데미지(damage) 및 트렌치 상부와 하부 가장자리 부분에 스트레스가 집중되는 것을 방지하기 위해 트렌치 표면에 선택 에피택셜 성장(Selective Epitaxial Growth :SEG)에 따라 실리콘층(26)을 형성한다.
이렇게 트렌치 표면에 선택 에피택셜 성장에 따라 실리콘층(26)을 형성하게 되면, 트렌치 식각으로 인해 발생한 데미지를 보상해 줄 수 있으며, 트렌치 상부 및 하부 가장자리에 스트레스가 집중되는 정도가 크게 줄어듬으로써 스트레스로 인해 결함이 발생하는 것을 방지할 수 있다.
도 2d에 도시된 바와 같이, 상기 실리콘층(26) 표면 및 패드질화막(23) 상에 트렌치(25)를 매립하도록 HDP 산화막(27)을 형성한다.
도 2e에 도시된 바와 같이, 상기 패드질화막(23)이 노출되도록 HDP 산화막(27)의 표면을 CMP하고, 상기 패드질화막(23)을 제거하여 소자분리막(27a)을 형성한다.
본 발명에서는 실리콘층을 트렌치 표면 전체에 형성하였으나, 트렌치 측벽 부분에만 실리콘층을 형성하는 것도 가능하다.
이상, 본 발명을 몇 가지 예를 들어 설명하였으나, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자라면 본 발명의 사상에서 벗어나지 않으면서 많은 수정과 변형을 가할 수 있음을 이해할 것이다.
이상에서와 같이, 본 발명에 의하면, 트렌치 표면에 선택 에피택셜 성장에 따라 실리콘층을 형성함으로써 트렌치 식각으로 인해 발생한 데미지를 보상해 줄 수 있으며, 트렌치 상부 및 하부 가장자리에 스트레스가 집중되는 정도가 크게 줄어듬으로써 스트레스로 인해 결함이 발생하는 것을 방지할 수 있다.
따라서, 소자의 비정상적인 동작을 방지할 수 있어 소자의 전기적 특성을 향상시킬 수 있다.

Claims (3)

  1. 실리콘 기판 상에 패드산화막과 패드질화막을 차례로 형성하는 단계;
    상기 패드질화막 및 패드산화막을 식각한 후에 기판 부분을 오버 에치(Over Etch)하여 기판 내에 트렌치를 형성하는 단계;
    상기 트렌치 표면에 실리콘층을 형성하는 단계;
    상기 트렌치를 매립하도록 실리콘층 및 패드질화막 상에 HDP 산화막을 형성하는 단계;
    상기 패드질화막이 노출되도록 HDP 산화막 표면을 CMP하는 단계; 및
    상기 패드질화막을 제거하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  2. 제 1 항에 있어서, 상기 실리콘층을 형성하는 단계는 에피택셜 성장(Selective Epitaxial Growth :SEG)에 따라 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
  3. 제 1 항에 있어서, 상기 실리콘층은 트렌치 측벽부분에만 형성하는 것을 특징으로 하는 반도체 소자의 소자분리막 형성방법.
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