KR20020032396A - 반도체 장치 및 그 제조 방법 - Google Patents

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가나모리고지
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가네꼬 히사시
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Abstract

적층막 패턴 (7) 과 자기 정합 (self-align) 하는 트렌치에 의해 분리된 메모리 셀을 포함하는 반도체 장치를 개시한다. 메모리 셀은 게이트 산화막 (30) 보다 얇은 활성 게이트 막 (2) 을 가지는 플래시 메모리 셀이다. 활성 게이트 막 (2) 은 게이트 전극 (3) 의 하부 중앙 부분에 위치한다. 게이트 산화막 (30) 은 게이트 전극 (3) 의 단부 하부에 위치한다. 이러한 방식으로, 트렌치 (11) 의 견부와 게이트 전극 (3) 사이의 간격은 증가된다. 따라서, 트렌치 (11) 의 견부내의 전계 집중이 감소되고, 메모리 셀 특성이 개선된다.

Description

반도체 장치 및 그 제조 방법 {SEMICONDUCTOR DEVICE AND ITS MANUFACTURING METHOD}
본 발명은 통상적으로 반도체 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 셀 내에 형성된 적층막 패턴과 자기 정합할 수 있는 트렌치를 사용하는 소자 분리부를 가지는 반도체 장치에 관한 것이다.
메모리 셀 내에 형성된 적층막과 자기 정합된 트렌치를 소자 분리에 사용하는 방법을 이용하는 플래시 메모리 셀은 인접한 메모리 셀들 간의 간격을 최소화하여 메모리 셀을 좀 더 조밀하게 배열할 수 있는 이점을 갖고 있다.
그러한 방법은 일본 특개평 11-26731 호에 개시되어 있고, 도 14 에 도시되어 있다. 도 14(a) 내지 (c) 는 여러 공정 단계 후의 종래의 반도체 장치의 단면도이다.
다음으로 도 14(a) 를 참조하면, 반도체 기판 (201) 상에 터널 산화막 (204) 의 적층막, 제 1 부유 게이트 전극 (203), 및 질화막 (205) 을 형성한다. 그 후 적층막 패턴을 마스크로 사용하여 반도체 기판 (201) 에 트렌치 (211) 를 형성한다.
다음으로 도 14(b) 를 참조하면, 그 후 트렌치내에 매립 산화막 (233) 을 매립한다. 그 후 질화막 (205) 을 제거하고, 폴리실리콘으로 이루어진 제 2 부유게이트 (213) 전극을 형성한다.
다음으로 도 14(c) 를 참조하면, 용량막 (214) 및 제어 게이트 전극 (215) 을 형성한다. 제어 게이트 전극 (215) 은 폴리실리콘으로 이루어진다.
그러나, 이러한 형태의 종래의 플래시 메모리 제조 방법은 다음과 같은 문제점을 갖고 있다. 첫째, 터널 산화막의 신뢰도가 낮을 수 있다. 둘째, 고용량비를 실현하기 위해 부유 게이트 전극을 이중층 구조로 형성하는 경우 공정이 복잡해 질 수 있다.
이하 상술한 문제점에 기인하는 역효과를 설명한다.
첫째, 제 1 층의 제 1 부유 게이트 전극 (203) 에 대해 자기 정합 기술로 쉘로우 트렌치 분리부 (STI) 를 형성하는 경우, STI 의 기판 에지 (트렌치 견부) 와 제 1 층의 부유 게이트 사이의 간격이 짧아진다. 이것은 동작 시간동안 트렌치 (211) 의 견부 (도 14(c) 에 A 로 도시됨) 에 전류 누설을 유발한다. 따라서, 터널 산화막에 신뢰도의 저하를 야기하여 홀딩 (holding) 특성을 열화시키게 된다.
둘째, 제 1 층의 부유 게이트 전극 (203) 의 폭은 채널 폭과 동일하다. 따라서, 제 2 층의 부유 게이트 전극 (213) 을 제 1 층의 부유 게이트 전극 (203) 의 폭보다 넓은 폭으로 형성하여 제어 게이트 전극 (215) 반대편의 부유 게이트 전극의 표면 영역을 증가시키지 않으면, 용량비를 증가시킬 수 없다. 이렇게, 개개의 메모리 셀에 의해 소비되는 영역이 증가하게 된다.
이상의 설명으로 부터, 동작중 트렌치 견부에서 전계 집중의 영향이 없는 단일층 부유 게이트 전극 구조를 가지는 플래시 메모리와 같은 반도체 장치 및 그 제조 방법을 제공하는 것이 바람직하다.
도 1(a) 는 제 1 실시예에 따른 반도체 장치의 확산층 (diffusion layer) 및 쉘로우 트렌치 분리부 (STI) 를 포함하는 영역을 도시하는 평면도.
도 1(b) 는 제 1 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 2(a) 내지 2(c) 는 제 1 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 3(a) 내지 3(c) 는 제 1 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 4(a) 내지 4(b) 는 제 1 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 5(a) 내지 5(c) 는 제 1 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 6(a) 는 제 2 실시예에 따른 반도체 장치의 확산층 및 쉘로우 트렌치 분리부 (STI) 를 포함하는 영역을 도시하는 평면도.
도 6(b) 는 제 2 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 7(a) 내지 7(c) 는 제 2 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 8(a) 내지 8(c) 는 제 2 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 9(a) 내지 9(c) 는 제 2 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 10(a) 내지 10(b) 제 2 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 11(a) 는 제 3 실시예에 따른 반도체 장치의 확산층 및 쉘로우 트렌치 분리부 (STI) 를 포함하는 영역을 도시하는 평면도.
도 11(b) 는 제 3 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 12(a) 내지 12(c) 는 제 3 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 13(a) 내지 13(c) 는 제 3 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도.
도 14(a) 내지 14(c) 는 여러 공정 단계 후의 종래의 반도체 장치의 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
1 : 반도체 기판 2 : 터널 산화막
3 : 부유 게이트 전극 4 : 중간 산화막
5 : 질화막 6 : 상부층 산화막
7 : 적층막 8 : 산화막
9 : 질화막 10, 12, 13 : 산화막
11 : 트렌치 14 : 용량막
15 : 제어 게이트 전극 17 : 확산 영역
29 : 질화막 스페이서 30 : 게이트 산화막
33 : 매립 산화막 43 : 매립 산화막
101 : 반도체 기판 102 : 하지 산화막
103 : 폴리실리콘 105 : 질화막
106 : 상부 산화막 107 : 적층막
110 : 산화막 111 : 트렌치
112, 113 : 산화막 114 : 용량막
115 : 제어 게이트 전극 116 : 오목부
117 : 적층막 122 : 터널 산화막
123 : 부유 게이트 전극 130 : 게이트 산화막
143 : 매립 산화막 153 : 폴리실리콘
163 : 부유 게이트 전극 164 : 용량막
165 : 제어 게이트 전극 172 : 터널 산화막
201 : 반도체 기판 203 : 제 1 부유 게이트 전극
204 : 터널 산화막 205 : 질화막
211 : 트렌치 213 : 제 2 부유 게이트 전극
214 : 용량막 215 : 제어 게이트 전극
233 : 매립 산화막
본 발명에 따르면, 반도체 장치는 적층막 패턴과 자기 정합될 수 있는 트렌치에 의해 분리된 메모리 셀을 포함한다. 메모리 셀은 게이트 산화막보다 더 얇은 활성 게이트 막을 가지는 플래시 메모리 셀일 수 있다. 활성 게이트 막은 게이트 전극의 중앙 부분 하부에 위치한다. 게이트 산화막은 게이트 전극의 단부 하부에 위치한다. 이러한 방식으로, 트렌치 견부와 게이트 전극 사이 간격은 증가된다. 따라서, 트렌치 견부에서의 전계 집중이 감소되고 메모리 셀 특성이 개선된다.
실시예의 일 태양에 따르면, 반도체 장치는 분리막을 매립하는 반도체 기판을 포함한다. 게이트 절연막은 분리막 사이에 형성되고 중앙 부분보다 더 두꺼운 분리막에 인접한 단부를 가진다.
실시예의 또다른 태양에 따르면, 반도체 장치는 인접한 게이트 절연막 사이의 반도체 기판내 트렌치를 포함한다. 트렌치는 인접한 절연막 사이 간격과 거의 동일한 간격을 가진다. 분리막은 트렌치내에 매립된다.
실시예의 또다른 태양에 따르면, 제 1 전극이 게이트 절연막상에 형성된다. 용량 절연막이 제 1 전극 상에 형성된다. 제 2 전극이 용량 절연막상에 형성된다.
실시예의 또다른 태양에 따르면, 분리막의 상부 표면은 게이트 절연막 단부의 상부 표면과 실질적으로 동일한 높이이다.
실시예의 또다른 태양에 따르면, 분리막의 상부 표면은 게이트 절연막 단부의 상부 표면보다 더 높다.
실시예의 또다른 태양에 따르면, 제 1 전극은 게이트 절연막상에 형성된다. 제 1 전극은 분리막 사이의 중앙 제 1 전극 부분에 오목 부분을 가진다.
실시예의 또다른 태양에 따르면, 반도체 장치는 플래시 메모리이다.
실시예의 또다른 태양에 따르면, 반도체 장치 제조 방법은 반도체 기판의 표면상에 제 1 산화막을 형성하는 단계, 제 1 산화막에 접하게 제 1 도전층을 포함하는 적층막을 증착하는 단계, 적층막 및 제 1 산화막을 에칭하여 반도체 기판상에 배열되는 수개의 적층막 패턴을 형성하는 단계, 반도체 기판을 산화시켜 인접한 적층막 패턴과 적층막 패턴의 단부 하부의 반도체 기판 표면 사이에 삽입된 반도체 기판 표면상에 제 2 산화막을 형성하는 단계, 적층막 패턴의 측면상에 측벽 마스크 막을 형성하여 적층막 패턴을 포함하는 마스크 패턴을 형성하는 단계, 마스크 패턴을 마스크로 사용하여 기저하는 마스크 패턴과 반도체 기판의 부분 사이에 삽입된 제 2 산화막의 부분을 제거하여, 반도체 기판내에 트렌치를 형성하는 단계, 및 절연막으로 트렌치를 메우는 단계를 포함하고, 여기서 제 2 산화막은 제 1 산화막보다 더 두꺼운 막 두께를 가진다.
실시예의 또다른 태양에 따르면, 절연막으로 트렌치를 메우는 단계는 제 2 산화막의 높이와 본질적으로 일치하는 높이를 가지는 상부 표면을 가지도록 절연막을 형성하는 것을 포함한다.
실시예의 또다른 태양에 따르면, 반도체 장치 제조 방법은 절연막으로 트렌치를 메우는 단계 후에 제 1 도전층을 포함하는 표면상에 용량 절연막을 형성하는 단계, 및 용량 절연막상에 전극을 형성하는 단계를 포함한다.
실시예의 또다른 태양에 따르면, 측벽 마스크 막은 질화막을 포함한다.
실시예의 또다른 태양에 따르면, 제 2 산화막은 제 1 산화막보다 대략 20 내지 50 nm 더 두껍다.
실시예의 또다른 태양에 따르면, 적층막은 화학적 기계적 폴리싱 단계에 스토퍼를 제공하는 스토퍼 막을 포함한다.
실시예의 또다른 태양에 따르면, 반도체 장치 제조 방법은 반도체 기판의 표면상에 제 1 산화막을 형성하는 단계, 제 1 산화막과 접하는 제 1 스토퍼 층을 포함하는 적층막을 증착시키는 단계, 적층막 및 제 1 산화막을 에칭하여 반도체 기판상에 배열되는 수개의 적층막 패턴을 형성하는 단계, 반도체 기판을 산화시켜 인접한 적층막 패턴과 적층막 패턴의 단부 하부의 반도체 기판 표면 사이에 삽입된 반도체 기판 표면상에 제 2 산화막을 형성하는 단계, 적층막 패턴을 마스크로 사용하여 마스크 패턴과 반도체 기판의 하지 부분 사이에 삽입된 제 2 산화막의 부분을 제거하여 반도체 기판내에 트렌치를 형성하는 단계, 및 절연막으로 상기 트렌치를 충전하는 단계를 포함하고, 상기 제 2 산화막은 제 1 산화막보다 더 두꺼운 막 두께를 가진다.
실시예의 또다른 태양에 따르면, 절연막으로 트렌치를 충전하는 단계는 제 1 스토퍼 층의 높이와 본질적으로 일치하는 높이를 가지는 상부 표면을 가지도록 절연막을 형성하는 것을 포함한다.
실시예의 또다른 태양에 따르면, 반도체 장치 제조 방법은 적층막 패턴을 제거하여 적어도 적층막 패턴 하부의 제 2 산화막을 잔존시키는 단계, 제 2 산화막 사이 영역에 게이트 산화막을 형성하는 단계, 및 게이트 산화막 및 제 2 산화막의 적어도 일부분 상에 제 1 전극을 형성하는 단계를 더 포함한다.
실시예의 또다른 태양에 따르면, 제 1 전극은 제 1 전극의 중앙 부분보다 더 높은 절연막 옆의 단부을 포함한다.
실시예의 또다른 태양에 따르면, 절연막은 제 1 전극의 상부 표면과 실질적으로 일치하는 상부 표면을 가진다.
실시예의 또다른 태양에 따르면, 반도체 장치 제조 방법은 제 1 전극 상에 용량 절연막을 형성하는 단계, 및 용량 절연막 상에 제 2 전극을 형성하는 단계를 더 포함한다.
실시예의 또다른 태양에 따르면, 제 1 전극은 폴리실리콘을 포함한다.
실시예
이하 도면을 참조하여 본 발명의 여러 실시예를 상세히 설명한다.
이하 도 1 을 참조하여 본 발명의 제 1 실시예를 상세히 설명한다. 도 1(a) 는 제 1 실시예에 따른 반도체 장치의 확산층 및 쉘로우 트렌치 분리부 (STI) 를 포함하는 영역을 도시하는 평면도이다. 도 1(a) 의 평면도는 플래시 메모리 셀 그룹일 수 있다. 도 1(b) 는 제 1 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도이다. 도 1(b) 는 도 1(a) 에 도시된 선 X-X' 에 따른 단면도이다.
도 1(a) 및 1(b) 에 도시된 바와 같이, 반도체 기판 (1) 상의 플래시 메모리 셀 구조는 부유 게이트 전극 (3) 직하부 중앙 부근의 터널 산화막 (2) 을 포함한다. 게이트 산화막 (30) 은 부유 게이트 전극 (3) 의 에지 부근에 위치한다. 게이트 산화막 (30) 은 터널 산화막 (2) 의 두께보다 훨씬 더 두꺼운 두께를 가진다. 플래시 메모리 셀 구조는 트렌치 (11) 로 도시된 분리용 쉘로우 트렌치 분리 (STI) 구조를 포함한다. 확산 영역 (17) 은 메모리 셀들간의 소스/드레인 (source/drain) 접속을 형성한다.
이하 도 1 에 도시된 플래시 메모리 셀 구조를 형성하는 제조 방법을 도 2 내지 도 5 를 참조하여 설명한다. 도 2 내지 도 5 는 제 1 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도이다. 도 2 내지 도 5 는 도 1(a) 에 도시된 선 X-X' 에 따른 단면도이다.
도 2(a) 를 참조하면, 반도체 기판 (1) 의 표면에 대략 7 내지 11 nm 의 두께를 가지는 터널 산화막, 대략 50 내지 150 nm 의 두께를 가지는 폴리실리콘, 대략 10 내지 20 nm 의 두께를 가지는 중간 산화막, 대략 50 내지 200 nm 의 두께를 가지는 질화막, 및 대략 20 내지 100 nm 의 두께를 가지는 상부층 산화막을 연속적으로 증착한다. 그 후, 터널 산화막 (2), 부유 게이트 전극 (3), 중간 산화막 (4), 질화막 (5), 및 상부층 산화막 (6) 을 포함하는 적층막 (7) 을 패턴 및 에칭 단계를 통해 형성한다. 트랜지스터를 포함하는 메모리 셀의 채널 영역이 될 영역상에 적층막 (7) 을 형성한다. 이 경우, 도 2(a) 에 도시된 바와 같이 반도체 기판상에 적층막 (7) 과 같은 복수개의 적층막 패턴을 소정의 간격으로 배열한다.
다음으로 도 2(b) 를 참조하면, 적층막 (7) 의 표면상에 산화막 (8) 및 질화막 (9) 을 연속적으로 형성한다. 산화막 (8) 은 열산화로 형성하며 대략 10 nm 의 두께를 가진다. 질화막 (9) 은 대략 10 내지 100 nm 의 두께를 가진다.
다음으로 도 2(c) 를 참조하면, 질화막 (9) 을 에치백하여 적층막 (7) 의 측벽상에 질화 스페이서 (nitride spacer) (29) 를 형성한다.
다음으로 도 3(a) 를 참조하면, 부유 게이트 전극 (3) 의 단부 하부의 반도체 기판내에 버즈 빅 (bird's beak) 을 형성한다. 버즈 빅은 열산화 단계에 의해 형성한다. 예를 들어, 버즈 빅은 부유 게이트 전극 (3) 의 중앙에 형성된 터널 산화막 (2) 의 두께보다 적층막 (7) 패턴들간의 영역에서 대략 20 내지 50 nm 더 두꺼운 막 두께를 가지는 산화막 (10) 을 포함할 수 있다.
다음으로 도 3(b) 를 참조하면, 외부에 질화막 스페이서 (29) 를 가지는 적층막 (7) 패턴을 마스크로 사용하는 에칭에 의해서, 배열된 적층막 (7) 패턴들간의 산화막 (10) 을 제거한다. 이러한 방법으로, 산화막 (10) 의 일부분을 제거하여 부유 게이트 전극 (3) 의 단부 하부에 게이트 산화막 (30) 을 잔존시킨다. 이 경우, 적층막 (7) 최상단의 상부 산화막 (6) 의 일부를 에칭함으로서, 적층막 (17) 이 되도록 그 높이를 줄일 수도 있다. 또한, 적층막 (17) 최상단의 상부 산화막 (6) 이 제거되지 않도록 적층막 (7) 최상단의 상부 산화막의 막 두께를 설정한다.
그 후, 적층막 (17) 의 상부 산화막 (6) 및 질화막 스페이서 (29) 를 마스크로 사용하여 실리콘 에칭을 수행한다. 이러한 방식으로, 도 3(b) 에 도시된 바와 같이 배열된 적층막 (17) 패턴들간의 반도체 기판 (1) 내에 대략 0.2 내지 0.3 ㎛ 의 깊이를 가지는 트렌치 (11) (STI) 를 형성한다.
다음으로 도 3(c) 를 참조하면, 트렌치 (11) 의 모서리를 다듬는 라운딩 산화 (rounding oxidation) 를 수행하여 트렌치 (11) 의 표면상에 산화막 (12) 을 형성한다.
다음으로 도 4(a) 를 참조하면, 에칭에 의해서 질화막 스페이서 (29) 를 제거한다. 그 후, 트렌치 (11) 를 포함하는 적층막 (17) 패턴 사이의 영역이 전부 매립되도록 산화막 (13) 을 형성한다.
다음으로 도 4(b) 를 참조하면, 산화막 (13) 을 포함하는 전체 기판 표면을, 예를 들면 화학적 기계적 폴리싱 (CMP) 을 사용하여 평탄화한다. 이러한 방식으로, 산화막 (13) 을 매립 산화막 (33) 으로 변경한다. 이 경우, 적층막 (17) 의 질화막 (5) 은 CMP 를 이용한 평탄화를 위한 스토퍼가 되며, 매립 산화막 (33) 의 표면은 질화막 (5) 의 스토퍼 표면과 실질적으로 동일한 높이가 된다. 이 경우, 스토퍼로서 기능하는 질화막 (5) 은 CMP 방법에 의해 막 두께가 감소되며, 제거하는 스테이지에 질화막 (5) 이 노출될 때부터 그 전체 막 두께를 포함하는 범위에 걸쳐서 스토퍼로서 기능한다.
다음으로 도 5(a) 를 참조하면, 그 후 적층막 (17) 의 부유 게이트 전극 (3) 상부의 중간 산화막 (4) 및 질화막 (5) 을 포함하는 잔여막을 에칭으로 제거하고, 이 시간동안, 매립 산화막 (33) 의 부분을 에칭하여 매립 산화막 (43) 을 형성한다. 이 경우, 에칭 조건은 매립 산화막 (43) 표면이 게이트 산화막 (30) 표면과 실질적으로 일치하도록 설정한다.
다음으로 도 5(b) 를 참조하면, 부유 게이트 전극 (3) 을 포함하는 표면에 용량막 (14) 을 형성한다. 용량막 (14) 은 산화막 / 질화막 / 산화막 (ONO 막) 의 적층 구조를 포함하고 대략 5 nm 의 두께를 가진다.
다음으로 도 5(c) 를 참조하면, 제어 게이트 전극 (15) 을 형성하고 대략 0.2 ㎛ 의 막 두께를 가진다. 이러한 방식으로, 도 5(c) 에 도시된 바와 같이 제 1 실시예의 플래시 메모리 셀 구조를 얻을 수 있다.
본 발명의 제 1 실시예의 구조 및 그 제조 방법을 적용함으로서, 부유 게이트와 자기 정합되는 STI 구조를 가지는 플래시 메모리 셀 구조를 형성할 수 있다. 이러한 방식으로, 높은 신뢰성을 유지하면서 고집적된 메모리 셀을 형성하고, 고용량비를 구현함으로서 기입 및 소거 전압의 감소를 달성할 수 있다.
게이트 전극의 에지 부근 하부에, 게이트 전극의 중앙 부근의 터널 산화막보다 더 두꺼운 게이트 산화막을 형성함으로서, 채널 영역은 부유 게이트 전극과 제어 전극 사이의 용량 (제어 용량) 보다 더 작은 부유 게이트 전극과 반도체 기판 사이의 용량 (기판 용량) 을 갖는다. 따라서, 기판 용량에 대한 제어 용량의 용량비를 크게 할 수 있다.
부유 게이트 전극의 에지의 영역 하부에서 게이트 산화막이 더 두껍기 때문에, 부유 게이트 전극과 STI 의 에지 사이의 간격이 증가된다. 이에 의해, STI에지에서의 고도의 전계 집중으로부터 야기되는 신뢰도의 감소를 줄일 수 있다.
이하 도 6 내지 도 10 를 참조하여 본 발명의 제 2 실시예를 상세히 설명한다. 도 6(a) 는 제 2 실시예에 따른 반도체 장치의 확산층 및 쉘로우 트렌치 분리부 (STI) 를 포함하는 영역을 도시하는 평면도이다. 도 6(a) 의 평면도는 플래시 메모리 셀의 그룹일 수 있다. 도 6(b) 는 제 2 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도이다. 도 6(b) 는 도 6(a) 에 도시된 선 X-X' 에 따른 단면도이다.
본 발명은 기판 용량에 대한 제어 용량의 용량비가 제 1 실시예의 용량비보다 더 크다는 특징을 갖고 있다. 이것은 오목한 모양을 가지는 부유 게이트 전극을 형성함으로서 달성한다. 그러나, 기본 구조는 제 1 실시예의 구조와 유사하다.
도 6(a) 내지 6(b) 에 도시된 바와 같이, 반도체 기판 (101) 상의 플래시 메모리 셀 구조는 부유 게이트 전극 (123) 의 직하부 중앙 부근의 터널 산화막 (122) 을 구비한다. 게이트 산화막 (130) 은 부유 게이트 전극 (123) 의 에지 부근에 위치한다. 게이트 산화막 (130) 은 터널 산화막 (122) 의 두께보다 더 두꺼운 두께를 가진다. 플래시 메모리 셀 구조는 트렌치 (111) 로 도시된 분리용 쉘로우 트렌치 분리 (STI) 구조를 구비한다. 확산 영역 (17) 은 메모리 셀들 사이에 소스 / 드레인 접속을 형성한다.
이하 도 6 에 도시된 플래시 메모리 셀 구조를 형성하는 방법을 도 7 내지 10 를 참조하여 설명한다. 도 7 내지 10 는 제 2 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도이다. 도 7 내지 10 는 도 6(a) 에 도시된 선 X-X' 에 따른 단면도이다.
도 7(a) 를 참조하면, 반도체 기판 (1) 상에 대략 10 내지 20 nm 의 두께를 가지는 하지 산화막, 대략 50 내지 250 nm 의 두께를 가지는 질화막, 및 대략 20 내지 100 nm 의 두께를 가지는 상부 산화막을 연속적으로 증착한다. 그 후, 하지 산화막 (102), 질화막 (105), 및 상부 산화막 (106) 을 포함하는 적층막 (107) 을 패턴 및 에칭 단계를 통해 형성한다. 트랜지스터를 포함하는 메모리 셀의 채널 영역이 될 영역상에 적층막 (107) 을 형성한다. 이 경우, 도 7(a) 에 도시된 바와 같이 적층막 (107) 같은 수개의 적층막 패턴을 소정의 간격으로 반도체 기판상에 배열한다.
다음으로 도 7(b) 를 참조하면, 질화막 (105) 단부 하부의 반도체 기판내에 버즈 빅 (bird's beak) 을 형성한다. 버즈 빅은 열산화 단계에 의해 형성한다. 예를 들어, 버즈 빅은 적층막 (107) 패턴 사이 영역에서 질화막 (105) 의 중앙에 형성된 하지 산화막 (102) 의 두께보다 더 두꺼운 막 두께를 가지는 산화막 (110) 을 포함한다.
다음으로 도 7(c) 를 참조하면, 적층막 (107) 패턴을 마스크로 사용하는 에칭에 의해서, 배열된 적층막 (107) 패턴 사이의 산화막 (110) 을 제거한다. 이러한 방법으로, 산화막 (110) 의 일부분을 제거하여 질화막 (105) 의 단부 하부에 게이트 산화막 (130) 은 잔존시킨다. 이 경우, 적층막 (107) 최상단의 상부 산화막 (106) 의 일부분을 에칭함으로서, 적층막 (117) 이 되도록 그 높이를 줄일수도 있다. 또한, 적층막 (117) 최상단의 상부 산화막 (106) 이 제거되지 않도록 적층막 (117) 최상단의 상부 산화막의 막 두께를 설정한다.
그 후, 적층막 (17) 의 상부 산화막 (106) 및 질화막 (105) 을 마스크로 사용하여 실리콘 에칭을 수행한다. 이러한 방식으로, 도 7(c) 에 도시된 바와 같이 배열된 적층막 (117) 사이의 반도체 기판 (101) 내에 트렌치 (111) (STI) 를 형성한다.
다음으로 도 8(a) 를 참조하면, 트렌치 (111) 의 모서리를 다듬는 라운딩 산화 (rounding oxidation) 를 수행하여 트렌치 (111) 의 표면상에 산화막 (112) 을 형성한다.
다음으로 도 8(b) 를 참조하면, 그 후 트렌치 (111) 를 포함하는 적층막 (117) 패턴 사이의 영역이 모두 매립되도록 산화막 (113) 을 형성한다.
다음으로 도 8(c) 를 참조하면, 산화막 (113) 을 포함하는 전체 기판 표면은 예를 들면 화학적 기계적 폴리싱 (CMP) 을 사용하여 평탄화한다. 이러한 방식으로, 산화막 (113) 을 매립 산화막 (143) 으로 변경한다. 이 경우, 적층막 (117) 의 질화막 (105) 은 CMP 를 이용한 평탄화를 위한 스토퍼가 되며 매립 산화막 (143) 은 질화막 (105) 의 스토퍼 표면과 실질적으로 동일한 높이가 된다.
다음으로 도 9(a) 를 참조하면, 그 후 질화막 (105) 을 에칭으로 제거하여 매립 산화막 (143) 의 표면을 반도체 기판 (101) 의 표면으로부터 돌출시킨다.
다음으로 도 9(b) 를 참조하면, 하지 산화막 (102) 을 제거한다.
다음으로 도 9(c) 를 참조하면, 노출된 반도체 기판을 열산화 단계로 처리하여, 터널 산화막 (122) 를 형성한다. 그 후, 인접한 매립 산화막 (143) 들간의 간격의 1/2 ( 대략 도 7(c) 에서 적층막 (117) 의 간격에 대응함) 보다 더 얇은 막 두께를 가지도록 폴리실리콘 (103) 을 증착한다. 폴리실리콘 (103) 은 부유 게이트 전극 재료로 사용할 수 있다. 매립 산화막 (143) 이 반도체 기판 (101) 의 표면으로부터 돌출하기 때문에, 도 9(c) 에 도시된 바와 같이 폴리실리콘 (103) 은 매립 산화막 (143) 사이에 오목 부분 (116) 을 구비한다.
다음으로 도 10(a) 를 참조하면, 오목 부분 (116) 은 선택적으로 레지스트내에 매립된다. 그 후, 매립 산화막 (143) 상의 폴리실리콘 (103) 은 선택적으로 제거하여 부유 게이트 전극 (123) 을 형성한다.
다음으로 도 10(b) 를 참조하면, 부유 게이트 전극 (123) 을 포함하는 표면상에 용량막 (114) 을 형성한다. 용량막 (114) 은 산화막 / 질화막 / 산화막 (ONO 막) 의 적층 구조를 포함한다. 그 후, 제어 게이트 전극 (115) 을 형성한다. 이러한 방식으로, 도 10(b) 에 도시된 바와 같이 제 2 실시예의 플래시 메모리 셀 구조를 얻을 수 있다.
제 2 실시예에서는, 용량비가 제 1 실시예에서보다 더 크다. 따라서, 본 발명의 제 2 실시예의 구조 및 그 제조 방법을 적용함으로서, 고용량비를 구현함으로서 기입 및 소거 전압이 감소하는 플래시 메모리 셀 구조를 달성할 수 있다.
제 1 실시예의 적층막 (17) 은 다층 막으로 이루어지며 (질화 스페이서 막 (29) 같은) 스페이서 막을 측벽상에 이용한다. 이것은 트렌치 (11) 를 형성하는 공정을 복잡하게 한다. 그러나, 이 실시예는, 적층막 (117) 의 층 수가 제1 실시예에 비해 감소하고 측벽상의 스페이서 막이 불필요하기 때문에, 트렌치 (111) 를 형성하는 제조 공정이 덜 복잡하다는 이점이 있다.
이하 도 11 내지 15 를 참조하여 본 발명의 제 3 실시예를 상세히 설명한다. 도 11(a) 는 제 3 실시예에 따른 반도체 장치의 확산층 및 쉘로우 트렌치 분리부를 포함하는 영역을 도시하는 평면도이다. 도 11(a) 의 평면도는 플래시 메모리 셀의 그룹일 수 있다. 도 11(b) 는 제 3 실시예에 따른 여러 공정 단계 후의 반도체 장치의 단면도이다. 도 11(b) 는 도 11(a) 에 도시된 선 X-X' 에 따른 단면도이다.
이 실시예는 제 1 실시예의 기본 구조를 유지하면서 제 1 및 제 2 실시예에 비해 제조 공정을 더 간략화한 특징이 있다. 이 실시예의 제조 방법은 도 8(c) 에 도시된 같은 제 2 실시예의 플래시 메모리 셀 구조의 제조 방법과 동일하기 때문에, 후속 공정만을 설명한다.
도 11(a) 내지 11(b) 에 도시된 바와 같이, 반도체 기판 (101) 상의 플래시 메모리 셀 구조는 부유 게이트 전극 (163) 직하부 중앙 부근에 터널 산화막 (172) 을 구비한다. 게이트 산화막 (130) 은 부유 게이트 전극 (163) 의 에지 부근에 위치할 수 있다. 게이트 산화막 (130) 은 터널 산화막 (172) 의 두께보다 더 두꺼운 두께를 가진다. 플래시 메모리 셀 구조는 트렌치 (111) 로 도시되는 분리용 쉘로우 트렌치 분리부 (STI) 를 구비한다. 확산 영역 (117) 은 메모리 셀들 사이의 소스/드레인 접속을 형성한다.
다시 도 8(c) 를 참조하면, CMP 단계후에 적층막 (117) 의 질화막 (105) 의일부분은 잔존하며, 질화막 (105) 은 매립 산화막 (143) 의 표면과 실질적으로 일치하는 표면을 가진다.
도 12(a) 를 참조하면, 매립 산화막 (143) 의 일부분을 에칭하여, 게이트 산화막 (130) 의 표면과 실질적으로 일치하는 표면을 가지는 매립 산화막 (193) 을 형성한다.
다음으로 도 12(b) 를 참조하면, 적층막 (117) 내의 잔존 질화막 (105) 을 에칭에 의해 제거하여 기저 산화막 (102) 을 노출한다.
다음으로 도 12(c) 를 참조하면, 적층막 (117) 의 잔존 하지 산화막 (102) 을 제거한다.
다음으로 도 13(a) 를 참조하면, 노출된 반도체 기판 (101) 을 열산화처리하여, 터널 산화막 (172) 을 형성한다. 그 후, 폴리실리콘 (153) 을 증착한다. 폴리실리콘 (153) 은 부유 게이트 전극 재료로 사용하며, 대략 50 내지 150 nm 의 막 두께를 가진다.
다음으로 도 13(b) 를 참조하면, 폴리실리콘 (153) 을 패턴 및 에칭하여, 부유 게이트 전극 (163) 을 형성한다. 부유 게이트 전극 (163) 은 터널 산화막 (172) 및 게이트 산화막 (172) 을 전부 덮고, 매립 산화막 (193) 에 걸쳐 연장하는 단부를 가진다.
다음으로 도 13(c) 를 참조하면, 부유 게이트 전극 (163)을 포함하는 표면상에 용량막 (164) 을 형성한다. 용량막 (164) 은 산화막 / 질화막 / 산화막 (ONO 막) 의 적층 구조를 포함한다. 그 후, 제어 게이트 전극 (165) 을 형성한다. 이러한 방식으로, 도 13(c) 에 도시된 바와 같이 제 3 실시예의 플래시 메모리 셀 구조를 얻는다.
제 1 실시예에서 설명한 플래시 메모리 셀 구조의 고신뢰성에 부가하여, 제 1 실시예에 비해 부유 게이트 전극의 영역을 증가시킴으로서 고용량비를 달성할 수 있다. 따라서, 기입 및 소거 전압의 감소를 달성할 수 있다.
또한, 제 2 실시예에서는, 부유 게이트 전극 (도 9(c) 및 10(a)) 의 모양을 형성하기 위해 오목 부분내 레지스트와 같은 유기 재료를 균일하게 매립하기가 어렵다. 그러나, 이 실시예에서는, 공정 제어를 일관되게 용이하게 함으로서 제조 공정을 간략하게 할 수 있다.
상술한 실시예에서는, 플래시 메모리를 일례로 하였지만, 본 발명은 이에 한정되지 않는다. 본 발명은 플래시 메모리 이외의 반도체 장치에도 적용 할 수 있다.
상술한 실시예는 예시적이고 본 발명은 그러한 실시예에 한정되어서는 안된다. 특정 구조는 설명한 실시예에 한정되어서는 안된다.
따라서, 다양한 특정 실시예들을 본 명세서에서 상세히 설명하였지만, 본 발명은 그 정신 및 범위에 벗어나지 않는 한 다양한 변형, 치환, 변경을 행할 수 있다. 따라서, 본 발명은 첨부한 청구의 범위에 의해 정의되는 바에만 한정하려는 것이 아니다.
상술한 바와 같이, 본 발명의 반도체 장치 및 그 제조 방법에 의하면, 활성게이트 막 영역상에 적층 구조를 형성할 수 있다. 트렌치 분리에 더 가까운 적층 구조 영역 하부의 게이트 막은 적층 구조의 중앙 부분 하부에 위치한 활성 게이트 막보다 더 두껍다. 이러한 방식으로, 트렌치 견부와 게이트 전극 사이의 간격을 증가시킬 수 있다. 이에 의해, 트렌치 견부내 전계 집중으로부터 야기되는 바람직하지 않은 특성을 제거할 수 있다. 트렌치 분리에 더 가까운 영역에 위치한 게이트 막을 두껍게 형성하기 때문에, 기판 용량에 대한 제어 용량의 용량비를 증가시킬 수 있다.

Claims (20)

  1. 반도체 기판;
    상기 기판내에 매립된 분리막; 및
    상기 분리막 사이에 형성되고, 중앙부보다 더 두꺼운 상기 분리막에 인접한 단부를 가지는 게이트 절연막을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 제 1 항에 있어서,
    인접한 게이트 절연막들 사이의 상기 반도체 기판내에 위치하고 상기 인접한 절연막들 사이의 간격과 거의 동일한 간격을 가지는 트렌치를 더 포함하고,
    상기 분리막은 상기 트렌치내에 매립되는 것을 특징으로 하는 반도체 장치.
  3. 제 1 항에 있어서,
    상기 게이트 절연막 상에 형성된 제 1 전극;
    상기 제 1 전극상에 형성된 용량 절연막; 및
    상기 용량 절연막 상에 형성된 제 2 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 분리막의 상부 표면은 상기 게이트 절연막의 상기 단부의 상부 표면과실질적으로 동일한 높이인 것을 특징으로 하는 반도체 장치.
  5. 제 1 항에 있어서,
    상기 분리막의 상부 표면은 상기 게이트 절연막의 상기 단부의 상부 표면보다 높은 것을 특징으로 하는 반도체 장치.
  6. 제 1 항에 있어서,
    상기 게이트 절연막 상에 형성되고, 상기 분리막 사이의 중앙 제 1 전극 부분에 오목 부분을 가지는 제 1 전극을 더 포함하는 것을 특징으로 하는 반도체 장치.
  7. 제 1 항에 있어서,
    상기 반도체 장치는 플래시 메모리인 것을 특징으로 하는 반도체 장치.
  8. 반도체 기판의 표면상에 제 1 산화막을 형성하는 단계;
    제 1 산화막에 접하는 제 1 도전층을 포함하는 적층막을 증착시키는 단계;
    상기 적층막 및 상기 제 1 산화막을 에칭하여 상기 반도체 기판상에 배열된 수개의 적층막 패턴을 형성하는 단계;
    상기 반도체 기판을 산화시켜서 상기 적층막 패턴의 단부 하부의 반도체 기판 표면과 인접한 적층막 패턴 사이에 삽입된 상기 반도체 기판 표면상에 제 2 산화막을 형성하는 단계;
    상기 적층막 패턴의 측면상에 측벽 마스크 막을 형성하여 상기 적층막 패턴을 포함하는 마스크 패턴을 형성하는 단계;
    상기 마스크 패턴을 마스크로 사용하여 상기 마스크 패턴과 상기 기저하는 반도체 기판의 부분 사이에 삽입된 상기 제 2 산화막의 상기 부분을 제거하여, 상기 반도체 기판내에 트렌치를 형성하는 단계; 및
    절연막으로 상기 트렌치를 충전하는 단계를 포함하고,
    상기 제 2 산화막은 상기 제 1 산화막보다 더 두꺼운 막 두께를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  9. 제 8 항에 있어서,
    절연막으로 상기 트렌치를 충전하는 단계는,
    상기 제 2 산화막의 높이와 거의 일치하는 높이를 가지는 최상단 표면을 가지도록 상기 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 8 항에 있어서,
    절연막으로 상기 트렌치를 충전하는 단계 후에 상기 제 1 도전층을 포함하는 상기 표면상에 용량 절연막을 형성하는 단계; 및
    상기 용량 절연막상에 전극을 형성하는 단계를 더 포함하는 것을 특징으로하는 반도체 장치의 제조 방법.
  11. 제 8 항에 있어서,
    상기 측벽 마스크 막은 질화막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 8 항에 있어서,
    상기 제 2 산화막은 상기 제 1 산화막보다 대략 20 내지 50 nm 더 두꺼운 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 8 항에 있어서,
    상기 적층막은 화학적 기계적 폴리싱 단계에 대해 스토퍼를 제공하는 스토퍼 막을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  14. 반도체 기판의 표면상에 제 1 산화막을 형성하는 단계;
    제 1 스토퍼 층을 포함하는 상기 적층막을 상기 제 1 산화막 상에 증착시키는 단계;
    상기 적층막 및 상기 제 1 산화막을 에칭하여 상기 반도체 기판상에 배열된 수개의 적층막 패턴을 형성하는 단계;
    상기 반도체 기판을 산화시켜 인접한 적층막 패턴과 상기 적층막 패턴의 단부 하부의 반도체 기판 표면 사이에 삽입된 상기 반도체 기판 표면상에 제 2 산화막을 형성하는 단계;
    상기 적층막 패턴을 마스크로 사용하여 상기 기저하는 반도체 기판의 부분과 상기 마스크 패턴 사이에 삽입된 상기 제 2 산화막의 상기 부분을 제거하여, 상기 반도체 기판내에 트렌치를 형성하는 단계; 및
    절연막으로 상기 트렌치를 충전하는 단계를 포함하고,
    상기 제 2 산화막은 상기 제 1 산화막보다 더 두꺼운 막 두께를 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서,
    절연막으로 상기 트렌치를 충전하는 단계는,
    상기 제 1 스토퍼 층의 높이와 거의 일치하는 높이를 가지는 최상단 표면을 갖도록 상기 절연막을 형성하는 것을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 14 항에 있어서
    상기 적층막 패턴을 제거하여 적어도 상기 적층막 패턴 하부의 상기 제 2 산화막을 잔존시키는 하는 단계;
    상기 제 2 산화막 사이의 영역에 게이트 산화막을 형성하는 단계; 및
    상기 게이트 산화막 및 상기 제 2 산화막의 적어도 일부의 상부에 제 1 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  17. 제 16 항에 있어서,
    상기 제 1 전극은 상기 제 1 전극의 중앙 부분보다 더 높은 상기 절연막 바로 옆의 단부을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  18. 제 16 항에 있어서,
    상기 절연막은 상기 제 1 전극의 최상단 표면과 실질적으로 일치하는 최상단 표면을 가지는 것을 특징으로 하는 반도체 장치의 제조 방법.
  19. 제 16 항에 있어서,
    상기 제 1 전극 상에 용량 절연막을 형성하는 단계; 및
    상기 용량 절연막 상에 제 2 전극을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  20. 제 16 항에 있어서,
    상기 제 1 전극은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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