TW502404B - Semiconductor device and its manufacturing method - Google Patents

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TW502404B TW090125937A TW90125937A TW502404B TW 502404 B TW502404 B TW 502404B TW 090125937 A TW090125937 A TW 090125937A TW 90125937 A TW90125937 A TW 90125937A TW 502404 B TW502404 B TW 502404B
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Kohji Kanamori
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Description

>02404
發明領域： 製造方法，尤其是關於 案層作自對準的溝槽， 本發明係關於半導體裝置及其 一種使用一形成於記憶胞之堆疊圖 來做元件隔離的半導體裝置。 發明背景： 使用形成於記憶胞中之一 ’做元件隔離的方法之快閃記 之間的距離可以縮小，使得記 點。 堆疊圖案層作自對準的溝槽 憶胞’具有使得相鄰記憶胞 憶胞可以更緊密地排列之優 方法已在日本公開公報編號U—26731中被揭露，且 於第14圖中被說明。第14(a)〜14(C)圖為經過了多個製程 步驟之一傳統半導體裝置的剖面圖。 現在參考第14(a)圖，一隧穿氧化層（tunnel 〇xide ， layer )204、一第一浮置閘極電極2 03以及一氮化層2〇5構 成之一堆疊層，形成於一半導體基底2〇1上；接著，使用 上述堆疊層作罩幕，形成一溝槽211於上述半導體基板 中。 現在參考第14(b)圖，接著，形成一埋藏氧化層 (buried oxide film)233於上述溝槽211中；然後，移除 上述氮化層2 0 5 ’接著’形成複晶石夕構成之一第二浮置閘 極電極213。 現在參考第14(c)圖，形成一電容層（capacit〇r f i 1 m ) 2 1 4以及一控制閘極電極2 1 5，上述控制閘極係由複 晶矽所構成。
502404 五、發明說明（2) 然而’上述此種快閃記憶體的傳統製造方法會有問 題’〃，一 ’上述隧穿氧化層的可靠度很低。第二，當為 實施面電谷比（capacitance rati〇)時，於一兩層結構、、了 形成上述浮置閘極電極，製程會變得很複雜。 現在說明前述之問題所造成的不利影響。 首先’當一淺溝槽隔離（STI)隨著上述第—層浮置 極電極203之自對準技術被形成時，上述淺溝槽隔離: 板邊緣（溝槽肩部trench sh〇ulder p〇rti〇n)與上述第^ 層之浮置閘極之間的距離會很短。於動作週期時， 今 $槽211的肩部(表示成第14(c)圖中的A)，會產生電流 / 。因此，保持性（holding characteristics)會退化， 導致上述隧穿氧化層中可靠度的減少。 道办ΐ二二ί述第一浮置閘極電極203的寬度，會等於通 =見度。就疋，電容比無法增加，除非上述控制閘極215 ，面之一、子置閘極電極的表面區域，透過形 ==3的寬度，比上述第-層的浮置閉極電極‘ :寬度長來增加；如此做會增加每一記憶胞所佔用的面 積0 有鑑於此’本發明提出一個半導體裝置，例如 層淨置閘極電極結構，於私从 、 .,υ #於動作週期時，不會受到溝槽肩部 (shoulder· P〇rtlon)之電場濃度（electric fieid concentration)%響的一快閃記憶體及其製造方法。 用一二円’在本發明實施中’-半導體裝置具有 且田案日自對準之溝槽來做隔離的記憶胞。上述記
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:Ιΐϊϊ動閘極層設置於一閘極電極之中間部分的下方 。氧化層設置於上述閘極電極的末端部份之下方 =此方法下’溝槽肩部與閘極電極之間的距離會增加， ;”，閃記憶胞’具有比閘極氧化層薄的一個主動閘極 =會Γ皮；；溝槽肩部中之電場濃度會減少…憶胞的 ^據本發明之另一實施例，一半導體裝置會包括其中. 有一隔離層之一基板。一閘極絕緣層會形成於上述隔 曰之間，且上述閘極絕緣層具有較中間部分厚的末端部 为’與上述隔離層相鄰。 …、根據本發明之另一實施例，上述半導體裝置包括在上 述半導體基板中，相鄰的閘極氧化層之間的一溝槽。上述 溝槽的寬度與相鄰之隔離層間的距離，會大體上相等，上 述隔離層會嵌入於上述溝槽之中。 、根據本發明之另一實施例，於上述閘極絕緣層上會形 成第一電極，於上述第一閘極絕緣層上會形成一電容絕 緣層，於上述電容絕緣層上會形成一第二電極。 •根據本發明之另一實施例，上述隔離層之上表面與上 述閘極絕緣層之末端部分的上表面，會有大體上相同/的高 一 根據本發明之另一實施例，上述隔離層的上表面，會 南於上述閘極絕緣層之尾端部分的上表面。 根據本發明之另一實施例，一第一電極會形成於上述 間極絕緣層之上。上述第一電極於上述隔離層間之上述第
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五、發明說明（4) 一電極的中間部分具有一下 根據本發明之另一實施 閃記憶體。 凹的部分。 例，上述半導體裝置係為一 快 根據本發明 步驟包括形成 接者，·又置'一含有一第一導電 之另一實施例，製造一半導體 第一氧化層於一半 化層接觸 以形成複 化上述基 層間的上 分下方的 氧化層。 以形成一 述罩幕圖 氧化層， 溝槽於上 槽中。 :然後 數堆疊 板，以 述半導 表面上 然後， 具有一 案作罩 以及位 述半導 ，独刻 圖案層 形成一 體基板 ;其中 形成一 述堆疊 幕，移 於下方 體基板 上述第 於上述 第二氧 上，以 上述第 侧壁罩 圖案層 除失在 之部分 中，然 層之堆 堆疊層 半導體 化層於 及上述 二氧化 導體基板 疊層，與 及上述第 基板上。 夾在相鄰 堆疊圖案 層厚度大 述堆疊層 圖案。接 幕圖案間 裝置之方法 之表面上； 上述第一氧 一氧化層， 接下來，氧 之堆疊圖案 層之尾端部 於上述第一 侧壁之上， 著，使用上 之上述第二 幕於上 之罩幕 上述罩 上述半導體基板，以形成一 後，填入一隔離層於上述溝 根據本發明之另一 溝槽中的步驟，包括 < 實施例，上述填入一隔離層於上述 大體上與上述第二=成上述隔離層具有一上表面，高度 根據本發明之另 層的高度吻合。 法，更包括於填入一=施例，製造上述半導體裝置的方 絕緣層於上述第一雷層於上述溝槽中後，形成一電容 緣層之一電極。 層之表面上，然後形成上述電容絕
五 發明說明（5) 上述側壁罩幕層為一氮化 上述第二氧化層大約比上 上述堆疊層具有一阻障 層 根據本發明之另一實施例 根據本發明之另一實施例 〜第一氧化層厚20到50奈米。 屛，:據本發日月之另一實施例a a，®層具有一 以於化學機械研磨步驟中，提供作一停止声。 根據本發明之另一實施例，製造一二三 接：驟=形成一第一氧化層於一半導體基板法 居，又 含有一第一導電層以及一第一停止層之堆羼 I流筮ΐ述第一氧化層接觸；然後，蝕刻上述第堆疊層^ 迷第一氧化層，以形成複數堆疊圖案層於上述半二 扳上。接下來，氧化上述半導體基板，以形成一第二I基 層於夾在相鄰之堆疊圖案層間的上述半導體基板上，2 上述堆疊圖案層之尾端部分下方的表面上；其中上述第一 氧化層厚度大於上述第一氧化層。然後，形成一側壁罩^ 於上述堆疊層侧壁之上，以形成一具有一述堆疊圖案層之 罩幕圖案。接著，使用上述罩幕圖案作罩幕，移除ϋ上 述，幕圖案間之上述第二氧化層，以及位於下方之部分上 述半導體基板，以形成一溝槽於上述半導體基板中，5後 ’填入一隔離層於上述溝槽中。
根據本發明之另一實施例，上述填入一隔離層至上述 溝槽中的步驟，為形成上述隔離層具有一上表面，高度2 體上與上述第一停止層的高度相吻合。 X 根據本發明之另一實施例，上述製造方法更包括移除
第9頁 7061-4425-Pf *» dennis.ptd 發明說明（6) --_ 二疊圖案|，使得上述堆疊圖案層中至 之間，接ί ί’Ϊ 氧化層於上述第二氧化芦 少部分上述第二氧化層之上。 “層，以及至 ，據本發明之另一實施例，上述第一電極具有一 部：高近上述隔離層，且上述第-電極之尾端部分比中間 根據本發明之另一實施例，上述隔離層之上 达第一電極之上表面大體上吻合。 一上 一，據本發明之另一實施例，上述製造方法更包括形成 一電容絕緣層於上述第一電極上，且形成一第二電極於 述電容絕緣層之上。 、 根據本發明之另一實施例，上述第一電極為複晶石夕。 符號說明： 1〜半導體基板； 3〜浮置閘極電極； 5〜氮化層； 7〜堆疊層； 9〜氣化層； 11〜溝槽； 14〜電容層； 2 9〜氮化物侧壁； 33〜埋入氧化層； 1〇1〜半導體基板； 2〜隧穿氧化層； 4〜内氧化層； 6〜下氧化層； 8〜氧化層； 1 0〜氧化層； 1 3〜氧化層； 17〜堆疊層； 3 0〜閘極氧化層； 43〜埋入氧化層； 1 02〜底部氧化層；
7061-4425-Pf ; dennis.ptd 第10頁 502404 五、發明說明（7) 1 ο 5〜氮化層 I 0 7〜堆疊層 II 3〜氧化層 11 5〜控制閘極電極； 117〜堆疊層； 1 2 3〜浮置閘極電極； 143〜埋入氧化層； 1 6 3〜浮置閘極電極； 1 9 3〜埋入氧化層； 1 6 5〜控制閘極電極。 1 0 3〜複晶石夕層； 1 0 6〜上氧化層； 111〜溝槽； 114〜電容層； 116〜下凹的部分 122〜隧穿氧化層 1 3 0〜閘極氧化層 153〜複晶發層； 172〜隧穿氧化層 164〜電容層； 簡單圖示說明： 本發明將隨著所附圖示加以詳細解釋，1中·· 、…第1 (a)圖為一平面圖，用以說明本發明一 ::體裝置中’具有-擴散層以及淺溝槽隔離層(stV: 上述置:=圖第:實施例中經過多種製程後， 第2(a)〜2(c)圖，為本發明第一眚 程後，上述半導體裝置之一V面第圖。…列中經過多種製 兹令H3(c)目’為本發明第一實施例中經過多種製 釭後，上述半導體裝置之一剖面圖。 禋1 第4^)〜、4(b)圖，為本發明第一實施例中經過多種製 程後’上述半導體裝置之一剖面圖。 第5(a)〜5(c)圖，為本發明第一實施例中經過多種製 IHH, 706卜4425-Pf ; dennis.ptd 第11頁 五、發明說明（8) 程後’上述半導體裝置之一 第6(a)圖為一平面圖，^ 。 半導體裝置中，且有_ = ^說8月本發明第二實施例之 區域。 /、 擴政層以及淺溝槽隔離層（STI)的 上述口詈ί本3明第二實施例中經過多種製程後， 上延千等體裝置之一剖面圖。 第7(a)〜7(c)圖，Α太； 程後，上述半導體裝置之—發^第二實施例中經過多種製 第8(a)〜8(c)圖，為本藤面圖。 程後，上述半導體裝置之Λ:第二實施例中經過多種製 第9⑷〜9(c)圖，為本：：圖。 _ ^ W 4 L 為本發明第二實施例中經過多種製
程後故上达半導體裝置之一剖面圖。 夕種1V 制r德…乂〜1:“)圖’為本發明第-實施例中經過多種 製私；ηΛ 述半導體裝置之-剖面圖。 之半導體】置圖中為一且平右面一圖，用以說明本發明第三實施例 ^ ^ 八有一擴散層以及淺溝槽隔離層（STI ) 的區域。 / α ί ^ (2) 道圖」為本發明第三實施例中經過多種製程 後，上遠+導體裝置之一剖面圖。 _ = 1 2 (a) 1 2 (C )圖，為本發 三實施例中經 製程後，上述半導體裝置之一剖面圖。 夕種 = 13(a)〜13(c)圖，為本發 三實施例中經 製程後，上述半導體裝置之—心目。 夕種 第1 4 ( a ) 1 4 ( c )圖，為本發明第三實施例中經過多種
7061-4425-Pf ; dennis.ptd 第12 貢 502404
製程後，上述半導體裝置之 較佳實施例： 剖面圖 本發明之多種實施例將參考 第一實施例 上述圖示加以說明 〇 本^月之第-實施例將參考第i圖加以說明。 圖為-平面圖，用以說明本發明之第一實施例） 體裝置含有一擴散層及淺溝槽隔離層的區域。於上述 1(a)圖之平面圖為一群快閃記憶胞。第1(b)圖為本發明 一實施例中，經過多個製程步驟後之一半導體裝置的 圖。第1(b)圖為第1(a)圖中沿著χ — χ，線之一剖面圖。σ 如第1(a)、1(b)圖中所示，於一半導體基板1上的一 快閃记憶胞結構，包括於一隧穿氧化層2鄰近一浮置閘極 電極3的之正下方；一閘極氧化層3 〇鄰近上述浮置閘極電 極3的邊緣；上述閘極氧化層3〇具有大於上述隧通氧化層2 的一個厚度。上述快閃記憶胞結構包括一用以隔離的淺曰溝 槽隔離層’表示成溝槽11 ; 一擴散層1 7形成記憶胞間一源 極/汲極之連接。 、 參考第2圖至第5圖，用以說明形成第1圖中表示之上 述快閃記憶體裝置結構的製造方法。第2圖至第5圖為根據 上述第一實施例中，經過多層製程步驟後，上述半導體裝 置之剖面圖，第2至第5圖為第1圖中沿著Χ-Χ，線的剖面 圖0 現在參考第2(a)圖，一具有大約7至11奈米之厚度的 隧穿氧化層、一具有大約50至150奈米之厚度的複晶矽層
7061-4425-Pf *. dennis.ptd 第13頁 502404 五、發明說明（ίο) 具有10至20奈米之厚度的内氧化層、一具有一大約5 至200奈米之厚度的氮化層’以及—具有大約2〇至1〇〇夺 ^厚度的下氧化層’相繼設置於上述半導體基則的表面、 上。接著’一堆疊層7，係由一隧穿氧化層2、浮置閘極電極 、一内氧化層4、一氮化層5以及—下氧化層6透過圖案 (Patten)及蝕刻步驟而形成的。堆疊層了會形成於一區域 士’上述區域會變成-含有一電晶體之記憶胞之通道區 J ’於此射’複數堆疊層7如第2(a)圖中表示會間或地 排列於上述半導體基板上。 ^在請參考第2(b)圖，一氧化層8及一氮化層9會相繼 :形成上述堆疊層7的表面之上。上述氧化層8係由熱氧化 法所形成，且具有大約10奈米的厚度，上述氮化層9具 大約10到100奈米的厚度。 、現在參考第2(c)圖，回蝕刻上述氮化層9 ,然後在上 述堆疊層7的側壁上形成一氮化物側壁（nitride spacer) 2 9 ° 現在參考第3(a)圖，係透過一熱氧化步驟，而於上述 洋置閘極電極3之端點下方的上述半導體基板中形成一鳥 嘴。舉例來說，上述鳥嘴包括一氧化層1〇，形成於上述堆 壘圖案層7之間，比形成於上述閘極電極3之中央的上述隧 穿氧化層大約厚2 〇至5 〇奈米。 現在請參考第3(b)圖，透過具有上述氮化物侧壁29於 夕側的上述堆疊層7作罩幕進行蝕刻，以移除於上述被排 列的推疊層之間的上述氧化層丨〇。於此方法中，移除上述
氧化層10的一部分， 極電極3之端點下方 上述上氧化層6之一 ’以變成堆疊層丨7。 層6之厚度會被固定 上氧化層6。 使得上述閘極氧化層30保持於上述閘 。於此例中，移除上述堆疊層7頂部的 部分，使得上述上氧化層6的高度減少 同樣地，上述堆疊層7頂部上的氧化 ，所以不能被省略上述堆疊層7頂部之 29 上 大 驟 得 ，=宜使用上述堆疊層7之上氧化層6以及氮化物側壁 :罩幕進行矽化物蝕刻。於此方法中’於第3(b)圖中 述排列的堆疊層17間之上述半導體基板中，形成一 約為〇· 2至〇· 3微米的溝槽i 1(STI)。 又 現在參考第3(c)圖，進行一圓化（r〇unding)氧化步 ，，圓化（smoothing)上述溝槽11的突角（c〇rner)，使 一氧化層12形成於上述溝槽η的表面上。 現在請參考第4 ( a )圖，藉由蝕刻以移除上述氮化物侧 壁。接著，形成一氧化層1 3，使得上述堆疊層丨7之間，包 括上述溝槽11整個被填滿。 現在请參考第4(b)圖，使用一化學機械研磨方法（cmp )以平坦化包括上述氧化層丨3的整個表面。於此方法中， 上述氧化層1 3改變成一埋入氧化層33。於此例中，上述堆 疊層17之氮化層5，會變成使用CMP作平坦化的一停止層， 且上述埋入氧化層33的表面，接著會變得與上述氮化層5 的表面同樣的高度。於此例中，上述氮化層5可作為化學 機械研磨之平坦化製程中之一停止層，雖然化學機械研磨 會使上述氮化層5的厚度減少，當上述氮化層5之整個膜
7061-4425-Pf i dennis.ptd 第15頁 著，進行蝕刻，以移除上述 匕’剩下的上述内氧化層4及 I埋入氧化層3 3，以形成埋 餘刻條件，使得上述埋入氧 述閘極氧化層30的表面吻 包括浮置閘極電極3的表面 容層14包括一氧化層/氮化 結構，且具有一大約5奈米 成一大約0.2微米的控制/閛 得到如第5 (c)中所示之第一 例之一結構及其製造方法， 具有一自對準於一浮置閘極 可以形成鬲積集度的記憶 咼可靠度，透過實施高電容 下方附近，形成上述閘極氧 閘極電極中央之上述随穿氧 上述浮置閘極及上述半導體 會小於在上述浮置閘極電極 容（控制電容）。因此，上述 五、發明說明（12) --- 厚在上述氮化層露出其表面時形成。 現在請參考第5(a)圖，接 ，叠層17之浮置閘極電極3之_ 氮化層5。此時，蝕刻部分上i 入氧化層4 3，於此例中，設定 化層43的表面，會大體上與上 合0 現在請參考第5(b)圖，於 上’形成一電容層14。上述電 層/氧化層（ΟΝΟ)構成的一堆疊 的厚度。 現在請參考第5(c)圖，形 極電極1 5。於此方法下，即可 實施例中的快閃記憶胞結構。 透過使用本發明第一實施 可以形成一快閃記憶胞結構， 形成的STI結構。於此方法中 胞，同時，保持快閃記憶胞的 比以減低寫入及抹除電壓。 透過於上閘極電極之端點 化層，厚度比形成於鄰近上述 化層厚，上述通道區具有一於 基板之間的電容（基板電容）， 與上述控制間極之間的上述電
7061-4425-Pf *. dennis.ptd 第16頁
控制電容的電容比與上述基板電容相較之下是很高的。 由於上述閘極氧化層會比上述浮置閘極電極之邊緣下 方的區域來的厚，所以在上述浮置閘極電極及上述sti 邊緣之間的距離會增加，可排除上述ST丨邊緣上之高 濃度導致的可靠度降低。 第二實施例 本發明之第二實施例，將參考第6圖至第丨〇圖加以 明。第6圖為一平面圖，用以說明本發明之第二實施例中 ，一半導體裝置具有一擴散層及淺溝槽隔離層（ST〇的 ，二，上述第6(a)圖之平面圖為一群快閃記憶胞。第κ 圖為本發明第二實施例中，經過多個製程步驟後之一 體裝置的剖面圖。第6(b)圖為第6(a)圖中沿著χ_χ，線 剖面圖。 ' 一 本 一實施 成一具 例之基 如 一快閃 閘極電 置閘極 隧穿氧 用以隔 形成記 實施例具有控制電容與基板電容的電容比，會比 例中之電容比來的高之—特色。上述特色係透過^ 有凹形之浮置閘極電極來達到，另一方面，本 本架構係與第一實施例中相似。 第6(a)、6(b)圖中所示，於一半導體基板1〇1上的 記憶胞結構，包括於一隧穿氧化層122鄰近一浮置 極123之中央的下方；—閘極氧化層13()鄰近上述浮 電極123的邊緣；上述閘極氧化層13〇具有大於上述 化層122的—個厚度。上述快閃記憶胞結構包括-離的淺溝槽隔離層，表示成溝槽m ; 一擴散層117 憶胞間一源極/汲極之連接。
502404 五、發明說明（14) ---- 參考第7圖至第1〇圖，用以說明形成第6圖中表示之上 述快閃記憶體裝置結構的製造方法。第7圖至第丨〇圖為根 據上述第一實施例中，經過多層製程步驟後，上述半導體 裝置之剖面圖，第7至第1〇圖為第6圖中沿著χ — χ，線的剖面 圖0 現在參考第7(a)圖，一具有大約1〇至2〇奈米之厚度的 底部氧化層、一具有大約50至250奈米之厚度的氮化層X,
以及一具有大約20至1〇〇奈米之厚度的上氧化層，相^設 置於上述半導體基板1的表面上。接著，透過圖案化 (patten)及蝕刻形成一堆疊層1〇7 ,具有一底部氧化層1〇2 、一氮化層105以及一上氧化層1〇6。上述堆疊層會形成於 一區域上，上述區域會變成一含有一電晶體之記憶胞之通 道區域，於此例中，複數個如堆疊層7的堆疊圖案層，會 如第7(a)圖中表示間或地排列於上述半導體基板上。 一現在參考第7(b)圖，係透過一熱氧化步驟，而於上述 氣化層105之尾端下方的上述半導體基板中形成一鳥嘴。 舉例來說’上述鳥嘴包括一氧化層丨丨〇，形成於上述 堆疊圖案層107之間，比形成於上述氮化層1〇5之中央的底 部氧化層102還厚。
^現在請參考第7(c)圖，使用上述堆疊層ίο?作罩幕進 行#刻’以移除於上述推疊層丨〇 7之間的上述氧化層丨丨〇。 於此方法中，移除部分的上述氧化層丨〇，使得上述閘極氧 化層30保持於上述氮化層1〇5之尾端下方。於此例中，蝕 刻上述堆疊層1 07頂部之部分上述上氧化層丨〇6，使得上述
502404 五、發明說明（15) 上氧化層6的高度減少，以變成堆疊層丨丨7。同樣地，上述 堆疊層1 0 7頂部之氧化層的厚度會被固定，使得上述堆疊 層11 7頂部上的上氧化層丨〇 6不能被省略。 接著’使用上述堆疊層117之上氧化層1〇6以及氮化層 1 0 5作罩幕，進行矽化物蝕刻。於此方法中，於第7 (c)圖 中上述排列的堆疊層11 7間之上述半導體基板中形成溝槽 lll(STI)。 現在參考第8(a)圖，進行一圓化（rounding)氧化步 驟’以圓化（smoothing)上述溝槽111的突角，使得一氧化 層112形成於上述溝槽丨丨丨的表面上。 現在請參考第8(b)圖，形成一氧化層113 使侍上述 堆疊層11 7之間，包括上述溝槽1丨的區域整個被填滿。 、現在請參考第8(c)圖，使用一化學機械研磨方法（CMP )以平坦化包括上述氧化層113的整個表面。於此方法中， 上述氧化層11 3改變成一埋入氧化層丨43。於此例中，上述 堆疊層17之氮化層105，會變成使用CMp作平坦化的一停止 層，且上述埋入氧化層143的表面，接著會變得與上述氮 化層105的表面同樣的高度。 故現在請參考第9(a)圖，接著，進行蝕刻，以移除上述 氮化層105，使得上述埋入氧化層143會突出上 板101的表面。 丁守瓶丞 現在請參考第9(1))圖，移除上述下氧化層1〇2。 現在請參考第9(c)圖，露出的上述半導體基板 一熱氧化步驟，而形成一隨通氧化層122。接著，設置
JUZ4U4
複晶石夕層1 Ο 3，其厚度會小於 離（大約相當於第7(c)圖中上 複晶層1 0 3用以作一浮置閘極 化層143突出於上述半導體基 所示，上述複晶矽層1〇3於上 有一下凹的部分116。 相鄰之埋入氧化層丨43間的距 述堆疊層117的厚度）。上述 電極材料。由於上述埋入氧 板101的表面，如第9(c)圖中 述埋入氧化層143之間，會具 現在哨參考第1 〇圖，上述下凹的部分夏！ 6選擇性地埋 ίϊ二阻劑(resist)中。接著，選擇性地移除上述埋入氧 二層143之上的上述複晶矽層1〇3 ’以形成一浮置閘極電極 現在請參考第10(1))圖，於上述浮置閘極電極123的表 ，上，形成一電容層114。上述電容層114具有一氧化層/ 氮化層/氧化層（0N0)構成的一堆疊結構。接下來，形成一 ^制閘極電極115 ’於此方法下，即可得到如㈣⑻圖中 所不之第二實施例中的一快閃記憶胞結構。 於上述第二實施例中，上述電容比會較第一實施例中 而 因此，應用本發明第二實施例之一結構及其製造方 ^可以藉由實施高電容比，得到一低寫入及抹除電壓的 快閃記憶胞結構。 第三實施例 本發明之第三實施例將參考第11圖至第1 5圖加以說明 。第u(a)圖為一平面圖，用以說明本發明之第一實施例 :、半導體裝置含有一擴散層及淺溝槽隔離層（STI)的 品域。於上述第11(3)圖之平面圖為一群快閃記憶胞。第
502404
五、發明說明（17) 1(b)圖為本發明第一實施例中，經過多個製程步驟後之_ 半導體裝置的剖面圖。第11(b)圖為第11(3)圖中沿著χ_χ 線之一剖面圖。 本實施例具有一個特色，就是相較於上述第一及 實施例來說製程更精簡，且同時保時第一實施例中之其本 結構。由於本實施例的製程方法會與第二實施例之第&C) 圖中所示的上述快閃記憶胞結構相同，所以只描述後續的 如第11(a)、11(b)圖中所示，於一半導體基板1〇1上 的一快閃記憶胞結構，具有一隧穿氧化層172鄰近一浮置 閘極電極163之中央的下方；一閘極氧化層13〇鄰近上述浮 置閘極電極163的邊緣；上述閘極氧化層13〇具有大於上 随穿氧化層172的-個厚度。上述快閃記憶胞結構包括一 用以隔離的淺溝槽隔離層（STI)，表示成溝槽m ; 一擴散 層117形成記憶胞間一源極/沒極之連接。 再次參考第8(c)圖，於化學機械研磨CMp步驟後，剩 :堆疊層117之部分氮化層105 ’且上述I化層1〇5具有一 表面，與上述埋入化層143的表面吻合。 現在參考第12(a)圖，蝕刻部分上述埋入氧化層193， =形成一埋入氧化層193，具有一表面大體上與上述閘極 氧化層1 3 0的表面吻合。 現在參考第12(b)圖，進行蝕刻以移除剩餘在上述堆 且層117中之氮化層105，使得上述低氧化層1〇2露出來。 現在請參考第12(c)圖，移除上述堆疊層117中剩餘的
502404 五、發明說明（18) 底氧化層1 0 2。 101現 考第13(a)®，熱氧化上露出來的半導體基板 隨穿氧化層172。接著，設置-複晶石夕層 153上述複晶矽層153用以作為一浮置 厚度大約50至150奈米。 计且 現U #第！ 3⑻圖，圖案化且钱刻上述複晶石夕層 替個/Λ成一浮置閘極電極163。上述浮置閘極電極163 整個覆盍於上述隧穿氧化層172以及閘極氧化層13〇之上， 且具有一尾端延伸覆蓋於上述埋入氧化層193之上。 的尊請參考第13⑷圖，於包括上述浮置閉極電極m :鉴個表面上’形成一電容層164。上述電容層164 一 氧化層/氮化層/氧化層（0N0)構成的一堆疊結構。接 形成一控制閘極電極165。於此方法下，即可得到如 (c)中所示之第三實施例中的快閃記憶胞結構。 情胞ΪI得Ϊ ΐ Ϊ Ϊ 一實施例中所述之高可靠度之快閃記 憶胞之外，也透過增加較第一實施例中上 =域得到上述高電容比。因此，達到低寫入及 同樣地，於第二實施例中，為了游# L 4… 極的形狀(第9⑷及第1〇(a)圖），是很難單二:於置上閘述極電 凹’埋入-例如為阻劑(resist)之有機材料。因此 ^ ^程會^複雜。然❿，於本實施例*，上述 曰都很容易’使得上述製程可以簡化。 於以上所述之實施例中，已舉了快閃記憶體的例子， 7061-4425-Pf ; dennis.ptd 第22頁 502404 五、發明說明（19) 但本發明並不限定於此。本發明仍然適用於快閃記憶體之 外的其他半導體裝置。 如以上所述，根據本發明之半導體裝置及其製造方 法了在一主動閘極層區域（act ive gate fi lm region) 上，形成一堆疊結構。靠近一溝槽隔離層之上述堆疊層的 閘極層，會比位於上述堆疊層中央部分下方的一主動閘極 :此f法中’溝槽的肩部與閘極電極之間的距 述溝槽肩部中，電場濃度所導致之 上述閘極層，會形成的很厚 之£域中的 比會增加。 電谷與基板電容的電容 雖然本發明已以較佳實施例揭露 、、 限定本發明，任何熟習此技藝者， 、，然其並非用以 和範圍内，當可作些許之更動與潤不脫離本發明之精神 範圍當視後附之申請專利範圍所界〜去因此本發明之保護 賓為準。 第23頁 7061-4425-Pf ϊ dennis.ptd

Claims (1)

  1. 5024Θ4 々中4修-i£l 申請專村範圍 Wu 90125937
    1· 一種半導體裝置，包括·· 一半導體基板； 一隔離層，嵌入於上述半導體基板中； 一閘極絕緣層，形成於上述隔離層之間，上述閘極絕 緣層具有末端部分鄰近於上述隔離層，且上述閘極絕緣声 之末端部分比中間部分厚。 曰 2 ·如申請專利範圍第1項所述之半導體裝置，更包 括··
    一溝槽’位於上述半導體基板中之相鄰閘極絕緣層之 間，且上述溝槽的寬度，大體上相等與上述相鄰閘極絕緣 層之間的距離’並且上述隔離層係嵌入在上述溝槽中。 3·如申請專利範圍第1項所述之半導體裝置，更包 括： 一第一電極，形成於上述閘極氧化層之上； 一電容絕緣層，形成於上述第一電極之上；以及 一第二電極，形成於上述電容絕緣層之上。 4·如申請專利範圍第1項所述之半導體裝置，其中上 述隔離層之上表面，大體上會與上述閘極絕緣層末端之上 表面相同高度。
    5·如申請專利範圍第1項所述之半導體裝置，其中上 述隔離層之上表面，會高於上述閘極絕緣層之末端的上表 面0 6·如申請專利範圍第1項所述之半導體裝置，更包 括：
    7061-4425-Pfl ： dennis.ptc 第24頁 DUZ4U4 θ 六、申請專利範園 一第一電極，形成於上述開極絕緣層之上，且於上.+、 隔離層間之第一電極中心部分上，具有一下凹部二於上述 二ΐ中睛專利範圍第1項所述之半導體震置，其中上 述半導體裝置為一快閃記憶體。 8.種半導體裝置的製造方法，步驟包括： 形成一第一氧化層於一半導體基底之表面上； 氧化^觸含有一第一導電層之堆疊圖㈣，與上述第- 圈牵Ϊ刻堆疊層及上述第一氧化層，以形成複數堆疊 圖案層，排列於半導體基板上； " 叠圖ίΐΐϊΐ導體基板，以形成一第二氧化層於相鄰堆 ^ ^ θ上述半導體基板表面上’以及上述堆疊圖荦 層末端下之上述半導體基板表面上… 二圖: 比上述第一氧化層厚； ，乳化層 形成一侧壁罩幕於上述堆疊圖案層之 一含有堆疊圖案層之罩幕_; ^成 立^用上述罩幕圖案作罩幕，移除位於上述罩幕圖案間 之部分上述第二氧化層，及分位於下方之上 板，以形成一溝槽；以及 牛導體基 填入一隔離層於上述溝槽中。 、9·如申請專利範圍第8項所述之半導體裝置的製造方 法’其中上述填入一隔離層於上述溝槽中的步驟，包括形 $上述隔離層與上述第二氧化層，大體上具.有同樣之高 第25頁 7061-4425-ΡΠ ; dennis.ptc 曰 1號901?舰今 六、申請專利範圍 法，^包士括申广專利範圍第8項所述之半導體袭置的製造方 緣芦Γί=述隔離層於上述溝槽中之後，形成-電容絕 緣層於上述第-導電層之上；以及 形成一第一電極於上述電容絕緣層之上。 、去，：二申料利範圍第8項所述之半導體裝Ϊ的製造方 其中上述側壁罩幕層含有一氮化層。 法，2·中如：、明專一利範圍第8項所述之半導體裝置的製造方 奈米。、 述第一氧化層比上述第一氧化層厚大約20到50 法，I::、明專利範圍第8項所述之丰導體裝置的製造方 步驟時，作括-停止層，用以於化學機械研磨 n、一種半導體裝置的製造方法，步驟包括： 1成一^一氧化層於一半導體基底之表面上； 之上认置3有一第一停止層之堆疊層於上述第一氧化層 圖宰Ϊ刻i述堆疊層及上述第一氧化層，以形成複數堆疊 圖案層，排列於半導體基板上； 且 疊圖二Π7第二氧化層於相鄰堆 之亡述半導體基板表面上中 ： 比上述第一氧化層厚； m 使用上述罩幕圖案作罩幕，移除位於上述罩幕圖案間 土月 曰 修正 人 1 號 90125937 六、申請專利範圍 ---- ί 第ΐί化層，及部分位於下方之上述半導體基 以形成一溝槽；以及 . 填入一隔離層於上述溝槽中。 方法a且如/請專利範圍第U項所述之半導體裝置的製造 形^ ，二中上述填入一隔離層於上述溝槽中的步驟，包括 度。上述隔離層與上述第一停止層，大體上具有同樣之高 16·如申睛專利範圍第項所述之半導體裝置的製造 方法’更包括： 移除上述堆疊圖案層，以至少留下上述第二氧化層； 形成一閘極氧化層，於上述第二氧化層間的區域中； 形成一第一電極覆蓋於上述閘極氧化層上，以及至少 一分上述第二氧化層之上。 、17·如申請專利範圍第16項所述之半導體裝置的製造 方法，其中上述第一電極具有末端部分，相鄰於上述隔離 m 且上述第一電極之末端部分較中間部分高。 1 8 ·如申請專利範圍第1 6項所述之半導體裝置的製造 方法，其中上述隔離層具有一上表面，大體上與上述第一 電極之上表面吻合。 19·如申請專利範圍第Μ項所述之半導體裝置的製造 方法，更包括： 形成一電容絕緣層於上述第〆電極之上；以及 形成一第二電極於上述電容絕緣層之上。 2〇·如申請專利範圍第16項所述之半導體裝置的製造 7061-4425-Pfl ； dennis.ptc 第27頁 502404 案號90125937_年月日 修正 六、申請專利範圍 方法，其中上述第一電極含有複晶石夕 IBB 7061-4425-Pfl ： dennis.ptc 第28頁
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