JPH02291162A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH02291162A JPH02291162A JP1111655A JP11165589A JPH02291162A JP H02291162 A JPH02291162 A JP H02291162A JP 1111655 A JP1111655 A JP 1111655A JP 11165589 A JP11165589 A JP 11165589A JP H02291162 A JPH02291162 A JP H02291162A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 15
- 238000003860 storage Methods 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000855 fermentation Methods 0.000 description 1
- 230000004151 fermentation Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- OOYGSFOGFJDDHP-KMCOLRRFSA-N kanamycin A sulfate Chemical group OS(O)(=O)=O.O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CN)O[C@@H]1O[C@H]1[C@H](O)[C@@H](O[C@@H]2[C@@H]([C@@H](N)[C@H](O)[C@@H](CO)O2)O)[C@H](N)C[C@@H]1N OOYGSFOGFJDDHP-KMCOLRRFSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［概 要〕
半導体メモリセルのキャパシタの製造方法に関し、
キャパシタ絶縁膜の耐圧の低下を防くことを目的とし、
半導体メモリのキャパシタを形成するにあたって、第１
の多結晶Ｓｉ膜からなる下部電極を形成し、ついで全面
に第２の多結晶Ｓ１膜を成長さーＵ、ついで異方性エッ
チングにより該第２の多結晶Ｓｉ膜を該下部電極の側壁
にのみ残してエッチング・除去し、ついで該下部電極を
覆ってキャパシタ絶縁膜を形成し、ついで該キャパシタ
絶縁欣を覆って上部電極を形成するように構成する。
の多結晶Ｓｉ膜からなる下部電極を形成し、ついで全面
に第２の多結晶Ｓ１膜を成長さーＵ、ついで異方性エッ
チングにより該第２の多結晶Ｓｉ膜を該下部電極の側壁
にのみ残してエッチング・除去し、ついで該下部電極を
覆ってキャパシタ絶縁膜を形成し、ついで該キャパシタ
絶縁欣を覆って上部電極を形成するように構成する。
本発明は半導体装置の製造力法に係り、特に半導体メモ
リのキャパシタの製造方法に関する。
リのキャパシタの製造方法に関する。
（従来の技術〕
Ｉ）ＲＡＭの大規模化を進めるためにはメモリセルのキ
ャパシタ面積を縮小ずろことか必要であるが、一方で、
キャパシタ面積の縮小は情報の記憶のための蓄積容量の
減少をもたらしＤＩ？ＩＩＭの誤動作の原因ともなる。
ャパシタ面積を縮小ずろことか必要であるが、一方で、
キャパシタ面積の縮小は情報の記憶のための蓄積容量の
減少をもたらしＤＩ？ＩＩＭの誤動作の原因ともなる。
そこで、限られた面積を有効に生かしてその蓄積容量を
大きくするために種々の工夫が行われている。例えばキ
ャパシタをスイッチングトランジスタや配線領域上に広
げて形成したメモリセルはその一例であり、第２図にそ
の断面図を示す。
大きくするために種々の工夫が行われている。例えばキ
ャパシタをスイッチングトランジスタや配線領域上に広
げて形成したメモリセルはその一例であり、第２図にそ
の断面図を示す。
同図において、２１はＳｉ基板、２２はフィールド酸化
膜、２３は多結晶Ｓｉ層からなるワード線、２４はＣＶ
Ｄ酸化膜からなる絶縁膜、２５は拡散層、２６は多結晶
Ｓｉ膜からなるキャパシタ下部電極、２７はシリコン窒
化膜からなるキャパシタ絶縁膜、２８は多結晶Ｓｉ膜か
らなるキャパシタ上部電極、２９はＣＶＤ酸化膜からな
る層間絶縁膜、３０は多結晶Ｓｉ膜からなるヒット線電
極、３１はＡＩ膜からなるヒント線である。
膜、２３は多結晶Ｓｉ層からなるワード線、２４はＣＶ
Ｄ酸化膜からなる絶縁膜、２５は拡散層、２６は多結晶
Ｓｉ膜からなるキャパシタ下部電極、２７はシリコン窒
化膜からなるキャパシタ絶縁膜、２８は多結晶Ｓｉ膜か
らなるキャパシタ上部電極、２９はＣＶＤ酸化膜からな
る層間絶縁膜、３０は多結晶Ｓｉ膜からなるヒット線電
極、３１はＡＩ膜からなるヒント線である。
同図においてキャパシタは例えば次のように形成される
。まずＳｉＨ４ガスを用いた減圧ＣＶＤ法により多結晶
Ｓｉ膜を全面に堆積した後レジス１・パターンを形成し
、これをマスクにして該多結晶Ｓ１膜を選択的にエッチ
ング・除去し、下部電極２６を形成する。ついでＳ ｉ
Ｉｔ ＝ガスとＮｌｈガスを用いた減圧ＣｖＩ〕法に
よりシリコン窒化膜を堆積し、該下部電極２６を覆うよ
うＣこパターニングしてキャパシタＮ色Ｎ，イ膜２７と
する。ついでこの−１−に多結晶Ｓ１膜を＋｛１積し該
ギャパシタ絶縁膜２７を覆うようにパターニングして上
部電極２８とする。
。まずＳｉＨ４ガスを用いた減圧ＣＶＤ法により多結晶
Ｓｉ膜を全面に堆積した後レジス１・パターンを形成し
、これをマスクにして該多結晶Ｓ１膜を選択的にエッチ
ング・除去し、下部電極２６を形成する。ついでＳ ｉ
Ｉｔ ＝ガスとＮｌｈガスを用いた減圧ＣｖＩ〕法に
よりシリコン窒化膜を堆積し、該下部電極２６を覆うよ
うＣこパターニングしてキャパシタＮ色Ｎ，イ膜２７と
する。ついでこの−１−に多結晶Ｓ１膜を＋｛１積し該
ギャパシタ絶縁膜２７を覆うようにパターニングして上
部電極２８とする。
」二記キャパシタの形成工程において、下部電極２６は
、通常、反応性イオンエノチンク法等による異方性工冫
チングによってパクーニンクされる。
、通常、反応性イオンエノチンク法等による異方性工冫
チングによってパクーニンクされる。
こればパターン精度を向−１−．さーヒてノ：［リセル
を高密度化する十で必要な工程であるか、そのため第２
図に示すように、下部電極２６の端部形状（。１鋭角状
となり、このトを覆って堆積されたキャパシタ絶縁膜２
７は下部電極２６の端部で膜厚か不均−と２．（る。こ
のような膜厚の不均−はキャパシタ絶縁膜２７の耐圧を
低下させ、特に、キャパシタの箔積容量を大きくするた
め薄いキャパシタ絶Ｘイ、膜を用いた場合には容易に絶
縁破壊が律してＤ ＩＩ Ａ Ｍの仏頼性を損なわせる
原因となる。
を高密度化する十で必要な工程であるか、そのため第２
図に示すように、下部電極２６の端部形状（。１鋭角状
となり、このトを覆って堆積されたキャパシタ絶縁膜２
７は下部電極２６の端部で膜厚か不均−と２．（る。こ
のような膜厚の不均−はキャパシタ絶縁膜２７の耐圧を
低下させ、特に、キャパシタの箔積容量を大きくするた
め薄いキャパシタ絶Ｘイ、膜を用いた場合には容易に絶
縁破壊が律してＤ ＩＩ Ａ Ｍの仏頼性を損なわせる
原因となる。
そこで木発明は、下部電極の端部形状をなたらかにする
ことによってキャパシタの絶縁耐圧の低下を防ぎ、以て
蓄積容量の大きな信頼性の高いメモリセルを提供ずるこ
とを目的とする。
ことによってキャパシタの絶縁耐圧の低下を防ぎ、以て
蓄積容量の大きな信頼性の高いメモリセルを提供ずるこ
とを目的とする。
−Ｌ記課題の解決は、半導体メモリのキャパシタを形成
するにあたって、第１の多結晶Ｓ１膜からなる下部電極
を形成し、ついで全面に第２の多結晶Ｓｉ膜を成長さセ
、ついで異方性エソチングにより該第２の多結晶Ｓｉ膜
を該下部電極の側壁にのめ残してエッチング・除去し、
ついで該下部電極を覆ってキャパシタ絶８｛膜を形成し
２、ついで該−１−ヤバシク絶縁膜を覆って上部電極を
形成することを特徴とする半導体メモリの製造方法によ
って達成される。
するにあたって、第１の多結晶Ｓ１膜からなる下部電極
を形成し、ついで全面に第２の多結晶Ｓｉ膜を成長さセ
、ついで異方性エソチングにより該第２の多結晶Ｓｉ膜
を該下部電極の側壁にのめ残してエッチング・除去し、
ついで該下部電極を覆ってキャパシタ絶８｛膜を形成し
２、ついで該−１−ヤバシク絶縁膜を覆って上部電極を
形成することを特徴とする半導体メモリの製造方法によ
って達成される。
〔作 用］
下部電極の側壁に第２の多結晶Ｓｉ膜を形成することに
よってその端部形状はなだらかになる。従ってこの上に
堆積されたキャパシタ絶縁膜の膜厚は該下部電極の端部
において均− となり耐圧の低下番：１生しない。
よってその端部形状はなだらかになる。従ってこの上に
堆積されたキャパシタ絶縁膜の膜厚は該下部電極の端部
において均− となり耐圧の低下番：１生しない。
［実施例］
ＤＩＩＡＭの製作に対して本発明を実施した一例を第１
図（ａ）〜（ｄ）に示した工程断面図によって以下に説
明する。
図（ａ）〜（ｄ）に示した工程断面図によって以下に説
明する。
まず叶酵の通常のプロセスに従い、同図（ａ）に示すよ
うに、Ｓｉｗ板１上にフィール１・酸化膜２、多結晶Ｓ
ｉ膜よりなるワード線３、ＣＶＩＩ酸化膜よりなる絶縁
膜４、拡散層５を形成する。次いで同レｌ （１））に
示すように、多結晶Ｓｉ膜よりなる下部電極６を形成ず
る。即ぢ、Ｓ ｉ Ｉｔ ．ガスを用いた減圧ＣＶＯ法
もこより多結晶Ｓｉ膜を全面６こ堆積した後、レジス］
・パターンを形成しこれをマスクとしてＲＩＩ！（反応
性イオンエッチング）法乙こよる異カ性エノチングによ
って該多結晶Ｓｉ膜を選択的に除去し７て下部電極６と
ずる。次いで多結晶Ｓｉ膜７を全面に堆積する。
うに、Ｓｉｗ板１上にフィール１・酸化膜２、多結晶Ｓ
ｉ膜よりなるワード線３、ＣＶＩＩ酸化膜よりなる絶縁
膜４、拡散層５を形成する。次いで同レｌ （１））に
示すように、多結晶Ｓｉ膜よりなる下部電極６を形成ず
る。即ぢ、Ｓ ｉ Ｉｔ ．ガスを用いた減圧ＣＶＯ法
もこより多結晶Ｓｉ膜を全面６こ堆積した後、レジス］
・パターンを形成しこれをマスクとしてＲＩＩ！（反応
性イオンエッチング）法乙こよる異カ性エノチングによ
って該多結晶Ｓｉ膜を選択的に除去し７て下部電極６と
ずる。次いで多結晶Ｓｉ膜７を全面に堆積する。
ついで該多結晶Ｓｉ膜７をＰＩＥ法によって異方性エッ
チングをマｊい、同図（Ｃ）に示すように下部電極６の
側壁にのみ残して除去すると、該下部電極６の端部ばな
だらかな形状となる。ついで同図（ｄ）に示すようにＳ
ｉ Ｉｆ ．ガスとＮｌ＋．ガスを用いた減圧ＣＶＤ
法によりシリコン窒化膜を堆積し、該下部電極６を覆う
ようにパターニングしてキャパシタ絶縁膜８を形成し、
この上に多結晶Ｓ１膜を堆積し該キャパシタ絶縁膜８を
覆うようにパクーニングして」一部電極９を形成する。
チングをマｊい、同図（Ｃ）に示すように下部電極６の
側壁にのみ残して除去すると、該下部電極６の端部ばな
だらかな形状となる。ついで同図（ｄ）に示すようにＳ
ｉ Ｉｆ ．ガスとＮｌ＋．ガスを用いた減圧ＣＶＤ
法によりシリコン窒化膜を堆積し、該下部電極６を覆う
ようにパターニングしてキャパシタ絶縁膜８を形成し、
この上に多結晶Ｓ１膜を堆積し該キャパシタ絶縁膜８を
覆うようにパクーニングして」一部電極９を形成する。
さらに、通常のプロセスに従ってピント線電極１０、層
間絶縁膜１１、ビット線１２を形成してＤＲＡＭセルが
完成する。
間絶縁膜１１、ビット線１２を形成してＤＲＡＭセルが
完成する。
以上のように下部電極６の端部をなだらかにすることに
よってキャパシタ絶縁膜８の膜厚を均−にずるごとがで
きる。
よってキャパシタ絶縁膜８の膜厚を均−にずるごとがで
きる。
［発明の効果］
以−１−のように本発明によれば、キャパシタ絶縁膜の
膜厚を均一にすることかできるため耐圧の低ドは牛一已
ずキャパシタ絶縁膜を薄くした場合においても絶縁破壊
は容易に生じない。従って蓄積容量が大きくかつ信頼性
の高いＤ Ｉ７ Ａ Ｍを製造することが可能となる。
膜厚を均一にすることかできるため耐圧の低ドは牛一已
ずキャパシタ絶縁膜を薄くした場合においても絶縁破壊
は容易に生じない。従って蓄積容量が大きくかつ信頼性
の高いＤ Ｉ７ Ａ Ｍを製造することが可能となる。
第１図は本発明の一実施例を示す工程断面図、第２図は
従来例の問題点を示す断面閃、である。 図において、 ■、２１はＳｉ基板、 ２、２２ばフィールト酸化膜、 ３、２３ぱワード綿、 ４、２４は絶縁膜、 ５、２５は拡散層、 ６、２６は下部電極、 ７は多結晶Ｓｉ膜、 ８、２７ばキャパシタ絶縁膜、 ９、２８は上部電極、 １０、３０ぱヒッ１〜線電極、 １１、２９は層間絶縁膜、
従来例の問題点を示す断面閃、である。 図において、 ■、２１はＳｉ基板、 ２、２２ばフィールト酸化膜、 ３、２３ぱワード綿、 ４、２４は絶縁膜、 ５、２５は拡散層、 ６、２６は下部電極、 ７は多結晶Ｓｉ膜、 ８、２７ばキャパシタ絶縁膜、 ９、２８は上部電極、 １０、３０ぱヒッ１〜線電極、 １１、２９は層間絶縁膜、
Claims (1)
- 半導体メモリのキャパシタを形成するにあたって、第１
の多結晶Ｓｉ膜からなる下部電極を形成し、ついで全面
に第２の多結晶Ｓｉ膜を成長させ、ついで異方性エッチ
ングにより該第２の多結晶Ｓｉ膜を該下部電極の側壁に
のみ残してエッチング・除去し、ついで該下部電極を覆
ってキャパシタ絶縁膜を形成し、ついで該キャパシタ絶
縁膜を覆って上部電極を形成することを特徴とする半導
体メモリの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111655A JPH02291162A (ja) | 1989-04-29 | 1989-04-29 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1111655A JPH02291162A (ja) | 1989-04-29 | 1989-04-29 | 半導体メモリの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02291162A true JPH02291162A (ja) | 1990-11-30 |
Family
ID=14566831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1111655A Pending JPH02291162A (ja) | 1989-04-29 | 1989-04-29 | 半導体メモリの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02291162A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319268A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
| JPH0369162A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-29 JP JP1111655A patent/JPH02291162A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0319268A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
| JPH0369162A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体装置の製造方法 |
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