JPH02291162A - 半導体メモリの製造方法 - Google Patents
半導体メモリの製造方法Info
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- JPH02291162A JPH02291162A JP1111655A JP11165589A JPH02291162A JP H02291162 A JPH02291162 A JP H02291162A JP 1111655 A JP1111655 A JP 1111655A JP 11165589 A JP11165589 A JP 11165589A JP H02291162 A JPH02291162 A JP H02291162A
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- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000003990 capacitor Substances 0.000 claims abstract description 37
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 26
- 238000005530 etching Methods 0.000 claims description 6
- 238000000034 method Methods 0.000 abstract description 15
- 238000003860 storage Methods 0.000 abstract description 6
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 238000009792 diffusion process Methods 0.000 abstract description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 3
- 239000010410 layer Substances 0.000 description 5
- 239000011229 interlayer Substances 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 3
- 230000006378 damage Effects 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 229920000742 Cotton Polymers 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000855 fermentation Methods 0.000 description 1
- 230000004151 fermentation Effects 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- OOYGSFOGFJDDHP-KMCOLRRFSA-N kanamycin A sulfate Chemical group OS(O)(=O)=O.O[C@@H]1[C@@H](O)[C@H](O)[C@@H](CN)O[C@@H]1O[C@H]1[C@H](O)[C@@H](O[C@@H]2[C@@H]([C@@H](N)[C@H](O)[C@@H](CO)O2)O)[C@H](N)C[C@@H]1N OOYGSFOGFJDDHP-KMCOLRRFSA-N 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[概 要〕
半導体メモリセルのキャパシタの製造方法に関し、
キャパシタ絶縁膜の耐圧の低下を防くことを目的とし、
半導体メモリのキャパシタを形成するにあたって、第1
の多結晶Si膜からなる下部電極を形成し、ついで全面
に第2の多結晶S1膜を成長さーU、ついで異方性エッ
チングにより該第2の多結晶Si膜を該下部電極の側壁
にのみ残してエッチング・除去し、ついで該下部電極を
覆ってキャパシタ絶縁膜を形成し、ついで該キャパシタ
絶縁欣を覆って上部電極を形成するように構成する。
の多結晶Si膜からなる下部電極を形成し、ついで全面
に第2の多結晶S1膜を成長さーU、ついで異方性エッ
チングにより該第2の多結晶Si膜を該下部電極の側壁
にのみ残してエッチング・除去し、ついで該下部電極を
覆ってキャパシタ絶縁膜を形成し、ついで該キャパシタ
絶縁欣を覆って上部電極を形成するように構成する。
本発明は半導体装置の製造力法に係り、特に半導体メモ
リのキャパシタの製造方法に関する。
リのキャパシタの製造方法に関する。
(従来の技術〕
I)RAMの大規模化を進めるためにはメモリセルのキ
ャパシタ面積を縮小ずろことか必要であるが、一方で、
キャパシタ面積の縮小は情報の記憶のための蓄積容量の
減少をもたらしDI?IIMの誤動作の原因ともなる。
ャパシタ面積を縮小ずろことか必要であるが、一方で、
キャパシタ面積の縮小は情報の記憶のための蓄積容量の
減少をもたらしDI?IIMの誤動作の原因ともなる。
そこで、限られた面積を有効に生かしてその蓄積容量を
大きくするために種々の工夫が行われている。例えばキ
ャパシタをスイッチングトランジスタや配線領域上に広
げて形成したメモリセルはその一例であり、第2図にそ
の断面図を示す。
大きくするために種々の工夫が行われている。例えばキ
ャパシタをスイッチングトランジスタや配線領域上に広
げて形成したメモリセルはその一例であり、第2図にそ
の断面図を示す。
同図において、21はSi基板、22はフィールド酸化
膜、23は多結晶Si層からなるワード線、24はCV
D酸化膜からなる絶縁膜、25は拡散層、26は多結晶
Si膜からなるキャパシタ下部電極、27はシリコン窒
化膜からなるキャパシタ絶縁膜、28は多結晶Si膜か
らなるキャパシタ上部電極、29はCVD酸化膜からな
る層間絶縁膜、30は多結晶Si膜からなるヒット線電
極、31はAI膜からなるヒント線である。
膜、23は多結晶Si層からなるワード線、24はCV
D酸化膜からなる絶縁膜、25は拡散層、26は多結晶
Si膜からなるキャパシタ下部電極、27はシリコン窒
化膜からなるキャパシタ絶縁膜、28は多結晶Si膜か
らなるキャパシタ上部電極、29はCVD酸化膜からな
る層間絶縁膜、30は多結晶Si膜からなるヒット線電
極、31はAI膜からなるヒント線である。
同図においてキャパシタは例えば次のように形成される
。まずSiH4ガスを用いた減圧CVD法により多結晶
Si膜を全面に堆積した後レジス1・パターンを形成し
、これをマスクにして該多結晶S1膜を選択的にエッチ
ング・除去し、下部電極26を形成する。ついでS i
It =ガスとNlhガスを用いた減圧CvI〕法に
よりシリコン窒化膜を堆積し、該下部電極26を覆うよ
うCこパターニングしてキャパシタN色N,イ膜27と
する。ついでこの−1−に多結晶S1膜を+{1積し該
ギャパシタ絶縁膜27を覆うようにパターニングして上
部電極28とする。
。まずSiH4ガスを用いた減圧CVD法により多結晶
Si膜を全面に堆積した後レジス1・パターンを形成し
、これをマスクにして該多結晶S1膜を選択的にエッチ
ング・除去し、下部電極26を形成する。ついでS i
It =ガスとNlhガスを用いた減圧CvI〕法に
よりシリコン窒化膜を堆積し、該下部電極26を覆うよ
うCこパターニングしてキャパシタN色N,イ膜27と
する。ついでこの−1−に多結晶S1膜を+{1積し該
ギャパシタ絶縁膜27を覆うようにパターニングして上
部電極28とする。
」二記キャパシタの形成工程において、下部電極26は
、通常、反応性イオンエノチンク法等による異方性工冫
チングによってパクーニンクされる。
、通常、反応性イオンエノチンク法等による異方性工冫
チングによってパクーニンクされる。
こればパターン精度を向−1−.さーヒてノ:[リセル
を高密度化する十で必要な工程であるか、そのため第2
図に示すように、下部電極26の端部形状(。1鋭角状
となり、このトを覆って堆積されたキャパシタ絶縁膜2
7は下部電極26の端部で膜厚か不均−と2.(る。こ
のような膜厚の不均−はキャパシタ絶縁膜27の耐圧を
低下させ、特に、キャパシタの箔積容量を大きくするた
め薄いキャパシタ絶Xイ、膜を用いた場合には容易に絶
縁破壊が律してD II A Mの仏頼性を損なわせる
原因となる。
を高密度化する十で必要な工程であるか、そのため第2
図に示すように、下部電極26の端部形状(。1鋭角状
となり、このトを覆って堆積されたキャパシタ絶縁膜2
7は下部電極26の端部で膜厚か不均−と2.(る。こ
のような膜厚の不均−はキャパシタ絶縁膜27の耐圧を
低下させ、特に、キャパシタの箔積容量を大きくするた
め薄いキャパシタ絶Xイ、膜を用いた場合には容易に絶
縁破壊が律してD II A Mの仏頼性を損なわせる
原因となる。
そこで木発明は、下部電極の端部形状をなたらかにする
ことによってキャパシタの絶縁耐圧の低下を防ぎ、以て
蓄積容量の大きな信頼性の高いメモリセルを提供ずるこ
とを目的とする。
ことによってキャパシタの絶縁耐圧の低下を防ぎ、以て
蓄積容量の大きな信頼性の高いメモリセルを提供ずるこ
とを目的とする。
−L記課題の解決は、半導体メモリのキャパシタを形成
するにあたって、第1の多結晶S1膜からなる下部電極
を形成し、ついで全面に第2の多結晶Si膜を成長さセ
、ついで異方性エソチングにより該第2の多結晶Si膜
を該下部電極の側壁にのめ残してエッチング・除去し、
ついで該下部電極を覆ってキャパシタ絶8{膜を形成し
2、ついで該−1−ヤバシク絶縁膜を覆って上部電極を
形成することを特徴とする半導体メモリの製造方法によ
って達成される。
するにあたって、第1の多結晶S1膜からなる下部電極
を形成し、ついで全面に第2の多結晶Si膜を成長さセ
、ついで異方性エソチングにより該第2の多結晶Si膜
を該下部電極の側壁にのめ残してエッチング・除去し、
ついで該下部電極を覆ってキャパシタ絶8{膜を形成し
2、ついで該−1−ヤバシク絶縁膜を覆って上部電極を
形成することを特徴とする半導体メモリの製造方法によ
って達成される。
〔作 用]
下部電極の側壁に第2の多結晶Si膜を形成することに
よってその端部形状はなだらかになる。従ってこの上に
堆積されたキャパシタ絶縁膜の膜厚は該下部電極の端部
において均− となり耐圧の低下番:1生しない。
よってその端部形状はなだらかになる。従ってこの上に
堆積されたキャパシタ絶縁膜の膜厚は該下部電極の端部
において均− となり耐圧の低下番:1生しない。
[実施例]
DIIAMの製作に対して本発明を実施した一例を第1
図(a)〜(d)に示した工程断面図によって以下に説
明する。
図(a)〜(d)に示した工程断面図によって以下に説
明する。
まず叶酵の通常のプロセスに従い、同図(a)に示すよ
うに、Siw板1上にフィール1・酸化膜2、多結晶S
i膜よりなるワード線3、CVII酸化膜よりなる絶縁
膜4、拡散層5を形成する。次いで同レl (1))に
示すように、多結晶Si膜よりなる下部電極6を形成ず
る。即ぢ、S i It .ガスを用いた減圧CVO法
もこより多結晶Si膜を全面6こ堆積した後、レジス]
・パターンを形成しこれをマスクとしてRII!(反応
性イオンエッチング)法乙こよる異カ性エノチングによ
って該多結晶Si膜を選択的に除去し7て下部電極6と
ずる。次いで多結晶Si膜7を全面に堆積する。
うに、Siw板1上にフィール1・酸化膜2、多結晶S
i膜よりなるワード線3、CVII酸化膜よりなる絶縁
膜4、拡散層5を形成する。次いで同レl (1))に
示すように、多結晶Si膜よりなる下部電極6を形成ず
る。即ぢ、S i It .ガスを用いた減圧CVO法
もこより多結晶Si膜を全面6こ堆積した後、レジス]
・パターンを形成しこれをマスクとしてRII!(反応
性イオンエッチング)法乙こよる異カ性エノチングによ
って該多結晶Si膜を選択的に除去し7て下部電極6と
ずる。次いで多結晶Si膜7を全面に堆積する。
ついで該多結晶Si膜7をPIE法によって異方性エッ
チングをマjい、同図(C)に示すように下部電極6の
側壁にのみ残して除去すると、該下部電極6の端部ばな
だらかな形状となる。ついで同図(d)に示すようにS
i If .ガスとNl+.ガスを用いた減圧CVD
法によりシリコン窒化膜を堆積し、該下部電極6を覆う
ようにパターニングしてキャパシタ絶縁膜8を形成し、
この上に多結晶S1膜を堆積し該キャパシタ絶縁膜8を
覆うようにパクーニングして」一部電極9を形成する。
チングをマjい、同図(C)に示すように下部電極6の
側壁にのみ残して除去すると、該下部電極6の端部ばな
だらかな形状となる。ついで同図(d)に示すようにS
i If .ガスとNl+.ガスを用いた減圧CVD
法によりシリコン窒化膜を堆積し、該下部電極6を覆う
ようにパターニングしてキャパシタ絶縁膜8を形成し、
この上に多結晶S1膜を堆積し該キャパシタ絶縁膜8を
覆うようにパクーニングして」一部電極9を形成する。
さらに、通常のプロセスに従ってピント線電極10、層
間絶縁膜11、ビット線12を形成してDRAMセルが
完成する。
間絶縁膜11、ビット線12を形成してDRAMセルが
完成する。
以上のように下部電極6の端部をなだらかにすることに
よってキャパシタ絶縁膜8の膜厚を均−にずるごとがで
きる。
よってキャパシタ絶縁膜8の膜厚を均−にずるごとがで
きる。
[発明の効果]
以−1−のように本発明によれば、キャパシタ絶縁膜の
膜厚を均一にすることかできるため耐圧の低ドは牛一已
ずキャパシタ絶縁膜を薄くした場合においても絶縁破壊
は容易に生じない。従って蓄積容量が大きくかつ信頼性
の高いD I7 A Mを製造することが可能となる。
膜厚を均一にすることかできるため耐圧の低ドは牛一已
ずキャパシタ絶縁膜を薄くした場合においても絶縁破壊
は容易に生じない。従って蓄積容量が大きくかつ信頼性
の高いD I7 A Mを製造することが可能となる。
第1図は本発明の一実施例を示す工程断面図、第2図は
従来例の問題点を示す断面閃、である。 図において、 ■、21はSi基板、 2、22ばフィールト酸化膜、 3、23ぱワード綿、 4、24は絶縁膜、 5、25は拡散層、 6、26は下部電極、 7は多結晶Si膜、 8、27ばキャパシタ絶縁膜、 9、28は上部電極、 10、30ぱヒッ1〜線電極、 11、29は層間絶縁膜、
従来例の問題点を示す断面閃、である。 図において、 ■、21はSi基板、 2、22ばフィールト酸化膜、 3、23ぱワード綿、 4、24は絶縁膜、 5、25は拡散層、 6、26は下部電極、 7は多結晶Si膜、 8、27ばキャパシタ絶縁膜、 9、28は上部電極、 10、30ぱヒッ1〜線電極、 11、29は層間絶縁膜、
Claims (1)
- 半導体メモリのキャパシタを形成するにあたって、第1
の多結晶Si膜からなる下部電極を形成し、ついで全面
に第2の多結晶Si膜を成長させ、ついで異方性エッチ
ングにより該第2の多結晶Si膜を該下部電極の側壁に
のみ残してエッチング・除去し、ついで該下部電極を覆
ってキャパシタ絶縁膜を形成し、ついで該キャパシタ絶
縁膜を覆って上部電極を形成することを特徴とする半導
体メモリの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1111655A JPH02291162A (ja) | 1989-04-29 | 1989-04-29 | 半導体メモリの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1111655A JPH02291162A (ja) | 1989-04-29 | 1989-04-29 | 半導体メモリの製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02291162A true JPH02291162A (ja) | 1990-11-30 |
Family
ID=14566831
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1111655A Pending JPH02291162A (ja) | 1989-04-29 | 1989-04-29 | 半導体メモリの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02291162A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0319268A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
JPH0369162A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体装置の製造方法 |
-
1989
- 1989-04-29 JP JP1111655A patent/JPH02291162A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0319268A (ja) * | 1989-06-15 | 1991-01-28 | Nec Corp | 半導体装置の製造方法 |
JPH0369162A (ja) * | 1989-08-08 | 1991-03-25 | Nec Corp | 半導体装置の製造方法 |
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