JPH04326571A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH04326571A JPH04326571A JP3096531A JP9653191A JPH04326571A JP H04326571 A JPH04326571 A JP H04326571A JP 3096531 A JP3096531 A JP 3096531A JP 9653191 A JP9653191 A JP 9653191A JP H04326571 A JPH04326571 A JP H04326571A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 61
- 238000004519 manufacturing process Methods 0.000 title claims description 32
- 239000003990 capacitor Substances 0.000 claims abstract description 29
- 239000004020 conductor Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 53
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 53
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 24
- 229920005591 polysilicon Polymers 0.000 claims description 24
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 18
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 18
- 238000005530 etching Methods 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 16
- 239000012535 impurity Substances 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 3
- 239000012528 membrane Substances 0.000 claims 1
- 230000002093 peripheral effect Effects 0.000 claims 1
- 238000005452 bending Methods 0.000 abstract description 2
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000001459 lithography Methods 0.000 description 3
- 230000000149 penetrating effect Effects 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は、ダイナミック・ランダ
ム・アクセス・メモリ（以下、ＤＲＡＭと略称する）の
フィン型スタックト・キャパシタセルのストレージノー
ドの形状の改良及びその製造方法に関するものである。
ム・アクセス・メモリ（以下、ＤＲＡＭと略称する）の
フィン型スタックト・キャパシタセルのストレージノー
ドの形状の改良及びその製造方法に関するものである。
【０００２】近年のＤＲＡＭに対しては集積度の向上が
要求されているため、半導体基板上の限定された狭い面
積内に必要なセル容量を有するフィン型スタックト・キ
ャパシタセルを有する半導体装置を製造することが必要
になっている。
要求されているため、半導体基板上の限定された狭い面
積内に必要なセル容量を有するフィン型スタックト・キ
ャパシタセルを有する半導体装置を製造することが必要
になっている。
【０００３】以上のような状況から、半導体基板上の限
定された狭い面積内に必要なセル容量を有するフィン型
スタックト・キャパシタセルを有する半導体装置及びそ
の製造方法が要望されている。
定された狭い面積内に必要なセル容量を有するフィン型
スタックト・キャパシタセルを有する半導体装置及びそ
の製造方法が要望されている。
【０００４】
【従来の技術】従来の半導体装置を図７により、従来の
半導体装置の製造方法を図８〜図９により工程順に詳細
に説明する。
半導体装置の製造方法を図８〜図９により工程順に詳細
に説明する。
【０００５】図７は従来の半導体装置を示す側断面図、
図８は従来の半導体装置の製造方法を工程順に示す側断
面図（１） 、図９は従来の半導体装置の製造方法を工
程順に示す側断面図（２） である。
図８は従来の半導体装置の製造方法を工程順に示す側断
面図（１） 、図９は従来の半導体装置の製造方法を工
程順に示す側断面図（２） である。
【０００６】図７に示すフィン型スタックト・キャパシ
タセルを有する従来の半導体装置は、半導体基板２１の
表面に第１のシリコン酸化膜２２及びシリコン窒化膜２
３が積層して形成されており、これらの膜を貫通するコ
ンタクトホール内には導体が形成され、この導体の周囲
にはフィン型スタックト・キャパシタセルのフィンが延
在し、このフィンの上面、下面及び側面には絶縁膜２７
が形成され、この絶縁膜２７の全面には対向電極２８が
形成されている。
タセルを有する従来の半導体装置は、半導体基板２１の
表面に第１のシリコン酸化膜２２及びシリコン窒化膜２
３が積層して形成されており、これらの膜を貫通するコ
ンタクトホール内には導体が形成され、この導体の周囲
にはフィン型スタックト・キャパシタセルのフィンが延
在し、このフィンの上面、下面及び側面には絶縁膜２７
が形成され、この絶縁膜２７の全面には対向電極２８が
形成されている。
【０００７】つぎに図８〜図９により従来の半導体装置
の製造方法を工程順に説明する。まず図８（ａ） に示
すように、半導体基板２１の表面にシリコン酸化膜２２
、シリコン窒化膜２３及びシリコン酸化膜２４を積層し
て形成する。
の製造方法を工程順に説明する。まず図８（ａ） に示
すように、半導体基板２１の表面にシリコン酸化膜２２
、シリコン窒化膜２３及びシリコン酸化膜２４を積層し
て形成する。
【０００８】つぎに図８（ｂ） に示すように、シリコ
ン酸化膜２４の表面にレジスト膜２５を形成し、フィン
型スタックト・キャパシタセルの中心部の導体を形成す
る位置にリソグラフィー技術により開口２５ａ を形成
する。
ン酸化膜２４の表面にレジスト膜２５を形成し、フィン
型スタックト・キャパシタセルの中心部の導体を形成す
る位置にリソグラフィー技術により開口２５ａ を形成
する。
【０００９】ついで図８（ｃ） に示すように、この開
口２５ａ を形成したレジスト膜２５をマスクとして異
方性エッチングを行いコンタクトホール２４ａ 、コン
タクトホール２３ａ 及びコンタクトホール２２ａ を
形成する。
口２５ａ を形成したレジスト膜２５をマスクとして異
方性エッチングを行いコンタクトホール２４ａ 、コン
タクトホール２３ａ 及びコンタクトホール２２ａ を
形成する。
【００１０】ここで図９（ａ） に示すように、シリコ
ン酸化膜２４の表面及びコンタクトホール２４ａ 、コ
ンタクトホール２３ａ 及びコンタクトホール２２ａ
内にポリシリコン膜２６を形成し、不純物をこのポリシ
リコン膜２６に注入した後パターニングしてフィン型ス
タックト・キャパシタセルのストレージノードであるフ
ィンを形成する。
ン酸化膜２４の表面及びコンタクトホール２４ａ 、コ
ンタクトホール２３ａ 及びコンタクトホール２２ａ
内にポリシリコン膜２６を形成し、不純物をこのポリシ
リコン膜２６に注入した後パターニングしてフィン型ス
タックト・キャパシタセルのストレージノードであるフ
ィンを形成する。
【００１１】その後図９（ｂ） に示すように、弗酸に
よるウエットエッチングによりシリコン酸化膜２４をエ
ッチオフして除去する。最後に図７に示すように、この
フィンの上面、下面及び側面に絶縁膜２７を形成し、こ
の絶縁膜２７の全面に対向電極２８を形成してフィン型
スタックト・キャパシタセルの製造が完了する。
よるウエットエッチングによりシリコン酸化膜２４をエ
ッチオフして除去する。最後に図７に示すように、この
フィンの上面、下面及び側面に絶縁膜２７を形成し、こ
の絶縁膜２７の全面に対向電極２８を形成してフィン型
スタックト・キャパシタセルの製造が完了する。
【００１２】
【発明が解決しようとする課題】以上説明した従来の半
導体装置においては図１０に示すように、ポリシリコン
膜２６からなるフィン型スタックト・キャパシタセルの
ストレージノードであるフィンが熱応力等の外部環境の
影響を受けて図示のようにつけ根で折れ曲がる変形が生
じ、フィン型スタックト・キャパシタセルを形成するこ
とができなくなるという問題点があった。
導体装置においては図１０に示すように、ポリシリコン
膜２６からなるフィン型スタックト・キャパシタセルの
ストレージノードであるフィンが熱応力等の外部環境の
影響を受けて図示のようにつけ根で折れ曲がる変形が生
じ、フィン型スタックト・キャパシタセルを形成するこ
とができなくなるという問題点があった。
【００１３】本発明は以上のような状況から、フィン型
スタックト・キャパシタセルのストレージノードである
フィンがこのフィンのつけ根で折れ曲がるのを防止する
ことが可能となる半導体装置及びその製造方法の提供を
目的としたものである。
スタックト・キャパシタセルのストレージノードである
フィンがこのフィンのつけ根で折れ曲がるのを防止する
ことが可能となる半導体装置及びその製造方法の提供を
目的としたものである。
【００１４】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板上の絶縁膜に設けたコンタクトホール内の導
体の周囲に延在するフィン型スタックト・キャパシタセ
ルのフィンのこの導体近傍の周囲の環状部分を補強する
ように構成する。
半導体基板上の絶縁膜に設けたコンタクトホール内の導
体の周囲に延在するフィン型スタックト・キャパシタセ
ルのフィンのこの導体近傍の周囲の環状部分を補強する
ように構成する。
【００１５】本発明の半導体装置の製造方法は、半導体
基板の表面に第１のシリコン酸化膜、シリコン窒化膜及
び第２のシリコン酸化膜を形成する工程と、この第２の
シリコン酸化膜の表面にレジスト膜を形成し、これらの
絶縁膜に設けるコンタクトホールの位置に開口を形成す
る工程と、この開口を形成したレジスト膜をマスクとす
る等方性エッチングにより、これらの絶縁膜にこの開口
よりも広いコンタクトホールを形成する工程と、この開
口を形成したレジスト膜をマスクとする異方性エッチン
グにより、これらの絶縁膜の残存する膜にこの開口と同
寸法のコンタクトホールを形成する工程と、このレジス
ト膜を除去し、このシリコン酸化膜の表面及びこのコン
タクトホール内にポリシリコン膜を形成し、不純物を前
記ポリシリコン膜に注入した後、このポリシリコン膜を
パターニングする工程と、このシリコン酸化膜をエッチ
オフして除去する工程と、このポリシリコン膜の上面、
下面及び側面に絶縁膜を形成し、この絶縁膜の全面に対
向電極を形成する工程とを含むように構成する。
基板の表面に第１のシリコン酸化膜、シリコン窒化膜及
び第２のシリコン酸化膜を形成する工程と、この第２の
シリコン酸化膜の表面にレジスト膜を形成し、これらの
絶縁膜に設けるコンタクトホールの位置に開口を形成す
る工程と、この開口を形成したレジスト膜をマスクとす
る等方性エッチングにより、これらの絶縁膜にこの開口
よりも広いコンタクトホールを形成する工程と、この開
口を形成したレジスト膜をマスクとする異方性エッチン
グにより、これらの絶縁膜の残存する膜にこの開口と同
寸法のコンタクトホールを形成する工程と、このレジス
ト膜を除去し、このシリコン酸化膜の表面及びこのコン
タクトホール内にポリシリコン膜を形成し、不純物を前
記ポリシリコン膜に注入した後、このポリシリコン膜を
パターニングする工程と、このシリコン酸化膜をエッチ
オフして除去する工程と、このポリシリコン膜の上面、
下面及び側面に絶縁膜を形成し、この絶縁膜の全面に対
向電極を形成する工程とを含むように構成する。
【００１６】
【作用】即ち本発明においては、コンタクトホール内に
形成した導体とフィン型スタックト・キャパシタセルの
ストレージノードであるフィンとが接続される、この導
体の周囲の近傍の環状の部分を補強された形状にするの
で、このフィンの周囲に外力が加えられても、このフィ
ンが変形してフィン型スタックト・キャパシタセルを製
造出来なくなるのを防止することが可能となる。
形成した導体とフィン型スタックト・キャパシタセルの
ストレージノードであるフィンとが接続される、この導
体の周囲の近傍の環状の部分を補強された形状にするの
で、このフィンの周囲に外力が加えられても、このフィ
ンが変形してフィン型スタックト・キャパシタセルを製
造出来なくなるのを防止することが可能となる。
【００１７】
【実施例】以下図１により本発明による第１の実施例の
半導体装置を、図２〜図３により本発明による第１の実
施例の半導体装置の製造方法を、図４により本発明によ
る第２の実施例の半導体装置を、図５〜図６により本発
明による第２の実施例の半導体装置の製造方法を詳細に
説明する。
半導体装置を、図２〜図３により本発明による第１の実
施例の半導体装置の製造方法を、図４により本発明によ
る第２の実施例の半導体装置を、図５〜図６により本発
明による第２の実施例の半導体装置の製造方法を詳細に
説明する。
【００１８】図１は本発明による第１の実施例の半導体
装置を示す側断面図、図２は本発明による第１の実施例
の半導体装置の製造方法を工程順に示す側断面図（１）
、図３は本発明による第１の実施例の半導体装置の製
造方法を工程順に示す側断面図（２） 、図４は本発明
による第２の実施例の半導体装置を示す側断面図、図５
は本発明による第２の実施例の半導体装置の製造方法を
工程順に示す側断面図（１） 、図６は本発明による第
２の実施例の半導体装置の製造方法を工程順に示す側断
面図（２） である。
装置を示す側断面図、図２は本発明による第１の実施例
の半導体装置の製造方法を工程順に示す側断面図（１）
、図３は本発明による第１の実施例の半導体装置の製
造方法を工程順に示す側断面図（２） 、図４は本発明
による第２の実施例の半導体装置を示す側断面図、図５
は本発明による第２の実施例の半導体装置の製造方法を
工程順に示す側断面図（１） 、図６は本発明による第
２の実施例の半導体装置の製造方法を工程順に示す側断
面図（２） である。
【００１９】図１に示すフィン型スタックト・キャパシ
タセルを有する本発明による第１の実施例の半導体装置
は、半導体基板１の表面に第１のシリコン酸化膜２及び
シリコン窒化膜３が積層して形成されており、これらの
膜を貫通するコンタクトホール内には導体が形成され、
この導体の周囲にはフィン型スタックト・キャパシタセ
ルのフィンであるポリシリコン膜６が延在し、このフィ
ンの上面、下面及び側面には絶縁膜７が形成され、この
絶縁膜７の全面には対向電極８が形成されているが、こ
の実施例においては導体とフィンとの接続部のポリシリ
コン膜６の厚さを厚く形成しているので、フィンの付け
根における変形を防止することが可能である。
タセルを有する本発明による第１の実施例の半導体装置
は、半導体基板１の表面に第１のシリコン酸化膜２及び
シリコン窒化膜３が積層して形成されており、これらの
膜を貫通するコンタクトホール内には導体が形成され、
この導体の周囲にはフィン型スタックト・キャパシタセ
ルのフィンであるポリシリコン膜６が延在し、このフィ
ンの上面、下面及び側面には絶縁膜７が形成され、この
絶縁膜７の全面には対向電極８が形成されているが、こ
の実施例においては導体とフィンとの接続部のポリシリ
コン膜６の厚さを厚く形成しているので、フィンの付け
根における変形を防止することが可能である。
【００２０】つぎに図２〜図３により本発明による第１
の実施例の半導体装置の製造方法を工程順に説明する。 まず図２（ａ） に示すように、半導体基板１の表面に
膜厚 ５００Åのシリコン酸化膜２、膜厚 ５００Åの
シリコン窒化膜３及び膜厚 ５００Åのシリコン酸化膜
４をＣＶＤ法により積層して形成する。
の実施例の半導体装置の製造方法を工程順に説明する。 まず図２（ａ） に示すように、半導体基板１の表面に
膜厚 ５００Åのシリコン酸化膜２、膜厚 ５００Åの
シリコン窒化膜３及び膜厚 ５００Åのシリコン酸化膜
４をＣＶＤ法により積層して形成する。
【００２１】つぎに図２（ｂ） に示すように、シリコ
ン酸化膜４の表面にレジスト膜５を形成し、フィン型ス
タックト・キャパシタセルの中心部の導体を形成する位
置にリソグラフィー技術により内径 ５，０００Åの開
口５ａを形成する。
ン酸化膜４の表面にレジスト膜５を形成し、フィン型ス
タックト・キャパシタセルの中心部の導体を形成する位
置にリソグラフィー技術により内径 ５，０００Åの開
口５ａを形成する。
【００２２】ついで図２（ｃ） に示すように、この開
口５ａを形成したレジスト膜５をマスクとして等方性エ
ッチングを行い、シリコン酸化膜４にこの開口５ａより
も広い内径６，５００Åのコンタクトホール４ａを形成
する。
口５ａを形成したレジスト膜５をマスクとして等方性エ
ッチングを行い、シリコン酸化膜４にこの開口５ａより
も広い内径６，５００Åのコンタクトホール４ａを形成
する。
【００２３】ここで図３（ａ） に示すように、この開
口５ａを形成したレジスト膜５をマスクとして異方性エ
ッチングを行いシリコン窒化膜３及びシリコン酸化膜２
に開口５ａと同寸法のコンタクトホール３ａ及び２ａを
形成する。
口５ａを形成したレジスト膜５をマスクとして異方性エ
ッチングを行いシリコン窒化膜３及びシリコン酸化膜２
に開口５ａと同寸法のコンタクトホール３ａ及び２ａを
形成する。
【００２４】そして図３（ｂ） に示すように、シリコ
ン酸化膜４の表面及びコンタクトホール４ａ、コンタク
トホール３ａ及びコンタクトホール２ａ内に膜厚 １，
０００Åのポリシリコン膜６を形成し、不純物をこのポ
リシリコン膜６に注入した後、パターニングしてフィン
型スタックト・キャパシタセルのストレージノードであ
るフィンを形成する。
ン酸化膜４の表面及びコンタクトホール４ａ、コンタク
トホール３ａ及びコンタクトホール２ａ内に膜厚 １，
０００Åのポリシリコン膜６を形成し、不純物をこのポ
リシリコン膜６に注入した後、パターニングしてフィン
型スタックト・キャパシタセルのストレージノードであ
るフィンを形成する。
【００２５】その後図３（ｃ） に示すように、弗酸に
よるウエットエッチングによりシリコン酸化膜４をエッ
チオフして除去する。最後に図１に示すように、このフ
ィンの上面、下面及び側面に膜厚７０Åの絶縁膜７を形
成し、この絶縁膜７の全面に膜厚 １，５００Åの対向
電極８を形成してフィン型スタックト・キャパシタセル
の製造が完了する。
よるウエットエッチングによりシリコン酸化膜４をエッ
チオフして除去する。最後に図１に示すように、このフ
ィンの上面、下面及び側面に膜厚７０Åの絶縁膜７を形
成し、この絶縁膜７の全面に膜厚 １，５００Åの対向
電極８を形成してフィン型スタックト・キャパシタセル
の製造が完了する。
【００２６】図４に示すフィン型スタックト・キャパシ
タセルを有する本発明による第２の実施例の半導体装置
は、半導体基板１１の表面には第１のシリコン酸化膜１
２及びシリコン窒化膜１３が積層して形成されており、
これらの膜を貫通するコンタクトホール内には導体が形
成され、この導体の周囲にはフィン型スタックト・キャ
パシタセルのフィンであるポリシリコン膜１６が延在し
、このフィンの上面、下面及び側面には絶縁膜１７が形
成され、この絶縁膜１７の全面には対向電極１８が形成
されているが、この実施例においては導体とフィンとの
接続部のポリシリコン膜１６の形状を円錐面状に形成し
ているので、フィンの付け根における変形を防止するこ
とが可能である。
タセルを有する本発明による第２の実施例の半導体装置
は、半導体基板１１の表面には第１のシリコン酸化膜１
２及びシリコン窒化膜１３が積層して形成されており、
これらの膜を貫通するコンタクトホール内には導体が形
成され、この導体の周囲にはフィン型スタックト・キャ
パシタセルのフィンであるポリシリコン膜１６が延在し
、このフィンの上面、下面及び側面には絶縁膜１７が形
成され、この絶縁膜１７の全面には対向電極１８が形成
されているが、この実施例においては導体とフィンとの
接続部のポリシリコン膜１６の形状を円錐面状に形成し
ているので、フィンの付け根における変形を防止するこ
とが可能である。
【００２７】つぎに図５〜図６により本発明による第２
の実施例の半導体装置の製造方法を工程順に説明する。 まず図５（ａ） に示すように、半導体基板１１の表面
に膜厚 ５００Åのシリコン酸化膜１２、膜厚 ５００
Åのシリコン窒化膜１３及び膜厚 １，０００Åのシリ
コン酸化膜１４をＣＶＤ法により積層して形成する。
の実施例の半導体装置の製造方法を工程順に説明する。 まず図５（ａ） に示すように、半導体基板１１の表面
に膜厚 ５００Åのシリコン酸化膜１２、膜厚 ５００
Åのシリコン窒化膜１３及び膜厚 １，０００Åのシリ
コン酸化膜１４をＣＶＤ法により積層して形成する。
【００２８】つぎに図５（ｂ） に示すように、シリコ
ン酸化膜１４の表面にレジスト膜１５を形成し、フィン
型スタックト・キャパシタセルの中心部の導体を形成す
る位置にリソグラフィー技術により内径 ５，０００Å
の開口１５ａ を形成する。
ン酸化膜１４の表面にレジスト膜１５を形成し、フィン
型スタックト・キャパシタセルの中心部の導体を形成す
る位置にリソグラフィー技術により内径 ５，０００Å
の開口１５ａ を形成する。
【００２９】ついで図５（ｃ） に示すように、この開
口１５ａ を形成したレジスト膜１５をマスクとして等
方性エッチングを行い、シリコン酸化膜１４の上層部に
深さ ５００Åの開口１５ａ よりも広い内径 ６，０
００Åのコンタクトホール１４ａ を形成する。
口１５ａ を形成したレジスト膜１５をマスクとして等
方性エッチングを行い、シリコン酸化膜１４の上層部に
深さ ５００Åの開口１５ａ よりも広い内径 ６，０
００Åのコンタクトホール１４ａ を形成する。
【００３０】ここで図６（ａ） に示すように、この開
口１５ａ を形成したレジスト膜１５をマスクとして異
方性エッチングを行い、シリコン酸化膜１４、シリコン
窒化膜１３及びシリコン酸化膜１２に開口１５ａ と同
寸法のコンタクトホール１４ｂ，１３ａ 及び１２ａ
を形成する。
口１５ａ を形成したレジスト膜１５をマスクとして異
方性エッチングを行い、シリコン酸化膜１４、シリコン
窒化膜１３及びシリコン酸化膜１２に開口１５ａ と同
寸法のコンタクトホール１４ｂ，１３ａ 及び１２ａ
を形成する。
【００３１】そして図６（ｂ） に示すように、シリコ
ン酸化膜１４の表面及びコンタクトホール１４ａ，１４
ｂ 、コンタクトホール１３ａ 及びコンタクトホール
１２ａ 内に膜厚 １，０００Åのポリシリコン膜１６
を形成し、不純物をこのポリシリコン膜１６に注入した
後、パターニングしてフィン型スタックト・キャパシタ
セルのストレージノードであるフィンを形成する。
ン酸化膜１４の表面及びコンタクトホール１４ａ，１４
ｂ 、コンタクトホール１３ａ 及びコンタクトホール
１２ａ 内に膜厚 １，０００Åのポリシリコン膜１６
を形成し、不純物をこのポリシリコン膜１６に注入した
後、パターニングしてフィン型スタックト・キャパシタ
セルのストレージノードであるフィンを形成する。
【００３２】その後図６（ｃ） に示すように、弗酸に
よるウエットエッチングによりシリコン酸化膜１４をエ
ッチオフして除去する。最後に図４に示すように、この
フィンの上面、下面及び側面に膜厚７０Åの絶縁膜１７
を形成し、この絶縁膜１７の全面に膜厚 １，５００Å
の対向電極１８を形成してフィン型スタックト・キャパ
シタセルの製造が完了する。
よるウエットエッチングによりシリコン酸化膜１４をエ
ッチオフして除去する。最後に図４に示すように、この
フィンの上面、下面及び側面に膜厚７０Åの絶縁膜１７
を形成し、この絶縁膜１７の全面に膜厚 １，５００Å
の対向電極１８を形成してフィン型スタックト・キャパ
シタセルの製造が完了する。
【００３３】本発明による第２の実施例においては等方
性エッチングをシリコン酸化膜１４の上層部にのみ施し
たが、シリコン窒化膜１３及びシリコン酸化膜１２にも
及ぼして、円錐面の部分を長くすることも可能である。
性エッチングをシリコン酸化膜１４の上層部にのみ施し
たが、シリコン窒化膜１３及びシリコン酸化膜１２にも
及ぼして、円錐面の部分を長くすることも可能である。
【００３４】
【発明の効果】以上の説明から明らかなように、本発明
によれば極めて簡単な工程の変更により、フィン型スタ
ックト・キャパシタセルのストレージノードであるフィ
ンの中心部のつけ根を補強することが可能となる利点が
あり、著しい経済的及び、信頼性向上の効果が期待でき
る半導体装置及びその製造方法の提供が可能である。
によれば極めて簡単な工程の変更により、フィン型スタ
ックト・キャパシタセルのストレージノードであるフィ
ンの中心部のつけ根を補強することが可能となる利点が
あり、著しい経済的及び、信頼性向上の効果が期待でき
る半導体装置及びその製造方法の提供が可能である。
【図１】 本発明による第１の実施例の半導体装置を
示す側断面図、
示す側断面図、
【図２】 本発明による第１の実施例の半導体装置の
製造方法を工程順に示す側断面図（１） 、
製造方法を工程順に示す側断面図（１） 、
【図３】
本発明による第１の実施例の半導体装置の製造方法を
工程順に示す側断面図（２） 、
本発明による第１の実施例の半導体装置の製造方法を
工程順に示す側断面図（２） 、
【図４】 本発明に
よる第２の実施例の半導体装置を示す側断面図、
よる第２の実施例の半導体装置を示す側断面図、
【図５】 本発明による第２の実施例の半導体装置の
製造方法を工程順に示す側断面図（１） 、
製造方法を工程順に示す側断面図（１） 、
【図６】
本発明による第２の実施例の半導体装置の製造方法を
工程順に示す側断面図（２） 、
本発明による第２の実施例の半導体装置の製造方法を
工程順に示す側断面図（２） 、
【図７】 従来の半
導体装置を示す側断面図、
導体装置を示す側断面図、
【図８】 従来の半導体装
置の製造方法を工程順に示す側断面図（１） 、
置の製造方法を工程順に示す側断面図（１） 、
【図９】 従来の半導体装置の製造方法を工程順に示
す側断面図（２） 、
す側断面図（２） 、
【図１０】 従来の半導体装置の製造方法の問題点を
示す側断面図、
示す側断面図、
１，１１は半導体基板、
２，１２はシリコン酸化膜、
２ａ，１２ａはコンタクトホール、
３，１３はシリコン窒化膜、
３ａ，１３ａコンタクトホール、
４，１４はシリコン酸化膜、
４ａ，１４ａ，１４ｂはコンタクトホール、５，１５は
レジスト膜、 ５ａ，１５ａは開口、 ６，１６はポリシリコン膜、 ７，１７は絶縁膜、 ８，１８は対向電極、
レジスト膜、 ５ａ，１５ａは開口、 ６，１６はポリシリコン膜、 ７，１７は絶縁膜、 ８，１８は対向電極、
Claims (5)
- 【請求項１】 半導体基板上の絶縁膜に設けたコンタ
クトホール内の導体の周囲に延在するフィン型スタック
ト・キャパシタセルのフィンの前記導体近傍の周囲の環
状部分の前記フィンの形状を屈折した形状にしたことを
特徴とする半導体装置。 - 【請求項２】 半導体基板（１） 上に積層して形成
した絶縁膜（２，３，４） に設けたコンタクトホール
（２ａ，３ａ，４ａ）内の導体の周囲に延在するフィン
型スタックト・キャパシタセルのフィンの前記導体の周
囲の近傍の環状部分の膜厚を前記フィンの周辺部の膜厚
よりも厚く形成したことを特徴とする半導体装置。 - 【請求項３】 請求項２記載の半導体装置の製造方法
であって、半導体基板（１） の表面に第１のシリコン
酸化膜（２） 、シリコン窒化膜（３）及び第２のシリ
コン酸化膜（４） を形成する工程と、前記シリコン酸
化膜（４） の表面にレジスト膜（５） を形成し、前
記シリコン酸化膜（２） 、シリコン窒化膜（３） 及
びシリコン酸化膜（４） に設けるコンタクトホール（
２ａ，３ａ，４ａ）の位置に開口（５ａ）を形成する工
程と、該開口（５ａ）を形成した前記レジスト膜（５）
をマスクとする等方性エッチングにより、前記シリコ
ン酸化膜（４） に前記開口（５ａ）よりも広いコンタ
クトホール（４ａ）を形成する工程と、該開口（５ａ）
を形成した前記レジスト膜（５） をマスクとする異方
性エッチングにより、前記シリコン窒化膜（３） 及び
前記シリコン酸化膜（２） に前記開口（５ａ）と同寸
法のコンタクトホール（３ａ）及びコンタクトホール（
２ａ）を形成する工程と、前記レジスト膜（５） を除
去し、前記シリコン酸化膜（４） の表面及び前記コン
タクトホール（２ａ，３ａ，４ａ）内にポリシリコン膜
（６） を形成し、不純物を前記ポリシリコン膜（６）
に注入した後、前記ポリシリコン膜（６） をパター
ニングする工程と、前記シリコン酸化膜（４）をエッチ
オフして除去する工程と、前記ポリシリコン膜（６）
の上面、下面及び側面に絶縁膜（７） を形成し、該絶
縁膜（７） の全面に対向電極（８） を形成する工程
と、を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】 半導体基板（１１）上に積層して形成
した絶縁膜（１２，１３，１４）に設けたコンタクトホ
ール（１２ａ，１３ａ，１４ａ） 内の導体の周囲に延
在するフィン型スタックト・キャパシタセルのフィンの
前記導体の周囲の近傍の環状部分の形状を円錐面に形成
したことを特徴とする半導体装置。 - 【請求項５】 請求項４記載の半導体装置の製造方法
であって、半導体基板（１１）の表面に第１のシリコン
酸化膜（１２）、シリコン窒化膜（１３）及び第２のシ
リコン酸化膜（１４）を形成する工程と、前記シリコン
酸化膜（１４）の表面にレジスト膜（１５）を形成し、
前記シリコン酸化膜膜（１２）、シリコン窒化膜（１３
）及びシリコン酸化膜（１４）に設けるコンタクトホー
ル（１２ａ，１３ａ，１４ａ） の位置に開口（１５ａ
） を形成する工程と、該開口（１５ａ） を形成した
前記レジスト膜（１５）をマスクとする等方性エッチン
グにより、前記シリコン酸化膜（１４）、シリコン窒化
膜（１３）及びシリコン酸化膜（１２）に前記開口（１
５ａ） よりも広いコンタクトホール（１４ａ） を形
成する工程と、該開口（１５ａ） を形成した前記レジ
スト膜（１５）をマスクとする異方性エッチングにより
、前記シリコン酸化膜（１４）、シリコン窒化膜（１３
）及びシリコン酸化膜（１２）の残存する膜に前記開口
（１５ａ） と同寸法のコンタクトホール（１４ｂ）
、コンタクトホール（１３ａ） 及びコンタクトホール
（１２ａ） を形成する工程と、前記レジスト膜（１５
）を除去し、前記シリコン酸化膜（１４）の表面及び前
記コンタクトホール（１２ａ，１３ａ，１４ａ，１４ｂ
） 内にポリシリコン膜（１６）を形成し、不純物を前
記ポリシリコン膜（１６）に注入した後、前記ポリシリ
コン膜（１６）をパターニングする工程と、前記シリコ
ン酸化膜（１４）をエッチオフして除去する工程と、前
記ポリシリコン膜（１６）の上面、下面及び側面に絶縁
膜（１７）を形成し、該絶縁膜（１７）の全面に対向電
極（１８）を形成する工程と、を含むことを特徴とする
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096531A JPH04326571A (ja) | 1991-04-26 | 1991-04-26 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3096531A JPH04326571A (ja) | 1991-04-26 | 1991-04-26 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04326571A true JPH04326571A (ja) | 1992-11-16 |
Family
ID=14167714
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3096531A Withdrawn JPH04326571A (ja) | 1991-04-26 | 1991-04-26 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04326571A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012848A (ja) * | 1996-06-10 | 1998-01-16 | Lg Semicon Co Ltd | キャパシタの構造及び製造方法 |
-
1991
- 1991-04-26 JP JP3096531A patent/JPH04326571A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1012848A (ja) * | 1996-06-10 | 1998-01-16 | Lg Semicon Co Ltd | キャパシタの構造及び製造方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
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