JP3141465B2 - スタックト型ｄｒａｍの製造方法 - Google Patents
スタックト型ｄｒａｍの製造方法Info
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- JP3141465B2 JP3141465B2 JP03321566A JP32156691A JP3141465B2 JP 3141465 B2 JP3141465 B2 JP 3141465B2 JP 03321566 A JP03321566 A JP 03321566A JP 32156691 A JP32156691 A JP 32156691A JP 3141465 B2 JP3141465 B2 JP 3141465B2
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Description
【０００１】
【産業上の利用分野】本発明はスタックト型ＤＲＡＭの
製造方法、更に詳しくはスタックト型ＤＲＡＭのメモリ
セルの形成方法に関する。
製造方法、更に詳しくはスタックト型ＤＲＡＭのメモリ
セルの形成方法に関する。
【０００２】
【従来の技術】現在、ＤＲＡＭメモリセルはスタックト
型が主流であるが、メモリセルの縮小化が進むにつれ
て、記憶ノードの容量を十分に確保することが困難にな
りつつある。記憶ノードの表面積を広げて記憶ノードの
容量を増加させる一手段として、ポリシリコンから成る
シリンダー構造を有する記憶ノードが提案されている。
型が主流であるが、メモリセルの縮小化が進むにつれ
て、記憶ノードの容量を十分に確保することが困難にな
りつつある。記憶ノードの表面積を広げて記憶ノードの
容量を増加させる一手段として、ポリシリコンから成る
シリンダー構造を有する記憶ノードが提案されている。
【０００３】このシリンダー構造を有する記憶ノードの
形成方法を、図１の右側の工程流れ図及び図４と図５を
参照して、以下説明する。
形成方法を、図１の右側の工程流れ図及び図４と図５を
参照して、以下説明する。
【０００４】先ず、ワード線１を形成した後（工程−１
１０）、ＰＧＳから成る絶縁膜１０Ａ及びシリコン窒化
膜１２にて少なくともワード線１とドレイン領域３を覆
い（工程−１２０）、次いでドレイン領域上の絶縁膜１
０Ａ及びシリコン窒化膜１２に埋込みコンタクト用の開
孔部１６を設ける（工程−１３０）（図４の（Ａ）参
照）。
１０）、ＰＧＳから成る絶縁膜１０Ａ及びシリコン窒化
膜１２にて少なくともワード線１とドレイン領域３を覆
い（工程−１２０）、次いでドレイン領域上の絶縁膜１
０Ａ及びシリコン窒化膜１２に埋込みコンタクト用の開
孔部１６を設ける（工程−１３０）（図４の（Ａ）参
照）。
【０００５】次に、シリコン窒化膜１２上及び開孔部１
６にポリシリコンから成る第１の蓄積電極層２０を形成
し（工程−１４０）、更に第１の蓄積電極層２０上にＳ
ｉＯ2 から成る酸化膜２２を形成する（工程−１５
０）。その後、第１の蓄積電極層２０及び酸化膜２２を
第１回目のリアクティブ・イオン・エッチング（以下、
単にＲＩＥという）にてパターニングする（工程−１６
０）（図４の（Ｂ）参照）。
６にポリシリコンから成る第１の蓄積電極層２０を形成
し（工程−１４０）、更に第１の蓄積電極層２０上にＳ
ｉＯ2 から成る酸化膜２２を形成する（工程−１５
０）。その後、第１の蓄積電極層２０及び酸化膜２２を
第１回目のリアクティブ・イオン・エッチング（以下、
単にＲＩＥという）にてパターニングする（工程−１６
０）（図４の（Ｂ）参照）。
【０００６】次に、酸化層２２の頂面上、及びパターニ
ングされた第１の蓄積電極層２０の側壁並びに酸化層２
２の側壁上にポリシリコンから成る第２の蓄積電極層２
４を形成（工程−１７０）する。この際、第１の蓄積電
極層２０にて覆われておらずしかも酸化膜２２の側壁２
２Ａ上の第２の蓄積電極層２４の延長部分にて覆われて
もいないシリコン窒化膜１２上にも第２の蓄積電極層２
４Ａが形成される（図４の（Ｃ）参照）。以下、このよ
うな第２の蓄積電極層の部分２４Ａを、シリコン窒化膜
上に堆積した第２の蓄積電極層部分ともいう。その後、
酸化膜２２の頂面上の第２の蓄積電極層２４を第２回目
のＲＩＥにてエッチングする（工程−１８０）。このと
き、シリコン窒化膜１２上に堆積した第２の蓄積電極層
部分２４Ａもエッチングされる。（図５の（Ａ）参
照）。
ングされた第１の蓄積電極層２０の側壁並びに酸化層２
２の側壁上にポリシリコンから成る第２の蓄積電極層２
４を形成（工程−１７０）する。この際、第１の蓄積電
極層２０にて覆われておらずしかも酸化膜２２の側壁２
２Ａ上の第２の蓄積電極層２４の延長部分にて覆われて
もいないシリコン窒化膜１２上にも第２の蓄積電極層２
４Ａが形成される（図４の（Ｃ）参照）。以下、このよ
うな第２の蓄積電極層の部分２４Ａを、シリコン窒化膜
上に堆積した第２の蓄積電極層部分ともいう。その後、
酸化膜２２の頂面上の第２の蓄積電極層２４を第２回目
のＲＩＥにてエッチングする（工程−１８０）。このと
き、シリコン窒化膜１２上に堆積した第２の蓄積電極層
部分２４Ａもエッチングされる。（図５の（Ａ）参
照）。
【０００７】次いで、酸化膜２２をウェットエッチング
する（工程−１９０）（図５の（Ｂ）参照）。シリコン
窒化膜１２は、ウェットエッチングに対するストッパー
としての役割を果たす。
する（工程−１９０）（図５の（Ｂ）参照）。シリコン
窒化膜１２は、ウェットエッチングに対するストッパー
としての役割を果たす。
【０００８】こうしてポリシリコンから成るシリンダー
構造２４Ｂを形成したのち、例えばキャパシタ用のＯＮ
Ｏ膜をシリンダー構造の表面に形成し、更にその上にプ
レート電極を形成することによって、記憶ノードを形成
する。
構造２４Ｂを形成したのち、例えばキャパシタ用のＯＮ
Ｏ膜をシリンダー構造の表面に形成し、更にその上にプ
レート電極を形成することによって、記憶ノードを形成
する。
【０００９】
【発明が解決しようとする課題】このようなシリンダー
構造を有する記憶ノードを形成する場合、２回のＲＩＥ
と１回のウェットエッチングを必要とする。工程−１８
０において、ポリシリコンから成る第２の蓄積電極層２
４の一部分をＲＩＥにてエッチングする。このとき、シ
リコン窒化膜１２上に堆積した第２の蓄積電極層部分２
４ＡもＲＩＥにてエッチングされるが、ＲＩＥによるエ
ッチングをシリコン窒化膜１２の所で止めるという難し
いエッチング操作が必要とされる（図５の（Ａ）参
照）。
構造を有する記憶ノードを形成する場合、２回のＲＩＥ
と１回のウェットエッチングを必要とする。工程−１８
０において、ポリシリコンから成る第２の蓄積電極層２
４の一部分をＲＩＥにてエッチングする。このとき、シ
リコン窒化膜１２上に堆積した第２の蓄積電極層部分２
４ＡもＲＩＥにてエッチングされるが、ＲＩＥによるエ
ッチングをシリコン窒化膜１２の所で止めるという難し
いエッチング操作が必要とされる（図５の（Ａ）参
照）。
【００１０】従って、本発明の目的は、シリンダー構造
を有する記憶ノードを備えたスタックト型ＤＲＡＭを、
従来技術で必要とされる上記の難しいエッチング操作を
必要とせずに、プロセス的に安定した方法で製造するこ
とができる方法を提供することにある。
を有する記憶ノードを備えたスタックト型ＤＲＡＭを、
従来技術で必要とされる上記の難しいエッチング操作を
必要とせずに、プロセス的に安定した方法で製造するこ
とができる方法を提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めに、本発明においては以下の工程を少なくとも採用し
た。 （イ）ワード線を形成した後、第１の絶縁膜、シリコン
窒化膜及び第２の絶縁膜にて少なくともワード線とドレ
イン領域を覆い、次いでドレイン領域上の第１の絶縁
膜、シリコン窒化膜及び第２の絶縁膜に開孔部を設ける
工程 （ロ）第２の絶縁膜上及び該開孔部に第１の蓄積電極層
を形成し、更に該第１の蓄積電極層上に酸化膜を形成し
た後、第１の蓄積電極層及び酸化膜をパターニングする
工程 （ハ）酸化層の頂面上、及びパターニングされた第１の
蓄積電極層並びに酸化層の側壁上に第２の蓄積電極層を
形成した後、酸化膜の頂面上の第２の蓄積電極層をエッ
チングする工程 （ニ）酸化膜及び第２の絶縁膜をエッチングする工程
めに、本発明においては以下の工程を少なくとも採用し
た。 （イ）ワード線を形成した後、第１の絶縁膜、シリコン
窒化膜及び第２の絶縁膜にて少なくともワード線とドレ
イン領域を覆い、次いでドレイン領域上の第１の絶縁
膜、シリコン窒化膜及び第２の絶縁膜に開孔部を設ける
工程 （ロ）第２の絶縁膜上及び該開孔部に第１の蓄積電極層
を形成し、更に該第１の蓄積電極層上に酸化膜を形成し
た後、第１の蓄積電極層及び酸化膜をパターニングする
工程 （ハ）酸化層の頂面上、及びパターニングされた第１の
蓄積電極層並びに酸化層の側壁上に第２の蓄積電極層を
形成した後、酸化膜の頂面上の第２の蓄積電極層をエッ
チングする工程 （ニ）酸化膜及び第２の絶縁膜をエッチングする工程
【００１２】本発明の製造方法においては、第１の絶縁
膜がＰＳＧ又はＰＳＧ／ＳｉＯ2 複合膜から成り、シリ
コン窒化膜がＳｉ3Ｎ4から成り、第２の絶縁膜がＳｉＯ
2 から成ることが好ましい。
膜がＰＳＧ又はＰＳＧ／ＳｉＯ2 複合膜から成り、シリ
コン窒化膜がＳｉ3Ｎ4から成り、第２の絶縁膜がＳｉＯ
2 から成ることが好ましい。
【００１３】
【作用】本発明のスタックト型ＤＲＡＭの製造方法にお
いては、従来技術と異なり、シリコン窒化膜の上に第２
の絶縁膜が形成されている。第１の蓄積電極層にて覆わ
れておらずしかも酸化膜の側壁上の第２の蓄積電極層の
延長部分にて覆われてもいない第２の絶縁膜上にも第２
の蓄積電極層が形成されている。以下、このような第２
の蓄積電極層の部分を、第２の絶縁膜上に堆積した第２
の蓄積電極層部分ともいう。ポリシリコンから成る第２
の蓄積電極層をＲＩＥにてエッチングする際（上記
（ハ）の工程）、かかる第２の絶縁膜上に堆積した第２
の蓄積電極層部分もＲＩＥにてエッチングされる。この
ＲＩＥによるエッチングに対して、第２の絶縁膜がスト
ッパーとしての役割を果たす。従って、従来技術におい
てＲＩＥによる第２の蓄積電極層のエッチングをシリコ
ン窒化膜の所で止めるという難しいエッチング操作を必
要としない。尚、シリコン窒化膜は、ウェットエッチン
グ（上記（ニ）の工程）に対するストッパーとしての役
割を果たす。また、第１の蓄積電極層及び酸化膜をＲＩ
Ｅにてパターニングする際（上記（ロ）の工程）、第１
の蓄積電極層にエッチ残りが生じないように充分にＲＩ
Ｅする必要はない。第１の蓄積電極層及び酸化膜の側壁
が垂直となるようにＲＩＥすれば充分である。第１の蓄
積電極層のエッチ残りは、上記（ハ）の工程で除去され
るからである。
いては、従来技術と異なり、シリコン窒化膜の上に第２
の絶縁膜が形成されている。第１の蓄積電極層にて覆わ
れておらずしかも酸化膜の側壁上の第２の蓄積電極層の
延長部分にて覆われてもいない第２の絶縁膜上にも第２
の蓄積電極層が形成されている。以下、このような第２
の蓄積電極層の部分を、第２の絶縁膜上に堆積した第２
の蓄積電極層部分ともいう。ポリシリコンから成る第２
の蓄積電極層をＲＩＥにてエッチングする際（上記
（ハ）の工程）、かかる第２の絶縁膜上に堆積した第２
の蓄積電極層部分もＲＩＥにてエッチングされる。この
ＲＩＥによるエッチングに対して、第２の絶縁膜がスト
ッパーとしての役割を果たす。従って、従来技術におい
てＲＩＥによる第２の蓄積電極層のエッチングをシリコ
ン窒化膜の所で止めるという難しいエッチング操作を必
要としない。尚、シリコン窒化膜は、ウェットエッチン
グ（上記（ニ）の工程）に対するストッパーとしての役
割を果たす。また、第１の蓄積電極層及び酸化膜をＲＩ
Ｅにてパターニングする際（上記（ロ）の工程）、第１
の蓄積電極層にエッチ残りが生じないように充分にＲＩ
Ｅする必要はない。第１の蓄積電極層及び酸化膜の側壁
が垂直となるようにＲＩＥすれば充分である。第１の蓄
積電極層のエッチ残りは、上記（ハ）の工程で除去され
るからである。
【００１４】
【実施例】以下、本発明の方法を図１の左側の工程流れ
図、及び図２並びに図３に基づき説明する。
図、及び図２並びに図３に基づき説明する。
【００１５】先ず、ポリシリコンあるいはポリサイドか
ら成るワード線１を形成する（工程−１０）。次に、Ｐ
ＳＧあるいはＰＳＧ／ＳｉＯ2 複合膜から成る第１の絶
縁膜１０及びＳｉ3Ｎ4から成るシリコン窒化膜１２にて
少なくともワード線１とドレイン領域３を覆う（工程−
２０）。
ら成るワード線１を形成する（工程−１０）。次に、Ｐ
ＳＧあるいはＰＳＧ／ＳｉＯ2 複合膜から成る第１の絶
縁膜１０及びＳｉ3Ｎ4から成るシリコン窒化膜１２にて
少なくともワード線１とドレイン領域３を覆う（工程−
２０）。
【００１６】次に、従来技術とは異なり、シリコン窒化
膜１２上に第２の絶縁膜１４を形成する（工程−２
５）。第２の絶縁膜１４はＳｉＯ2 から成ることが好ま
しい。
膜１２上に第２の絶縁膜１４を形成する（工程−２
５）。第２の絶縁膜１４はＳｉＯ2 から成ることが好ま
しい。
【００１７】次いで、ドレイン領域上の第１の絶縁膜１
０、シリコン窒化膜１２及び第２の絶縁膜１４に埋込み
コンタクト用の開孔部１６を設ける（工程−３０）。そ
の後、第２の絶縁膜１４上及び開孔部１６にポリシリコ
ンから成る第１の蓄積電極層２０を形成し（工程−４
０）、更に第１の蓄積電極層２０上にＳｉＯ2 から成る
酸化膜２２を形成（工程−５０）した後、第１の蓄積電
極層２０及び酸化膜２２を第１回目のＲＩＥにてパター
ニングする（工程−６０）（図２の（Ａ）参照）。第１
回目のＲＩＥをエンドポイントジャストにて止め、オー
バーエッチングを行わない。段差部等に第１の蓄積電極
層２０のエッチ残り２０Ａが生じてもよい。このエッチ
残り２０Ａは後に述べる第２回目のＲＩＥにて完全に除
去されるからである。尚、第２回のＲＩＥによる除去を
完全なものとするために、フッ酸系のエッチング液によ
って若干のライトエッチングを行って、エッチ残り２０
Ａ上の酸化膜を除去しておくことが望ましい。
０、シリコン窒化膜１２及び第２の絶縁膜１４に埋込み
コンタクト用の開孔部１６を設ける（工程−３０）。そ
の後、第２の絶縁膜１４上及び開孔部１６にポリシリコ
ンから成る第１の蓄積電極層２０を形成し（工程−４
０）、更に第１の蓄積電極層２０上にＳｉＯ2 から成る
酸化膜２２を形成（工程−５０）した後、第１の蓄積電
極層２０及び酸化膜２２を第１回目のＲＩＥにてパター
ニングする（工程−６０）（図２の（Ａ）参照）。第１
回目のＲＩＥをエンドポイントジャストにて止め、オー
バーエッチングを行わない。段差部等に第１の蓄積電極
層２０のエッチ残り２０Ａが生じてもよい。このエッチ
残り２０Ａは後に述べる第２回目のＲＩＥにて完全に除
去されるからである。尚、第２回のＲＩＥによる除去を
完全なものとするために、フッ酸系のエッチング液によ
って若干のライトエッチングを行って、エッチ残り２０
Ａ上の酸化膜を除去しておくことが望ましい。
【００１８】次に、酸化層２２の頂面上、及びパターニ
ングされた第１の蓄積電極層２０の側壁並びに酸化層２
２の側壁上にポリシリコンから成る第２の蓄積電極層２
４を形成する（工程−７０）。このとき、第２の絶縁膜
１４Ａ上に堆積した第２の蓄積電極層部分２４Ａが形成
される（図２の（Ｂ）参照）。
ングされた第１の蓄積電極層２０の側壁並びに酸化層２
２の側壁上にポリシリコンから成る第２の蓄積電極層２
４を形成する（工程−７０）。このとき、第２の絶縁膜
１４Ａ上に堆積した第２の蓄積電極層部分２４Ａが形成
される（図２の（Ｂ）参照）。
【００１９】次いで、酸化膜２２の頂面上の第２の蓄積
電極層２４を第２回目のＲＩＥにてエッチングする（工
程−８０）（図２の（Ｃ）参照）。この際、第２の絶縁
膜１４Ａ上に堆積した第２の蓄積電極層部分２４Ａ、及
び第２の絶縁膜１４Ａ上に残存する第１の蓄積電極層の
エッチ残りもＲＩＥにてエッチングされるが、第２の絶
縁膜１４はＲＩＥによるエッチングに対するストッパー
として働く。従来技術においては、かかる第２の絶縁膜
が存在しないため、シリコン窒化膜の所でＲＩＥによる
エッチングを止めるといった難しいエッチング操作を必
要とする。尚、第２回目のＲＩＥにおいては、第１及び
第２の蓄積電極層を構成するポリシリコンのエッチ残り
が生じないように、オーバーエッチングを行う必要があ
る。このようなオーバーエッチングを行い且つ下地のシ
リコン窒化膜を残すことは、従来の方法では実現が困難
である。
電極層２４を第２回目のＲＩＥにてエッチングする（工
程−８０）（図２の（Ｃ）参照）。この際、第２の絶縁
膜１４Ａ上に堆積した第２の蓄積電極層部分２４Ａ、及
び第２の絶縁膜１４Ａ上に残存する第１の蓄積電極層の
エッチ残りもＲＩＥにてエッチングされるが、第２の絶
縁膜１４はＲＩＥによるエッチングに対するストッパー
として働く。従来技術においては、かかる第２の絶縁膜
が存在しないため、シリコン窒化膜の所でＲＩＥによる
エッチングを止めるといった難しいエッチング操作を必
要とする。尚、第２回目のＲＩＥにおいては、第１及び
第２の蓄積電極層を構成するポリシリコンのエッチ残り
が生じないように、オーバーエッチングを行う必要があ
る。このようなオーバーエッチングを行い且つ下地のシ
リコン窒化膜を残すことは、従来の方法では実現が困難
である。
【００２０】次いで、酸化膜２２及び第２の絶縁膜１４
をウェットエッチングする（工程−９０）（図３の
（Ａ）参照）。フッ酸系のエッチング液を使用すること
が望ましい。このとき、シリコン窒化膜１２はウェット
エッチングに対するストッパーとしての役割を果たす。
をウェットエッチングする（工程−９０）（図３の
（Ａ）参照）。フッ酸系のエッチング液を使用すること
が望ましい。このとき、シリコン窒化膜１２はウェット
エッチングに対するストッパーとしての役割を果たす。
【００２１】こうしてポリシリコンから成るシリンダー
構造２４Ｂを形成したのち、例えばキャパシタ用のＯＮ
Ｏ膜２６をシリンダー構造の表面に形成し、更にその上
にプレート電極２８を形成することによって、記憶ノー
ドが形成される（図３に（Ｂ）参照）。以降、通常の製
造方法に基づいてＤＲＡＭを完成させればよい。
構造２４Ｂを形成したのち、例えばキャパシタ用のＯＮ
Ｏ膜２６をシリンダー構造の表面に形成し、更にその上
にプレート電極２８を形成することによって、記憶ノー
ドが形成される（図３に（Ｂ）参照）。以降、通常の製
造方法に基づいてＤＲＡＭを完成させればよい。
【００２２】
【発明の効果】本発明のスタックト型ＤＲＡＭの製造方
法によれば、従来技術において必要とされる、第２の蓄
積電極層のＲＩＥによるエッチングをシリコン窒化膜の
所で止めるという難しいエッチング操作を必要とせず、
プロセス的に安定した方法で、シリンダー構造を有する
記憶ノードを備えたスタックト型ＤＲＡＭを製造するこ
とができる。
法によれば、従来技術において必要とされる、第２の蓄
積電極層のＲＩＥによるエッチングをシリコン窒化膜の
所で止めるという難しいエッチング操作を必要とせず、
プロセス的に安定した方法で、シリンダー構造を有する
記憶ノードを備えたスタックト型ＤＲＡＭを製造するこ
とができる。
【図１】スタックト型ＤＲＡＭの本発明による製造方法
及び従来の製造方法の工程流れ図である。
及び従来の製造方法の工程流れ図である。
【図２】本発明の製造方法の工程を示すための、メモリ
セルの模式的な断面図である。
セルの模式的な断面図である。
【図３】図２に続き、本発明の製造方法の工程を示すた
めの、メモリセルの模式的な断面図である。
めの、メモリセルの模式的な断面図である。
【図４】従来のシリンダー構造を有するＤＲＡＭの製造
方法の工程を示すための、メモリセルの模式的な断面図
である。
方法の工程を示すための、メモリセルの模式的な断面図
である。
【図５】図４に続き、従来の製造方法の工程を示すため
の、メモリセルの模式的な断面図である。
の、メモリセルの模式的な断面図である。
１ ワード線 ３ ドレイン領域 １０ 第１の絶縁膜 １２ シリコン窒化膜 １４ 第２の絶縁膜 １６ 開孔部 ２０ 第１の蓄積電極 ２２ 酸化膜 ２４ 第２の蓄積電極 ２６ ＯＮＯ膜 ２８ プレート電極
フロントページの続き (56)参考文献 特開 平４−61265（ＪＰ，Ａ) 特開 平４−252070（ＪＰ，Ａ) 特開 平２−260453（ＪＰ，Ａ) 特開 平３−232271（ＪＰ，Ａ) 特開 平５−218333（ＪＰ，Ａ) 特開 平４−318966（ＪＰ，Ａ) 特開 平４−192461（ＪＰ，Ａ) 特開 平４−65161（ＪＰ，Ａ) 特開 平２−312269（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (2)
- 【請求項１】（イ）ワード線を形成した後、第１の絶縁
膜、シリコン窒化膜及び第２の絶縁膜にて少なくともワ
ード線とドレイン領域を覆い、次いでドレイン領域上の
第１の絶縁膜、シリコン窒化膜及び第２の絶縁膜に開孔
部を設ける工程と、 （ロ）第２の絶縁膜上及び該開孔部に第１の蓄積電極層
を形成し、更に該第１の蓄積電極層上に酸化膜を形成し
た後、第１の蓄積電極層及び酸化膜をパターニングする
工程と、 （ハ）酸化層の頂面上、及びパターニングされた第１の
蓄積電極層並びに酸化層の側壁上に第２の蓄積電極層を
形成した後、酸化膜の頂面上の第２の蓄積電極層をエッ
チングする工程と、 （ニ）酸化膜及び第２の絶縁膜をエッチングする工程、 とから少なくとも成ることを特徴とするスタックト型Ｄ
ＲＡＭの製造方法。 - 【請求項２】前記第１の絶縁膜はＰＳＧ又はＰＳＧとＳ
ｉＯ2 の複合膜から成り、前記シリコン窒化膜はＳｉ3
Ｎ4から成り、前記第２の絶縁膜はＳｉＯ2 から成るこ
とを特徴とする請求項１に記載のスタックト型ＤＲＡＭ
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03321566A JP3141465B2 (ja) | 1991-11-11 | 1991-11-11 | スタックト型ｄｒａｍの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03321566A JP3141465B2 (ja) | 1991-11-11 | 1991-11-11 | スタックト型ｄｒａｍの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05136371A JPH05136371A (ja) | 1993-06-01 |
| JP3141465B2 true JP3141465B2 (ja) | 2001-03-05 |
Family
ID=18134002
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03321566A Expired - Fee Related JP3141465B2 (ja) | 1991-11-11 | 1991-11-11 | スタックト型ｄｒａｍの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3141465B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100306902B1 (ko) * | 1993-12-21 | 2001-12-15 | 김영환 | 반도체장치의캐피시터제조방법 |
| JP2790110B2 (ja) * | 1996-02-28 | 1998-08-27 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1991
- 1991-11-11 JP JP03321566A patent/JP3141465B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH05136371A (ja) | 1993-06-01 |
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