KR960003778B1 - 반도체 장치의 저장 노드 전극 제조 방법 - Google Patents
반도체 장치의 저장 노드 전극 제조 방법 Download PDFInfo
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Abstract
내용 없음.
Description
제 1 도는 종래의 저장 노드 전극의 일 실시예를 설명하기 위한 단면도.
제 2 도는 본 발명의 저장 노드 전극의 일 실시예를 설명하기 위한 단면도.
제 3 도는 제 2 도의 제조를 설명하기 위한 공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
1, 4, 6 : 산화막 2 : 나이트라이드, 제 1 폴리실리콘
5 : 제 2 폴리실리콘 7 : 제 3 폴리실리콘
본 발명은 반도체 장치의 메모리 소자용 저장 노드 전극(Storage Node Electrode)에 관한 것으로, 특히 캐패시턴스(Capacitance)를 극대화시켜 64 Mb DRAM(Mega Byte Dynamic Random Access Memory)급 이상의 고 집적 소자에 적당하도록 한 반도체 장치의 저장 노드 전극 제조 방법에 관한 것이다.
종래의 기술은 제 1 도와 같이 중앙에 트렌치(Trench)가 형성된 산화막(1)위에 나이트라이드(Nitride) (2)가 형성되고, 상기 트레치를 포함한 표면 중앙에 단일 왕관 또는 실린더(Single Crown 또는 Sylinder) 형태와 같은 저장 노드 전극(이온이 도우프(Dope)된 폴리실리콘)이 형성되어 이루어진다.
그러나, 이와같은 종래의 기술에 있어서는 캐패시턴스의 크기를 개선하기 위하여 저장 노드 전극의 상측을 높게 형성 할 경우 셀(Cell)의 높이가 더욱 높아져 셀 주변(Periphery)과의 단차를 더욱 심화시키므로 이후 공정에서 그 단차에 때문에 콘택(Contact), 금속 등의 형성이 어려워진다.
본 발명은 이와같은 종래의 결점을 감안하여 안출한 것으로, 특히 저장 노드 전극을 더블 왕관(Double Crown)형태로 제조하므로써 셀의 높이를 낮게 하여 셀 주변과의 단차를 줄이면서도 캐패시턴스를 증가시킬 수 있는 반도체 장치의 저장 노드 전극 제조 방법을 제공하는데 그 목적이 있다.
이하에서 이와 같은 목적을 달성하기 위한 본 발명의 실시예를 첨부된 도면에 의하여 상세히 설명하면 다음과 같다.
제 2 도는 본 발명의 단면도로, 중앙에 트렌치가 형성된 산화막(1)위에 나이트라이드(2)가 형성되는 것은 종래와 같으며, 상기 트레치를 포함한 표면 중앙에 더블 왕관 또는 실린더 형태와 끝은 저장 노드 전극(이온이 도우프된 폴리실리콘)이 형성되어 이루어진다.
이와같은 본 발명의 제조는 제 3 도(a)와 같이 셀 영역(본 발명의 도면중에 도시하지 않음)에 산화막(1)을 평탄화 하고, 그 위에 나이트라이드(2)를 증착(Deposition)한후 (b)와 같이 노드 콘택 영역을 제외한 표면에 감광막(본 발명의 도면중에 도시하지 않음)을 패터닝(Patterning)하고, CHF3나 CF4가스를 사용하여 RIE(Reactive Ion Etching) 또는 MERIE(Magnetic Enhanced RIE) 또는 ECR(Electron Cyclotron Resonance) 또는 TCP(Transform Coupled Plasma)방법으로 노드 콘택 영역의 산화막(1)과 나이트라이드(2)를 제거하여 트렌치를 형성한 후 감광막을 제거한다.
다음, (c)와 같이 상기 트렌치의 표면과 나이트라이드(2) 표면에 제 1 폴리실리콘(이온이 도우프된 폴리실리콘) (3)을 증착하고, 트렌치가 메워지도록 전표면에 5000 옹스트롬(Angstrom)이상의 두께 만큼 산화막(4)을 증착한 후(d)와 같이 저장 노드 영역에 감광막(본 발명의 도면중에 도시하지 않음)을 형성하고, CHF3나 CF4가스를 사용하여 RIE 또는 MERIE 또는 ECR 또는 TCP 방법으로 저장 노드 영역을 제외한 산화막(4)을 제거하고, HBr이나 Cl2가스를 사용하여 RIE 또는 MERIE 또는 ECR 또는 TCP 방법으로 저장 노드 영역을 제외한 부분의 제 1 폴리실리콘(3)을 제거한다.
이어서, 상기 감광막을 제거한 후 (e)와 같이 산화막(4)이 도포되도록 전표면에 제 2 폴리실리콘(이온이 도우프된 폴리실리콘) (5), 산화막(6)을 차례로 증착하고, (f)와같이 에치 백(Etch Back)하므로써 상기 제 2 폴리실리콘(5) 상부와 양측의 산화막(6)을 제거하여 제 2 폴리실리콘(5)에 산화막(6)으로 이루어지는 측벽을 형성한 후 에치 백하여 제 2 폴리실리콘(5) 상부와 양측을 제거한다.
또한, (g)와 같이 전 표면이 도포되도록 제 3 폴리실리콘(이온이 도우프된 폴리실리콘) (7)을 증착하고, (h)와 같이 에치 백하여 제 3 폴리실리콘(7)의 상부를 제거한 후 BOE(Bufferd Oxide Etchant) 용액에 담그어 산화막(4, 6)을 제거하여 더블 왕관 형태와 같은 저장 노드 전극을 형성한다.
이상에서 설명한 바와같이 본 발명은 비교적 단순한 측벽 공정을 이용하여 더블왕관 형태의 저장 노드 전극을 형성하므로써 셀과 그 주변의 단차 증가없이 캐패시턴스를 크게 할 수 있는 효과가 있다.
Claims (4)
- 셀 영역에 산화막(1)을 평탄화 하고, 그 위에 나이트라이드(2)를 증착한 후 노드 콘택 영역을 제외한 표면에 감광막을 패터닝하고, 노드 콘택 영역의 산화막(1)과 나이트라이드(2)를 제거하여 트렌치를 형성하는 단계와, 상기 감광막을 제거하고, 트렌치의 표면과 나이트라이드(2) 표면에 제 1 폴리실리콘(3)을 증착한 후 전표면에 5000 옹스트롬 이상의 두께 만큼 산화막(4)을 증착하여 트렌치가 메워지도록 하는 단계와, 저장 노드 영역에 감광막을 형성하고, 저장 노드 영역을 제외한 산화막(4), 제 1 폴리실리콘(3)을 제거한 후 상기 감광막을 제거하는 단계와, 전 표면에 제 2 폴리실리콘(5), 산화막(6)을 차례로 증착하여 산화막(4)이 도포되도록 하고, 에치 백하여 상기 제 2 폴리실리콘(5) 상부와 양측의 산화막(6)을 제거하여 제 2 폴리실리콘(5)의 측벽을 형성한 후 에치백하여 제 2 폴리실리콘(5) 상부와 양측을 제거하는 단계와, 전 표면에 제 3 폴리실리콘(7)을 증착하고, 에치 백하여 제 3 폴리실리콘(7)의 상부를 제거한 후 BOE 용액에 담그어 상기 산화막(4, 6)을 제거하므로써 저장 노드 전극을 형성하는 단계를 차례로 실시하여 이루어지는 반도체 장치의 저장 노드 전극 제조 방법.
- 제 1 항에 있어서, 노드 콘택 영역의 산화막(1)과 나이트라이드(2)를 제거할때 CHF3또는 CF4가스를 사용하여 RIE, MERIE, ECR, TCP 방법중 적어도 한가지 이상의 방법을 사용하여 제거하는 반도체 장치의 저장 노드 전극 제조 방법.
- 제 1 항에 있어서, 저장 노드 영역을 제외한 산화막(4)을 제거할때 CHF3또는 CF4가스를 사용하여 RIE, MERIE, ECR, TCP 방법중 적어도 한가지 이상의 방법을 사용하여 제거하는 반도체 장치의 저장 노드 전극 제조 방법.
- 제 1 항에 있어서, 저장 노드 영역을 제외한 제 1 폴리실리콘(3)을 제거할 때 HBr 또는 Cl2가스를 사용하여 RIE, MERIE, ECR, TCP 방법중 적어도 한가지 이상의 방법을 사용하여 제거하는 반도체 장치의 저장 노드 전극 제조 방법.
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| KR1019920019030A KR960003778B1 (ko) | 1992-10-16 | 1992-10-16 | 반도체 장치의 저장 노드 전극 제조 방법 |
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| KR1019920019030A KR960003778B1 (ko) | 1992-10-16 | 1992-10-16 | 반도체 장치의 저장 노드 전극 제조 방법 |
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| KR100400763B1 (ko) * | 1996-11-27 | 2003-12-31 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
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| KR940010343A (ko) | 1994-05-26 |
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