JPH0637271A - 半導体メモリ素子の製造方法 - Google Patents
半導体メモリ素子の製造方法Info
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- JPH0637271A JPH0637271A JP4187131A JP18713192A JPH0637271A JP H0637271 A JPH0637271 A JP H0637271A JP 4187131 A JP4187131 A JP 4187131A JP 18713192 A JP18713192 A JP 18713192A JP H0637271 A JPH0637271 A JP H0637271A
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- side wall
- capacitor
- forming
- electrode
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Abstract
(57)【要約】
【目的】 キャパシタの主部と外周部とを接続する底部
をエッチングの環境によらずに形成する。 【構成】 半導体基板表面に形成されたトランジスタの
一方の端子に、上記半導体基板上に形成されたキャパシ
タの一方の電極を接続したメモリセルを複数個有する半
導体メモリ素子の製造方法において、キャパシタの主部
形成時に主部以外の部分における主部を構成する導電性
材料を完全にエッチングにより除去し、次に主部側壁部
を形成する導電性材料を堆積する際に同時に主部と外周
部とを接続する底部を形成する。 【効果】 主部部分形成時に導電性厚膜のエッチング制
御による底部の薄膜の形成が不要となる。
をエッチングの環境によらずに形成する。 【構成】 半導体基板表面に形成されたトランジスタの
一方の端子に、上記半導体基板上に形成されたキャパシ
タの一方の電極を接続したメモリセルを複数個有する半
導体メモリ素子の製造方法において、キャパシタの主部
形成時に主部以外の部分における主部を構成する導電性
材料を完全にエッチングにより除去し、次に主部側壁部
を形成する導電性材料を堆積する際に同時に主部と外周
部とを接続する底部を形成する。 【効果】 主部部分形成時に導電性厚膜のエッチング制
御による底部の薄膜の形成が不要となる。
Description
【０００１】
【産業上の利用分野】この発明は半導体メモリ素子の製
造方法に関し、さらに詳しくはスタック型ＤＲＡＭ等の
半導体メモリ素子の製造方法に関する。
造方法に関し、さらに詳しくはスタック型ＤＲＡＭ等の
半導体メモリ素子の製造方法に関する。
【０００２】
【従来の技術】高集積化の先端を走るＤＲＡＭは、３年
毎に４倍の割合で記憶容量が増大しており、今後、１６
Ｍビット、６４Ｍビット、２５６Ｍビットと順次容量が
増加していくと予想される。このような集積度の向上を
図る上で、ＤＲＡＭの記憶単位であるメモリセル面積を
縮小していく必要がある。
毎に４倍の割合で記憶容量が増大しており、今後、１６
Ｍビット、６４Ｍビット、２５６Ｍビットと順次容量が
増加していくと予想される。このような集積度の向上を
図る上で、ＤＲＡＭの記憶単位であるメモリセル面積を
縮小していく必要がある。
【０００３】メモリセル面積を縮小する場合は、放射線
によるソフトエラーを防止すると共に十分なＳ／Ｎ比を
確保することが必要となり、そのためにはメモリセル内
の電荷蓄積容量をある最低値以上に保たねばならない。
このため、キャパシタをＭＯＳトランジスタ上に形成し
て、面積利用効率を上げたいわゆるスタック型メモリセ
ルが有望となっている。しかしながら、このスタック型
メモリセルはセル面積の縮小に伴ってキャパシタ面積が
減少するため、蓄積電荷容量も急激に減少するという問
題がある。
によるソフトエラーを防止すると共に十分なＳ／Ｎ比を
確保することが必要となり、そのためにはメモリセル内
の電荷蓄積容量をある最低値以上に保たねばならない。
このため、キャパシタをＭＯＳトランジスタ上に形成し
て、面積利用効率を上げたいわゆるスタック型メモリセ
ルが有望となっている。しかしながら、このスタック型
メモリセルはセル面積の縮小に伴ってキャパシタ面積が
減少するため、蓄積電荷容量も急激に減少するという問
題がある。
【０００４】この問題を解決するために、本出願人は先
に、限られたセル面積でもって蓄積電荷容量を増大でき
る半導体メモリ素子を提案した（特開平３─２２５５９
号公報）。この半導体メモリ素子はいわゆるスタック型
構造で、半導体基板の表面に形成されたトランジスタ上
に、このトランジスタのソース領域に一方の電極（蓄積
電極）がつながるキャパシタを積層してメモリセルが構
成されている。上記キャパシタの蓄積電極は、柱状また
はカップ状をなす主部と、この主部の側壁の外周近傍を
離間してリング状に取り巻く外周部と、上記主部の端部
と外周部の端部とを一体に連結する底部とからなってい
る。上記キャパシタの他方の電極（上部電極）は、絶縁
膜を挟んで上記電極の主部、外周部および底部に各々対
向する部分からなっている。この半導体メモリ素子は、
限られたセル面積でキャパシタの蓄積電極と上部電極の
対向面積を増大させて大容量化することができ、従っ
て、１６Ｍビットあるいはそれ以上に高集積化する場合
にも、必要とされる最低値以上の電荷蓄積容量を確保す
ることができる。
に、限られたセル面積でもって蓄積電荷容量を増大でき
る半導体メモリ素子を提案した（特開平３─２２５５９
号公報）。この半導体メモリ素子はいわゆるスタック型
構造で、半導体基板の表面に形成されたトランジスタ上
に、このトランジスタのソース領域に一方の電極（蓄積
電極）がつながるキャパシタを積層してメモリセルが構
成されている。上記キャパシタの蓄積電極は、柱状また
はカップ状をなす主部と、この主部の側壁の外周近傍を
離間してリング状に取り巻く外周部と、上記主部の端部
と外周部の端部とを一体に連結する底部とからなってい
る。上記キャパシタの他方の電極（上部電極）は、絶縁
膜を挟んで上記電極の主部、外周部および底部に各々対
向する部分からなっている。この半導体メモリ素子は、
限られたセル面積でキャパシタの蓄積電極と上部電極の
対向面積を増大させて大容量化することができ、従っ
て、１６Ｍビットあるいはそれ以上に高集積化する場合
にも、必要とされる最低値以上の電荷蓄積容量を確保す
ることができる。
【０００５】
【発明が解決しようとする課題】上記キャパシタの蓄積
電極の上記主部の端部と外周部の端部とを一体に連結す
る底部を形成する加工方法として、これまでは、上記主
部を形成する導電性材料で同時に底部も形成していた。
すなわち、主部を形成する導電性材料を基板全面に堆積
させ、その上に形成される絶縁膜をマスクとしてエッチ
ングにより主部部分を形成する際に、主部の端部と連結
する底部を同時に形成するために、上記エッチングの際
に底部の膜厚に相当するだけ主部を形成する導電性材料
を残してエッチングするようにして形成されていた。
電極の上記主部の端部と外周部の端部とを一体に連結す
る底部を形成する加工方法として、これまでは、上記主
部を形成する導電性材料で同時に底部も形成していた。
すなわち、主部を形成する導電性材料を基板全面に堆積
させ、その上に形成される絶縁膜をマスクとしてエッチ
ングにより主部部分を形成する際に、主部の端部と連結
する底部を同時に形成するために、上記エッチングの際
に底部の膜厚に相当するだけ主部を形成する導電性材料
を残してエッチングするようにして形成されていた。
【０００６】しかし上記方法では、エッチングの環境に
よりエッチングの反応速度が異なるために、底部の膜厚
を制御するためには、予めエッチングの反応速度を把握
しなければならないという問題があった。また、ウェハ
面内およびウェハ間のエッチングの反応速度の違いによ
り、底部の膜厚を制御しにくいという問題があった。こ
の発明の目的は、上記主部と上記外周部とを接続する底
部をエッチングの環境によらず形成することができる半
導体メモリ素子の製造方法を提供することにある。
よりエッチングの反応速度が異なるために、底部の膜厚
を制御するためには、予めエッチングの反応速度を把握
しなければならないという問題があった。また、ウェハ
面内およびウェハ間のエッチングの反応速度の違いによ
り、底部の膜厚を制御しにくいという問題があった。こ
の発明の目的は、上記主部と上記外周部とを接続する底
部をエッチングの環境によらず形成することができる半
導体メモリ素子の製造方法を提供することにある。
【０００７】
【課題を解決するための手段】上記した問題点を解決す
るために、この発明は半導体基板表面に形成されたトラ
ンジスタと上記トランジスタの端子に一方の電極がつな
がるキャパシタとからなるメモリセルを複数個有し、上
記キャパシタの上記一方の電極が、柱状またはカップ状
をなす主部と、この主部の側壁の外周近傍を離間して取
り巻く外周部と、上記主部の端部と外周部の端部とを接
続する底部とからなり、上記キャパシタの他方の電極が
絶縁膜を挟んで上記一方の電極の各部に対向する半導体
メモリ素子の製造方法であって、（ｉ）上記主部を形成
する工程において、導電性材料からなる第１の膜を基板
全面に形成し、主部形成部分の上面に第１の膜と選択的
にエッチング可能な材料からなる第２の膜を形成してこ
の第２の膜をマスクとして主部形成部分以外の導電性材
料からなる第１の膜が完全に除去されるまでエッチング
する工程と、(ii) 導電性材料からなり主部に接して側
壁部及び底部を形成する第３の膜と、第１および第３の
膜と選択的にエッチング可能な材料からなる第４の膜を
上記基板全面上に順次堆積する工程と、(iii)上記主部
の側壁部に接する部分以外の上記第４の膜を除去し、上
記側壁部を密着して取り巻く外周側壁膜を形成する工程
と、(iv) 導電性材料からなる第５の膜を上記基板全面
上に堆積する工程と、(v)上記外周側壁膜に接する部分
以外の上記第５の膜を除去し、上記外周側壁膜を密着し
て取り巻く外周部を形成する一方、キャパシタ領域の周
囲に露出した第３の膜をエッチングして除去し、側壁部
及び外周部を形成する工程と (vi) 上記主部と上記外周
部との間に露出した上記第４の膜を除去する工程と、(v
ii)キャパシタ絶縁膜を挟んで上記主部、底部及び外周
部にそれぞれ対向する他方の電極を形成する工程とを有
する半導体メモリ素子の製造方法が提供される。
るために、この発明は半導体基板表面に形成されたトラ
ンジスタと上記トランジスタの端子に一方の電極がつな
がるキャパシタとからなるメモリセルを複数個有し、上
記キャパシタの上記一方の電極が、柱状またはカップ状
をなす主部と、この主部の側壁の外周近傍を離間して取
り巻く外周部と、上記主部の端部と外周部の端部とを接
続する底部とからなり、上記キャパシタの他方の電極が
絶縁膜を挟んで上記一方の電極の各部に対向する半導体
メモリ素子の製造方法であって、（ｉ）上記主部を形成
する工程において、導電性材料からなる第１の膜を基板
全面に形成し、主部形成部分の上面に第１の膜と選択的
にエッチング可能な材料からなる第２の膜を形成してこ
の第２の膜をマスクとして主部形成部分以外の導電性材
料からなる第１の膜が完全に除去されるまでエッチング
する工程と、(ii) 導電性材料からなり主部に接して側
壁部及び底部を形成する第３の膜と、第１および第３の
膜と選択的にエッチング可能な材料からなる第４の膜を
上記基板全面上に順次堆積する工程と、(iii)上記主部
の側壁部に接する部分以外の上記第４の膜を除去し、上
記側壁部を密着して取り巻く外周側壁膜を形成する工程
と、(iv) 導電性材料からなる第５の膜を上記基板全面
上に堆積する工程と、(v)上記外周側壁膜に接する部分
以外の上記第５の膜を除去し、上記外周側壁膜を密着し
て取り巻く外周部を形成する一方、キャパシタ領域の周
囲に露出した第３の膜をエッチングして除去し、側壁部
及び外周部を形成する工程と (vi) 上記主部と上記外周
部との間に露出した上記第４の膜を除去する工程と、(v
ii)キャパシタ絶縁膜を挟んで上記主部、底部及び外周
部にそれぞれ対向する他方の電極を形成する工程とを有
する半導体メモリ素子の製造方法が提供される。
【０００８】この発明において用いられる半導体基板
は、通常、基板として用いられるものであれば特に限定
されるものではないが、シリコン基板が好ましい。ま
た、この半導体基板上に形成されているトランジスタ
は、公知の方法により形成されているものであり、その
一方の端子に、キャパシタの一方の電極である、蓄積電
極が接続されている。
は、通常、基板として用いられるものであれば特に限定
されるものではないが、シリコン基板が好ましい。ま
た、この半導体基板上に形成されているトランジスタ
は、公知の方法により形成されているものであり、その
一方の端子に、キャパシタの一方の電極である、蓄積電
極が接続されている。
【０００９】また、キャパシタの一方の電極である蓄積
電極の主部を形成する導電性材料からなる第１の膜、第
３の膜及び第５の膜は、通常、電極として用いられる材
料であれば特に限定されるものではなく、ポリシリコ
ン、シリサイド又はポリサイド等を用いることができ
る。しかし、この場合、加工性等の点からポリシリコン
が好ましい。また、第１、第３及び第５の膜の膜厚も特
に限定されるものではないが、それぞれ、５００〜５０
００Å程度、５００〜１０００Å程度、５００〜１００
０Å程度が好ましい。第１、第３及び第５の膜としてポ
リシリコンを形成する場合には、公知の方法、例えば、
ＣＶＤ法等により形成することができる。
電極の主部を形成する導電性材料からなる第１の膜、第
３の膜及び第５の膜は、通常、電極として用いられる材
料であれば特に限定されるものではなく、ポリシリコ
ン、シリサイド又はポリサイド等を用いることができ
る。しかし、この場合、加工性等の点からポリシリコン
が好ましい。また、第１、第３及び第５の膜の膜厚も特
に限定されるものではないが、それぞれ、５００〜５０
００Å程度、５００〜１０００Å程度、５００〜１００
０Å程度が好ましい。第１、第３及び第５の膜としてポ
リシリコンを形成する場合には、公知の方法、例えば、
ＣＶＤ法等により形成することができる。
【００１０】また、第２及び第４の膜としては、ＳｉＯ
2 膜又はＳｉ3 Ｎ4 膜が好ましく、特に、電極材料との
選択比が大きいものが好ましい。これらの絶縁膜は、公
知の方法、例えば、ＣＶＤ法等により形成することがで
きる。これらの膜厚としては、それぞれ、５００〜６０
００Å程度、５００〜１０００Å程度が好ましい。ま
た、この発明におけるキャパシタ絶縁膜としては、Ｓｉ
3 Ｎ4 ／ＳｉＯ2 の複合膜又はＰＺＴ、ＰＬＺＴ等の強
誘電体膜を用いることができ、その膜厚は酸化膜の誘電
率で換算した膜厚が３０〜８０Å程度が好ましい。さら
に、キャパシタの他方の電極であるプレート電極は、上
記電極材料を用いることができ、その膜厚は５００〜２
０００Å程度が好ましい。
2 膜又はＳｉ3 Ｎ4 膜が好ましく、特に、電極材料との
選択比が大きいものが好ましい。これらの絶縁膜は、公
知の方法、例えば、ＣＶＤ法等により形成することがで
きる。これらの膜厚としては、それぞれ、５００〜６０
００Å程度、５００〜１０００Å程度が好ましい。ま
た、この発明におけるキャパシタ絶縁膜としては、Ｓｉ
3 Ｎ4 ／ＳｉＯ2 の複合膜又はＰＺＴ、ＰＬＺＴ等の強
誘電体膜を用いることができ、その膜厚は酸化膜の誘電
率で換算した膜厚が３０〜８０Å程度が好ましい。さら
に、キャパシタの他方の電極であるプレート電極は、上
記電極材料を用いることができ、その膜厚は５００〜２
０００Å程度が好ましい。
【００１１】
【作用】この発明は、上記主部の加工において、キャパ
シタ領域の周囲の導電性材料からなる第１の膜が完全に
除去されるまでエッチングし、その後、キャパシタの蓄
積電極の上記主部の端部と上記外周部の端部とを接続す
る底部として導電性材料からなる第３の膜を堆積する。
上記第３の膜はＣＶＤ（化学気相成長）法により半導体
基板上に均一に堆積する。したがって、主部形成の際に
底部形成のために底部領域を薄膜として残すエッチング
が不要となり、エッチングの環境、例えば、ウェハ面お
よびウェハ間のエッチングの反応速度の違い等によら
ず、主部と外周部を接続する底部との膜厚を制御し、形
成することができる。
シタ領域の周囲の導電性材料からなる第１の膜が完全に
除去されるまでエッチングし、その後、キャパシタの蓄
積電極の上記主部の端部と上記外周部の端部とを接続す
る底部として導電性材料からなる第３の膜を堆積する。
上記第３の膜はＣＶＤ（化学気相成長）法により半導体
基板上に均一に堆積する。したがって、主部形成の際に
底部形成のために底部領域を薄膜として残すエッチング
が不要となり、エッチングの環境、例えば、ウェハ面お
よびウェハ間のエッチングの反応速度の違い等によら
ず、主部と外周部を接続する底部との膜厚を制御し、形
成することができる。
【００１２】また、主部の形状を柱状のみならずカップ
状とすることにより、側壁部が主部と接触していた部分
が露出可能となり、側壁部も外周部も共に柱状に形成さ
れるため電極面積が増大し、キャパシタの蓄積電極と上
部電極の対向面積が増大することとなる。
状とすることにより、側壁部が主部と接触していた部分
が露出可能となり、側壁部も外周部も共に柱状に形成さ
れるため電極面積が増大し、キャパシタの蓄積電極と上
部電極の対向面積が増大することとなる。
【００１３】
【実施例】以下、この発明の半導体メモリ素子の製造方
法の一実施例を図面を用いて説明する。図１〜図６は第
一の実施例の半導体メモリ素子の製造方法を工程順に示
している。
法の一実施例を図面を用いて説明する。図１〜図６は第
一の実施例の半導体メモリ素子の製造方法を工程順に示
している。
【００１４】まず、図１に示すように、公知の手順に
よってＳｉ基板１上にトランジスタＴを形成し、この基
板１上にキャパシタ下の層間絶縁膜として１０００Åの
厚さのＳｉＯ2 膜（６）と５００Å厚さのＳｉ3 Ｎ4 膜
（７）とをＣＶＤ（化学気相成長）法により順次堆積す
る。ここで、（２）は選択酸化法で形成したＳｉＯ2か
らなる素子分離領域、（３）は熱酸化法で形成したＳｉ
Ｏ2 からなるゲート絶縁膜、（４）は燐ドープポリシリ
コンからなるゲート電極（ワード線）、（５）は砒素イ
オンを注入して形成したＮ+ のソース領域とドレイン領
域、（５ａ）はＬＤＤ構造をなすＮ- 領域を示してい
る。また、上記Ｓｉ3 Ｎ4 膜（７）は、後述する工程
で行うフッ化水素酸処理から下地ＳｉＯ2 膜（６）を保
護する目的で形成したものである。そして、ＳｉＯ2 膜
（６）、Ｓｉ3 Ｎ4 膜（７）にコンタクトホール（８）
を開口して、第１の膜として５０００Å厚さのポリシリ
コン膜（９）、第２の膜として１０００Åの厚さのＳｉ
Ｏ2 膜（１０）をそれぞれＣＶＤ法により順次全面に堆
積する。ここでポリシリコン膜（９）の膜厚は、最終的
に形成される蓄積電極（図６中、１６）の高さに設定す
る。続いて、リソグラフィ工程によってキャパシタを形
成すべき領域にレジストを形成し、このレジストをマス
クとして、ＳｉＯ2 膜（１０）を反応性イオンエッチン
グ法によって矩形の電極形状に加工する。この後、上記
レジストを除去する。
よってＳｉ基板１上にトランジスタＴを形成し、この基
板１上にキャパシタ下の層間絶縁膜として１０００Åの
厚さのＳｉＯ2 膜（６）と５００Å厚さのＳｉ3 Ｎ4 膜
（７）とをＣＶＤ（化学気相成長）法により順次堆積す
る。ここで、（２）は選択酸化法で形成したＳｉＯ2か
らなる素子分離領域、（３）は熱酸化法で形成したＳｉ
Ｏ2 からなるゲート絶縁膜、（４）は燐ドープポリシリ
コンからなるゲート電極（ワード線）、（５）は砒素イ
オンを注入して形成したＮ+ のソース領域とドレイン領
域、（５ａ）はＬＤＤ構造をなすＮ- 領域を示してい
る。また、上記Ｓｉ3 Ｎ4 膜（７）は、後述する工程
で行うフッ化水素酸処理から下地ＳｉＯ2 膜（６）を保
護する目的で形成したものである。そして、ＳｉＯ2 膜
（６）、Ｓｉ3 Ｎ4 膜（７）にコンタクトホール（８）
を開口して、第１の膜として５０００Å厚さのポリシリ
コン膜（９）、第２の膜として１０００Åの厚さのＳｉ
Ｏ2 膜（１０）をそれぞれＣＶＤ法により順次全面に堆
積する。ここでポリシリコン膜（９）の膜厚は、最終的
に形成される蓄積電極（図６中、１６）の高さに設定す
る。続いて、リソグラフィ工程によってキャパシタを形
成すべき領域にレジストを形成し、このレジストをマス
クとして、ＳｉＯ2 膜（１０）を反応性イオンエッチン
グ法によって矩形の電極形状に加工する。この後、上記
レジストを除去する。
【００１５】次に、図２に示すように、ＳｉＯ2 膜
（１０）をマスクとして、ポリシリコン膜（９）を反応
性イオンエッチング法によって加工することにより、主
部１１を形成する。この際、主部１１を形成しない部分
のポリシリコン膜（９）を、Ｓｉ3 Ｎ4 膜（７）に達す
るまで全てエッチングして除去する。 次に、図３に示すように、側壁部を形成する第３の膜
として厚さ５００Åのポリシリコン膜（１２）をＣＶＤ
法によって全面に堆積する。
（１０）をマスクとして、ポリシリコン膜（９）を反応
性イオンエッチング法によって加工することにより、主
部１１を形成する。この際、主部１１を形成しない部分
のポリシリコン膜（９）を、Ｓｉ3 Ｎ4 膜（７）に達す
るまで全てエッチングして除去する。 次に、図３に示すように、側壁部を形成する第３の膜
として厚さ５００Åのポリシリコン膜（１２）をＣＶＤ
法によって全面に堆積する。
【００１６】次に、図４に示すように、ＣＶＤ法によ
って第４の膜として厚さ１０００ÅのＳｉＯ2 膜（１
３）を全面に堆積して、工程で形成した主部１１の側
壁部に接する外周側壁膜の部分を残してＳｉＯ2 膜（１
３）を反応性イオンエッチング法によって除去する。こ
のようにして、上記主部１１の側壁部に接してＳｉＯ2
膜からなる外周側壁膜（１３）を形成する。
って第４の膜として厚さ１０００ÅのＳｉＯ2 膜（１
３）を全面に堆積して、工程で形成した主部１１の側
壁部に接する外周側壁膜の部分を残してＳｉＯ2 膜（１
３）を反応性イオンエッチング法によって除去する。こ
のようにして、上記主部１１の側壁部に接してＳｉＯ2
膜からなる外周側壁膜（１３）を形成する。
【００１７】次に、第５の膜として厚さ５００Åのポ
リシリコン膜（１４）を全面に堆積した後、反応性イオ
ンエッチング法によって、上記主部に接する側壁部及び
外周側壁膜に接する外周部以外のポリシリコン膜（１
２）およびポリシリコン膜（１４）を完全にエッチング
して除去する。このようにして、図５に示すように、ポ
リシリコンからなり、上記外周側壁膜（１３）に密接し
て取り巻くポリシリコン膜からなる外周部（１４）、側
壁部（１２）および外周部（１４）を接続する底部（１
５）を形成する。
リシリコン膜（１４）を全面に堆積した後、反応性イオ
ンエッチング法によって、上記主部に接する側壁部及び
外周側壁膜に接する外周部以外のポリシリコン膜（１
２）およびポリシリコン膜（１４）を完全にエッチング
して除去する。このようにして、図５に示すように、ポ
リシリコンからなり、上記外周側壁膜（１３）に密接し
て取り巻くポリシリコン膜からなる外周部（１４）、側
壁部（１２）および外周部（１４）を接続する底部（１
５）を形成する。
【００１８】次に、フッ化水素酸を含有するエッチン
グ液を用いてＳｉＯ2 膜（１０）および外周側壁膜（１
３）を除去する。このようにして、ポリシリコンからな
る蓄積電極（１６）が形成される。ＰＯＣｌ3 を拡散源
とした固相熱拡散法により、蓄積電極（１６）に燐をド
ーピングした後、図６に示すように、キャパシタ絶縁膜
（１７）を形成し、キャパシタの他方の電極として、上
記蓄積電極（１６）の各部に対向し、複数のメモリセル
の共通配線となるプレート電極（１８）を形成する。キ
ャパシタ絶縁膜（１７）は、ＬＰＣＶＤ（減圧化学気相
成長法）によりＳｉ3 Ｎ4 膜を形成した後、熱酸化法に
よりＳｉ3 Ｎ4 膜表面を酸化して形成する。すなわち、
ＳｉＯ2 ／Ｓｉ3 Ｎ4 二層膜とした。また、プレート電
極（１８）は、燐ドープポリシリコンを材料として形成
した。
グ液を用いてＳｉＯ2 膜（１０）および外周側壁膜（１
３）を除去する。このようにして、ポリシリコンからな
る蓄積電極（１６）が形成される。ＰＯＣｌ3 を拡散源
とした固相熱拡散法により、蓄積電極（１６）に燐をド
ーピングした後、図６に示すように、キャパシタ絶縁膜
（１７）を形成し、キャパシタの他方の電極として、上
記蓄積電極（１６）の各部に対向し、複数のメモリセル
の共通配線となるプレート電極（１８）を形成する。キ
ャパシタ絶縁膜（１７）は、ＬＰＣＶＤ（減圧化学気相
成長法）によりＳｉ3 Ｎ4 膜を形成した後、熱酸化法に
よりＳｉ3 Ｎ4 膜表面を酸化して形成する。すなわち、
ＳｉＯ2 ／Ｓｉ3 Ｎ4 二層膜とした。また、プレート電
極（１８）は、燐ドープポリシリコンを材料として形成
した。
【００１９】次に、第二の実施例を以下に説明する。図
７および図８は第二の実施例を説明するための図で、図
７は第１の実施例の図１に、また図８は第１の実施例の
図６の工程にそれぞれ相当する。まず、第１の実施例と
同じように、Ｓｉ基板（２１）上にトランジスタ
（Ｔ’）を形成して、この基板（２１）上にキャパシタ
下の層間絶縁膜としてＳｉＯ2膜（２６）とＳｉ3 Ｎ4
膜（２７）とをＣＶＤ（化学気相成長）法により順次堆
積する。その後、図７に示すように、上記ＳｉＯ2 膜
（２６）とＳｉ3 Ｎ4 膜（２７）にコンタクトホール
（２８）を開口して、第１の膜としてポリシリコン膜
（３１）、第２の膜としてＳｉＯ2 膜（３０）をそれぞ
れＣＶＤ法により順次全面に堆積する。ここで、ポリシ
リコン膜（３１）とＳｉＯ2 膜（３０）を合わせた膜厚
を第１の実施例のそれと同じとし、ポリシリコン（３
１）をＳｉＯ2 膜（３０）に比べて薄く設定する。本実
施例では、ポリシリコン（３１）の膜厚を５００Å、Ｓ
ｉＯ2 膜（３０）の膜厚を５５００Åとした。
７および図８は第二の実施例を説明するための図で、図
７は第１の実施例の図１に、また図８は第１の実施例の
図６の工程にそれぞれ相当する。まず、第１の実施例と
同じように、Ｓｉ基板（２１）上にトランジスタ
（Ｔ’）を形成して、この基板（２１）上にキャパシタ
下の層間絶縁膜としてＳｉＯ2膜（２６）とＳｉ3 Ｎ4
膜（２７）とをＣＶＤ（化学気相成長）法により順次堆
積する。その後、図７に示すように、上記ＳｉＯ2 膜
（２６）とＳｉ3 Ｎ4 膜（２７）にコンタクトホール
（２８）を開口して、第１の膜としてポリシリコン膜
（３１）、第２の膜としてＳｉＯ2 膜（３０）をそれぞ
れＣＶＤ法により順次全面に堆積する。ここで、ポリシ
リコン膜（３１）とＳｉＯ2 膜（３０）を合わせた膜厚
を第１の実施例のそれと同じとし、ポリシリコン（３
１）をＳｉＯ2 膜（３０）に比べて薄く設定する。本実
施例では、ポリシリコン（３１）の膜厚を５００Å、Ｓ
ｉＯ2 膜（３０）の膜厚を５５００Åとした。
【００２０】以下、第１の実施例と全く同じ手順によ
り、図８に示すように、外周部（３４）だけでなく側壁
部のポリシリコン膜（３２）も二つの側壁面を有する構
造をなすので、蓄積電極（３６）とプレート電極（３
８）の対向面積を増大させることができる。なお、上述
した二つの実施例では、ビット線を形成する前にキャパ
シタを形成したが、これに限らず、ビット線を形成した
後キャパシタを形成しても良い。
り、図８に示すように、外周部（３４）だけでなく側壁
部のポリシリコン膜（３２）も二つの側壁面を有する構
造をなすので、蓄積電極（３６）とプレート電極（３
８）の対向面積を増大させることができる。なお、上述
した二つの実施例では、ビット線を形成する前にキャパ
シタを形成したが、これに限らず、ビット線を形成した
後キャパシタを形成しても良い。
【００２１】
【発明の効果】以上説明したように、この発明の半導体
メモリ素子の製造方法では、底部形成時において、底部
の部分の膜厚をエッチングにより制御する必要がないの
で、エッチングの環境、すなわちウェハ面内およびウェ
ハ間のエッチングの反応速度の違いによらず、主部と外
周部を接続する底部の膜厚を制御し、形成することがで
きる。また主部の膜厚を薄くしたことにより、キャパシ
タにおける電極の対向面積を増大させることができ、メ
モリセルの電荷蓄積容量を増大させることができる。
メモリ素子の製造方法では、底部形成時において、底部
の部分の膜厚をエッチングにより制御する必要がないの
で、エッチングの環境、すなわちウェハ面内およびウェ
ハ間のエッチングの反応速度の違いによらず、主部と外
周部を接続する底部の膜厚を制御し、形成することがで
きる。また主部の膜厚を薄くしたことにより、キャパシ
タにおける電極の対向面積を増大させることができ、メ
モリセルの電荷蓄積容量を増大させることができる。
【図１】この発明の半導体メモリ素子の実施例における
製造工程の第１ステップを示す要部の概略断面図であ
る。
製造工程の第１ステップを示す要部の概略断面図であ
る。
【図２】第２ステップを示す要部の概略断面図である。
【図３】第３ステップを示す要部の概略断面図である。
【図４】第４ステップを示す要部の概略断面図である。
【図５】第５ステップを示す要部の概略断面図である。
【図６】第６ステップを示す要部の概略断面図である。
【図７】この発明の半導体メモリ素子の別の実施例にお
ける製造工程の第１ステップを示す要部の概略断面図で
ある。
ける製造工程の第１ステップを示す要部の概略断面図で
ある。
【図８】上記実施例における第６ステップを示す要部の
概略断面図である。
概略断面図である。
【符号の説明】 １、２１ シリコン基板（半導体基板） ９ ポリシリコン膜（第１の膜） １０ ＳｉＯ2 膜（第２の膜） １１、３１ 主部 １２、３２ ポリシリコン膜（第３の膜、側壁部） １３ ＳｉＯ2 膜（第４の膜、外周側壁膜） １４、３４ ポリシリコン膜（第５の膜、外周部） １５ 底部 １６、３６ 一方の電極（蓄積電極） １７、３７ キャパシタ絶縁膜 １８、３８ 他方の電極（プレート電極）
Claims (1)
- 【請求項１】 半導体基板表面に形成されたトランジス
タと上記トランジスタの端子に一方の電極がつながるキ
ャパシタとからなるメモリセルを複数個有し、上記キャ
パシタの上記一方の電極が、柱状またはカップ状をなす
主部と、この主部の側壁の外周近傍を離間して取り巻く
外周部と、上記主部の端部と外周部の端部とを接続する
底部とからなり、上記キャパシタの他方の電極が絶縁膜
を挟んで上記一方の電極の各部に対向する半導体メモリ
素子の製造方法であって、 （ｉ）上記主部を形成する工程において、導電性材料か
らなる第１の膜を基板全面に形成し、主部形成部分の上
面に第１の膜と選択的にエッチング可能な材料からなる
第２の膜を形成してこの第２の膜をマスクとして主部形
成部分以外の導電性材料からなる第１の膜が完全に除去
されるまでエッチングする工程と、 (ii) 導電性材料からなり主部に接して側壁部及び底部
を形成する第３の膜と、第１および第３の膜と選択的に
エッチング可能な材料からなる第４の膜を上記基板全面
上に順次堆積する工程と、 (iii)上記主部の側壁部に接する部分以外の上記第４の
膜を除去し、上記側壁部を密着して取り巻く外周側壁膜
を形成する工程と、 (iv) 導電性材料からなる第５の膜を上記基板全面上に
堆積する工程と、 (v)上記外周側壁膜に接する部分以外の上記第５の膜を
除去し、上記外周側壁膜を密着して取り巻く外周部を形
成する一方、キャパシタ領域の周囲に露出した第３の膜
をエッチングして除去し、側壁部及び外周部を形成する
工程と、 (vi)上記主部と上記外周部との間に露出した上記第４の
膜を除去する工程と、 (vii)キャパシタ絶縁膜を挟んで上記主部、底部及び外
周部にそれぞれ対向する他方の電極を形成する工程とを
有することを特徴とする半導体メモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187131A JPH0637271A (ja) | 1992-07-14 | 1992-07-14 | 半導体メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4187131A JPH0637271A (ja) | 1992-07-14 | 1992-07-14 | 半導体メモリ素子の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0637271A true JPH0637271A (ja) | 1994-02-10 |
Family
ID=16200671
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4187131A Pending JPH0637271A (ja) | 1992-07-14 | 1992-07-14 | 半導体メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0637271A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130873A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| EP0766314A1 (en) * | 1995-09-29 | 1997-04-02 | Nec Corporation | Stacked capacitor DRAM cell and method of making the same |
-
1992
- 1992-07-14 JP JP4187131A patent/JPH0637271A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07130873A (ja) * | 1993-11-01 | 1995-05-19 | Nec Corp | 半導体装置の製造方法 |
| EP0766314A1 (en) * | 1995-09-29 | 1997-04-02 | Nec Corporation | Stacked capacitor DRAM cell and method of making the same |
| US5837594A (en) * | 1995-09-29 | 1998-11-17 | Nec Corporation | Method of manufacturing a semiconductor device wherein one of capacitor electrodes comprises a conductor pole and a tray-shaped conductor layer |
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