TW202404038A - 具有圍繞閘極結構之字元線的記憶體元件 - Google Patents

具有圍繞閘極結構之字元線的記憶體元件 Download PDF

Info

Publication number
TW202404038A
TW202404038A TW111148497A TW111148497A TW202404038A TW 202404038 A TW202404038 A TW 202404038A TW 111148497 A TW111148497 A TW 111148497A TW 111148497 A TW111148497 A TW 111148497A TW 202404038 A TW202404038 A TW 202404038A
Authority
TW
Taiwan
Prior art keywords
dielectric
memory device
capacitor
gate structure
word line
Prior art date
Application number
TW111148497A
Other languages
English (en)
Inventor
章思堯
Original Assignee
南亞科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南亞科技股份有限公司 filed Critical 南亞科技股份有限公司
Publication of TW202404038A publication Critical patent/TW202404038A/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/488—Word lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/038—Making the capacitor or connections thereto the capacitor being in a trench in the substrate
    • H10B12/0383—Making the capacitor or connections thereto the capacitor being in a trench in the substrate wherein the transistor is vertical
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/37—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate
    • H10B12/373—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor being at least partially in a trench in the substrate the capacitor extending under or around the transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

本揭露提供一種具有圍繞一閘極結構的一字元線的記憶體元件及該記憶體元件的製備方法。該記憶體元件具有一第一介電質，圍繞一電容器設置；一第二介電質，設置在該第一介電質與該電容器上；一字元線，埋設在該第二介電質中；以及一閘極結構，設置在該電容器上並延伸經過該第二介電質，其中該閘極結構至少部分被該字元線所圍繞。

Description

具有圍繞閘極結構之字元線的記憶體元件
本申請案主張美國第17/862,527號專利申請案之優先權（即優先權日為「2022年7月12日」），其內容以全文引用之方式併入本文中。
本揭露關於一種記憶體元件以及其製備方法。特別是有關於一種具有圍繞一閘極結構的一字元線的記憶體元件及該記憶體元件的製備方法。
動態隨機存取記憶體(DRAM)是一種半導體配置，用於將資料位元儲存在一積體電路(IC)內的獨立電容器中。DRAM通常形成為溝槽電容器DRAM單元。一種製造埋入式閘極電極的先進方法包括構建一電晶體與一字元線在一主動區(AA)中的一溝槽中的一閘極電極，而該主動區被一淺溝隔離(STI)結構所圍繞。
在過去的幾十年裡，隨著一半導體製造技術的不斷進步，電子元件的尺寸也相應縮小。隨著一單元電晶體的一尺寸減小到數奈米的長度，可能會發生重疊偏移。重疊偏移可能導致未對準並顯著降低單元電晶體的效能。因此，希望開發解決相關製造挑戰的改善。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一第一介電質，圍繞一電容器設置；一第二介電質，設置在該第一介電質與該電容器上；一字元線，埋設在該第二介電質中；以及一閘極結構，設置在該電容器上並延伸經過該第二介電質；其中該閘極結構至少部分被該字元線所圍繞。
在一些實施例中，該第二介電質的一部分延伸經過該字元線並被該字元線所圍繞。
在一些實施例中，該第二介電質的該部分與該閘極結構分隔開。
在一些實施例中，該閘極結構與該第二介電質的該部分之間的一最短距離在大約3nm到大約8nm的一範圍內。
在一些實施例中，該字元線包括鎢(W)。
在一些實施例中，該閘極結構包括一閘極介電質以及一閘極電極，該閘極電極被該閘極介電質所圍繞。
在一些實施例中，該閘極電極電性連接到該電容器。
在一些實施例中，該字元線接觸該閘極介電質。
在一些實施例中，該閘極介電質包括氧化矽，且該閘極電極包括氧化銦鎵鋅(IGZO)。
在一些實施例中，該第一介電質的一厚度大致大於該第二介電質的一厚度。
在一些實施例中，該第二介電質的該厚度在大約90nm到大約110nm的一範圍內。
在一些實施例中，該電容器包括一第一導電組件以及一第二導電組件，該第二導電組件設置在該第一導電組件上。
在一些實施例中，該第二導電組件接觸該閘極結構。
在一些實施例中，該第一導電組件包括矽，且該第二導電組件包括氧化銦錫(ITO)。
在一些實施例中，該閘極結構的一寬度在大約20nm到大約30nm的一範圍內。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一第一介電質，圍繞一電容器設置；一第二介電質，設置在該第一介電質與該電容器上；一字元線，埋設在該第二介電質中；以及一閘極結構，設置在該電容器上並被該第二介電質與該字元線髓圍繞；其中該閘極結構的至少一部分被該字元線所包圍。
在一些實施例中，該閘極結構大致正交於該字元線。
在一些實施例中，該閘極結構垂直對準該電容器。
在一些實施例中，該電容器被一介電襯墊所圍繞，其中該介電襯墊包括氧化物以及氮化物。
在一些實施例中，該電容器的一寬度大致大於該閘極結構的一寬度。
本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一第一介電質以及被該第一介電質所圍繞的一電容器；將一第一介電層、一導電層以及一第二介電層依序設置在該第一介電質與該電容器上；形成一第一溝槽，該第一溝槽延伸經過該第二介電層、該導電層以及該第一介電層；將一犧牲材料設置在該第一溝槽內；移除該第二介電層；設置一第三介電層以共形於延伸經過該導電層的該犧牲材料；將一圖案化遮罩設置在該導電層上、在經過該導電層而暴露的該犧牲材料上以及在圍繞該犧牲材料的該第三介電層上；移除該導電層與該第一介電層經過該圖案化遮罩而暴露的部分以形成一第二溝槽；移除該圖案化遮罩；將一第四介電層設置在該第二溝槽內；以及移除該犧牲材料。
在一些實施例中，該犧牲材料包括非晶矽(a-Si)或多晶矽。
在一些實施例中，該犧牲材料設置在大致小於400ºC的一溫度。
在一些實施例中，該第一介電層、該第三介電層與該第四介電層一體成形而形成一第二介電質。
在一些實施例中，在移除該犧牲材料之後，形成延伸經過該第二介電質以及至少部分被該導電層所圍繞的一第三溝槽。
在一些實施例中，該製備方法還包括形成一閘極結構在該第三溝槽內。
在一些實施例中，該閘極結構的形成包括設置一閘極介電質以共形於該第三溝槽，以及將一閘極電極設置在該電容器上。
在一些實施例中，該閘極電極被該閘極介電質所圍繞。
在一些實施例中，藉由濕蝕刻而移除該犧牲材料。
在一些實施例中，該犧牲材料接觸該第一介電層、該導電層以及該第三介電層。
在一些實施例中，在形成該第二溝槽之後，該犧牲材料的至少一部分被該導電層所包圍。
在一些實施例中，該第四介電層的至少一部分被該第一介電層所圍繞。
在一些實施例中，該犧牲材料設置在該電容器上。
在一些實施例中，該第一溝槽暴露該電容器的至少一部分。
在一些實施例中，該圖案化遮罩包括碳或氮化物。
綜上所述，由於在後續所形成的一閘極結構的一位置處設置一犧牲材料，這種提前位置界定可以防止閘極結構的重層偏移。在一些實施例中，由於犧牲材料隨後被閘極結構所替代，因此可以容易地形成被字元線所圍繞的閘極結構，並且這種替代可以防止閘極結構被字元線不完全圍繞。因此，改善記憶體元件的效能以及製造記憶體元件的一製程。
上文已相當廣泛地概述本揭露之技術特徵及優點，俾使下文之本揭露詳細描述得以獲得較佳瞭解。構成本揭露之申請專利範圍標的之其它技術特徵及優點將描述於下文。本揭露所屬技術領域中具有通常知識者應瞭解，可相當容易地利用下文揭示之概念與特定實施例可作為修改或設計其它結構或製程而實現與本揭露相同之目的。本揭露所屬技術領域中具有通常知識者亦應瞭解，這類等效建構無法脫離後附之申請專利範圍所界定之本揭露的精神和範圍。
以下描述了組件和配置的具體範例，以簡化本揭露之實施例。當然，這些實施例僅用以例示，並非意圖限制本揭露之範圍。舉例而言，在敘述中第一部件形成於第二部件之上，可能包含形成第一和第二部件直接接觸的實施例，也可能包含額外的部件形成於第一和第二部件之間，使得第一和第二部件不會直接接觸的實施例。另外，本揭露之實施例可能在許多範例中重複參照標號及/或字母。這些重複的目的是為了簡化和清楚，除非內文中特別說明，其本身並非代表各種實施例及/或所討論的配置之間有特定的關係。
此外，本揭露可以在各種例子中重複元件編號及/或字母。這種重複是為了簡單與清楚的目的，並且其本身並不規定所討論的各種實施例及/或配置之間的關係。
此外，為易於說明，本文中可能使用例如「之下(beneath)」、「下面(below)」、「下部的(lower)」、「上方(above)」、「上部的(upper)」等空間相對關係用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對關係 用語旨在除圖中所繪示的取向外亦囊括元件在使用或操作中的不同取向。所述裝置可具有其他取向(旋轉90度或處於其他取向)且本文中所用的空間相對關係描述語可同樣相應地進行解釋。
圖1是剖視示意圖，例示本揭露一實施例的記憶體元件100。圖2是剖視頂視示意圖，例示沿著圖1的剖線A-A的記憶體元件100的剖面。在一些實施例中，記憶體元件100包括排列成行與列的數個單位單元。
在一些實施例中，記憶體元件100包括一第一介電質101，圍繞一電容器102設置。在一些實施例中，第一介電質101包括相互堆疊的多個介電層。在一些實施例中，第一介電質101包含介電質材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。
在一些實施例中，第一介電質101包括一第一絕緣層101a以及一第二絕緣層101b，而第二絕緣層101b設置在第一絕緣層101a上。在一些實施例中，第一絕緣層101a包括氧化物，而第二絕緣層101b包括氮化物。在一些實施例中，第一絕緣層101a與第二絕緣層101b包含介電材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。在一些實施例中，第一絕緣層101a的一厚度大致上大於第二絕緣層101b的一厚度。
在一些實施例中，電容器102包括一第一導電組件102a以及一第二導電組件102b。在一些實施例中，第一導電組件102a延伸經過第一絕緣層101a並且部分地穿過第二絕緣層101b。在一些實施例中，第一導電組件102a被一介電襯墊102c所圍繞。在一些實施例中，第一導電組件102a包括導電或半導體材料，例如矽。在一些實施例中，電容器102的一剖面成一圓形形狀。
在一些實施例中，第二導電組件102b設置在第一導電組件102a之上。在一些實施例中，第二導電組件102b部分延伸經過第二絕緣層101b。在一些實施例中，第二導電組件102b被介電襯墊102c所圍繞。在一些實施例中，第二導電組件102b包括導電材料，例如氧化銦錫(ITO)或類似物。在一些實施例中，第二導電組件102b是設置在第一介電質101下方的一基底的一汲極區。
在一些實施例中，介電襯墊102c延伸經過第一介電質101並且圍繞第一導電組件102a與第二導電組件102b。在一些實施例中，介電襯墊102c包含介電材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。在一些實施例中，介電襯墊102c包括分別延伸經過第一介電質101的數層。在一些實施例中，介電襯墊102c是圍繞第一導電組件102a與第二導電組件102b的一氮化物-氧化物-氮化物(NON)結構。
在一些實施例中，記憶體元件100包括設置在第一介電質101與電容器102上的一第二介電質103。在一些實施例中，第二介電質103包括相互堆疊的多個介電質層。在一些實施例中，第二介電質103包含一介電材料，例如氧化矽、氮化矽、氮氧化矽、類似物或其組合。
在一些實施例中，第二介電質103包括相互堆疊的多個氧化物層。在一些實施例中，第一介電質101與第二介電質103包括相同或不同的材料。在一些實施例中，第一介電質101的一厚度T1大致上大於第二介電質103的一厚度T2。在一些實施例中，第二介電質103的厚度T2在大約90nm到大約110nm的一範圍內。在一些實施例中，厚度T2大約為100nm。
在一些實施例中，記憶體元件100包括一字元線104，埋設在第二介電質103中。在一些實施例中，字元線104部分地在第二介電質103內延伸。在一些實施例中，字元線104在第一質電101上以及在第二介電質103內水平延伸。在一些實施例中，第二介電質103的一部分延伸經過字元線104並被字元線104所圍繞。在一些實施例中，字元線104包括導電材料，例如鎢(W)或類似物。在一些實施例中，字元線104的一寬度W2在大約30nm到大約40nm的一範圍內。
在一些實施例中，記憶體元件100包括一閘極結構105，設置在電容器102上方並延伸經過第二介電質103。在一些實施例中，閘極結構105被第二介電質103與字元線104所圍繞。閘極結構105至少部分地被字元線104所圍繞。閘極結構105的至少一部分被字元線104所包圍。
在一些實施例中，閘極結構105設置在電容器102上。在一些實施例中，閘極結構105與電容器102垂直對準。在一些實施例中，閘極結構105接觸電容器102的第二導電組件102b。在一些實施例中，閘極結構105大致上正交於字元線104。在一些實施例中，閘極結構105的一寬度W1在大約20nm到大約30nm的一範圍內。在一些實施例中，寬度W1大約為25nm。
在一些實施例中，第二介電質103的一部分與閘極結構105分隔開。在一些實施例中，閘極結構105與第二介電質103的該部分之間的一最短距離D1在大約3nm到大約8nm的一範圍內。在一些實施例中，最短距離D1在大約5nm到大約7nm的一範圍內。在一些實施例中，電容器102的一寬度W3大致上大於閘極結構105的寬度W1。在一些實施例中，閘極結構105的一剖面呈一圓形形狀。
在一些實施例中，閘極結構105包括一閘極介電質105b以及一閘極電極105a，閘極電極105a被閘極介電質105b所圍繞。在一些實施例中，閘極電極105a電性連接到電容器102。閘極電極105a接觸第二導電組件102b。在一些實施例中，閘極電極105a包括導電材料，例如氧化銦鎵鋅(IGZO)或類似物。
在一些實施例中，閘極介電質105b包圍閘極電極105a。在一些實施例中，字元線104接觸閘極介電質105b。在一些實施例中，閘極介電質105b包括介電材料，例如氧化矽或類似物。由於每一個閘極結構105都被字元線104所圍繞，因此避免閘極結構105被字元線104不完全包圍。因此，改善記憶體元件100的效能。
圖3是流程圖，例示本揭露一實施例的記憶體元件100的製備方法S200。圖4到圖24是剖視示意圖，例示本揭露一實施例的製備半導體元件100的各中間階段。
圖4到圖24所示的各階段亦在圖3的流程圖中示意地說明。在下面的討論中，參考圖3所示的處理步驟而討論圖4到圖24所示的製造階段。製備方法S200包括多個步驟，描述與圖式不視為對步驟順序的限制。製備方法S200包括多個步驟(S201、S202、S203、S204、S205、S206、S207、S208、S209、S210以及S211)。
請參考圖4，根據圖3中的步驟S201而提供第一介電質101以及一電容器102。在一些實施例中，電容器102被第一介電質101所圍繞。在一些實施例中，第一介電質101的製作技術包含設置第一絕緣層101a以及設置一第二絕緣層101b在第一絕緣層101a上以形成第一介電質101。
在一些實施例中，藉由沉積、氧化或任何其他合適的製程以設置第一絕緣層101a以及第二絕緣層101b。在一些實施例中，第一絕緣層101a的設置包括設置介電材料，例如氧化物或類似物，而第二絕緣層101b的設置包括設置介電材料，例如氮化物或類似物。
在一些實施例中，在形成被第一介電質101所圍繞的電容器102之前，移除第一絕緣層101a與第二絕緣層101b的一些部分以形成一第一開口106。電容器102形成在第一開口106內。在一些實施例中，電容器102的形成包括設置一介電襯墊102c以共形於第一開口106、形成一第一導電組件102a在該第一開口106內並被介電襯墊102c所圍繞，以及形成一第二導電組件102b在第一導電組件102a上。
在一些實施例中，在形成第一開口106之後，介電襯墊102c沿著第一開口106的一側壁設置。在一些實施例中，藉由沉積或任何其他合適的製程以設置介電襯墊102c。在一些實施例中，介電襯墊102c包括氧化物與氮化物。
在一些實施例中，在設置電介電襯墊102c之後，藉由在第一開口106內設置例如矽或類似物的導電或半導體材料並被介電襯墊102c所圍繞而形成第一導電組件102a。在一些實施例中，第一導電組件102a的製作技術包含沉積、化學氣相沉積(CVD)或任何其他合適的製程。
在一些實施例中，在形成第一導電組件102a之後，第二導電組件102b的製作技術包含在第一導電組件102a上以及在第一開口106內設置例如ITO或類似物的導電材料，並且被介電襯墊102c所圍繞。在一些實施例中，第二導電組件102b的製作技術包含沉積、CVD或任何其他合適的製程。
請參考圖5到圖7，根據圖3中的步驟S202，在第一介電質101與電容器102上依序設置一第一介電層103a、一導電層104a以及一第二介電層103b。在如圖5所示的一些實施例中，第一介電層103a設置在第一介電質101與電容器102之上。在一些實施例中，藉由沉積、氧化或任何其他合適的製程而設置第一介電層103a。在一些實施例中，第一介電層103a的一厚度大約為30nm。在一些實施例中，第一介電層103a的製作技術包含在第一介電質101與電容器102上設置例如氧化物或類似物的一介電材料。
在如圖5所示設置第一介電層103a之後，如圖6所示導電層104a設置在第一介電層103a上。在一些實施例中，藉由沉積、CVD或任何其他合適的製程而設置導電層104a。在一些實施例中，導電層104a的製作技術包含在第一介電層103a上設置例如鎢或類似物的一導電材料。在一些實施例中，導電層104a的一厚度大約為45nm。
在如圖6所示設置導電層104a之後，如圖7所示第二介電層103b設置在導電層104a上。在一些實施例中，藉由沉積、氧化或任何其他合適的製程而設置第二介電層103b。在一些實施例中，第二介電層103b的一厚度大致上大於第一介電層103a的厚度。在一些實施例中，第二介電層103b的厚度大約為60nm。在一些實施例中，第二介電層103b的製作技術包含在導電層104a上設置例如氧化物或類似物的一介電材料。
請參考圖8，根據圖3中的步驟S203，形成延伸經過第二介電層103b、導電層104a以及第一介電層103a的一第一溝槽107。在一些實施例中，藉由蝕刻或任何其他合適的製程移除第二介電層103b、導電層104a以及第一介電層103a的一些部分以形成第一溝槽107。在一些實施例中，第一溝槽107暴露電容器102的至少一部分或第二導電組件102b的一部分。在一些實施例中，第一溝槽107設置在電容器102上並與電容器102垂直對準。
請參考圖9，根據圖3中的步驟S204，一犧牲材料108設置在第一溝槽107內。在一些實施例中，犧牲材料108設置在第二介電層103b上以及在第一溝槽107內。在一些實施例中，犧牲材料108設置在電容器102上。在一些實施例中，犧牲材料108接觸第二導電組件102b經由第一介電層103a而暴露的該部分。在一些實施例中，犧牲材料108接觸第一介電層103a、導電層104a以及第二介電層103b。在一些實施例中，犧牲材料108的一上表面具有一凹口，凹入犧牲材料108並朝向電容器102設置。在一些實施例中，凹口與第一溝槽107垂直對準。
在一些實施例中，藉由沉積或任何其他合適的製程而設置犧牲材料108。在一些實施例中，犧牲材料108包括非晶矽(a-Si)、多晶矽、摻雜多晶矽或類似物。在一些實施例中，犧牲材料108設置在大致上低於400℃的一溫度下。
在一些實施例中，在如圖9所示設置犧牲材料108之後，如圖10所示移除犧牲材料108設置在第二介電層103b上的一些部分。在一些實施例中，經由蝕刻或任何其他合適的製程而移除犧牲材料108的該等部分。在一些實施例中，凹口現在設置在犧牲材料的一上端處，如圖 10 所示。
請參考圖11，根據圖3中的步驟S205移除第二介電層103b。在一些實施例中，藉由濕蝕刻或任何其他合適的製程而移除第二介電層103b。在一些實施例中，在移除第二介電層103b之後，犧牲材料108從導電層104a突伸。
請參考圖12及圖13，根據圖3中的步驟S206設置一第三介電層109以共形於經由導電層104a而暴露的犧牲材料108。在如圖12所示的一些實施例中，第三介電層109設置在導電層104a與從導電層104a突伸的犧牲材料108之上，然後，移除第三介電層109位在導電層104a上以及在犧牲材料108的一上端的一些部分，如圖13所示。
在一些實施例中，藉由沉積或任何其他合適的製程而設置第三介電層109。在一些實施例中，第三介電層109包括與第一介電層103a相同的一材料。在一些實施例中，第三介電層109包括介電材料，例如氧化物或類似物。在一些實施例中，藉由蝕刻或任何其他合適的製程移除第三介電層109的設置在導電層104a與犧牲材料108的上端處的該等部分。
在一些實施例中，第三介電層109的一厚度為大約5nm到大約8nm。在一些實施例中，第三介電層109的厚度大約為7nm。在一些實施例中，犧牲材料108的該上端經由第三介電層109而暴露，如圖13所示。在一些實施例中，第三介電層109至少部分地圍繞犧牲材料108。
參考圖14到圖16，根據圖3中的步驟S207，一圖案化遮罩110設置在導電層104a上、在經由導電層104a而暴露的犧牲材料108上以及在圍繞犧牲材料108的第三介電層109上方。在一些實施例中，圖案化遮罩110包括碳或氮化物。
在一些實施例中，圖案化遮罩110的製作技術包含如圖14所示在第三介電層109、犧牲材料108以及導電層104a上設置一碳層110a、在碳層110a上設置一氮化物層110b、如圖15所示移除氮化物層110b的一些部分以圖案化氮化物層110b，以及如圖16所示移除經由圖案化氮化物層110b而暴露的碳層110a的一些部分。在一些實施例中，圖案化遮罩110暴露導電層104a的至少一部分。
請參考圖17及圖18，根據圖3中的步驟S208，移除導電層104a與第一介電層103a經由圖案化遮罩110而暴露的一些部分以形成一第二溝槽111。在一些實施例中，如圖17所示移除導電層104a經由圖案化遮罩110而暴露的一些部分，然後如圖18所示移除第一介電層103a經由導電層104a與圖案化遮罩110而暴露的一些部分。在一些實施例中，如圖18所示形成延伸經過導電層104a並部分穿過第一介電層103a的第二溝槽111。
在一些實施例中，藉由乾蝕刻或任何其他合適的製程而移除導電層104a與第一介電層103a經由圖案化遮罩110而暴露的一些部分。在一些實施例中，導電層104a經由圖案化遮罩110而暴露的一些部分的移除以及第一介電層103a經由導電層104a與圖案化遮罩110而暴露的一些部分的移除是分開且依序執行的。在一些實施例中，在形成第二溝槽111之後，至少部分犧牲材料108被導電層104a所包圍，並且犧牲材料108的至少一部分突伸到第一介電層103a中。
請參考圖19，根據圖3中的步驟S209移除圖案化遮罩110。在一些實施例中，藉由蝕刻、剝除或任何其他合適的製程而移除圖案化遮罩110。在一些實施例中，圖案化遮罩110的移除包括移除氮化物層110b，然後移除碳層110a。在一些實施例中，在移除圖案化遮罩110之後，犧牲材料108的至少一部分被第三介電層109所圍繞。
請參考圖20及圖21，根據圖3中的步驟S210，一第四介電層103c設置在第二溝槽111內。在一些實施例中，第四介電層103c設置在第二溝槽111內以及在導電層104a上方並且圍繞犧牲材料108與第三介電層109，如圖20所示，然後移除第四介電層103c、犧牲材料108以及第三介電層109的一些部分，如圖21所示。
在一些實施例中，如圖20所示的第四介電層103c的設置包括藉由沉積或任何其他合適的製程而設置例如氧化物的介電材料。在一些實施例中，第四介電層103c的至少一部分被第一介電層103a所圍繞。在一些實施例中，如圖20所示，第四介電層103c的一厚度大致上大於第一介電層103a的一厚度。
在如圖21所示的一些實施例中，屆由化學機械研磨(CMP)、平坦化或任何其他合適的製程而移除第四介電層103c、犧牲材料108以及第三介電層109的一些部分。在一些實施例中，在移除第四介電層103c、犧牲材料108以及第三介電層109的一些部分之後，第一介電層103a、第三介電層109以及第四介電層103c一體成形為第二介電層103，如圖21所示。在一些實施例中，導電層104a變成一字元線104，如圖21所示。在移除犧牲材料108之後，至少部分暴露字元線104。
請參考圖22，根據圖3中的步驟S211移除犧牲材料108。在一些實施例中，藉由濕蝕刻或任何其他合適的製程而移除犧牲材料108。在一些實施例中，在移除犧牲材料108之後形成延伸經過第二介電質103並且至少部分地被字元線104所圍繞的一第三溝槽112。
在一些實施例中，在移除犧牲材料108並形成第三溝槽112之後，一閘極結構105形成在第三溝槽112內，如圖23及圖24所示。在一些實施例中，如圖23所示，閘極結構105的形成包括設置一閘極介電質105b以共形於第三溝槽112，以及如圖24所示，將一閘極電極105a設置在電容器102上。
在如圖23所示的一些實施例中，藉由沉積或任何其他合適的製程而設置閘極介電質105b以共形於第三溝槽112並且位於電容器102的第二導電組件102b上。在一些實施例中，閘極介電質105b包括介電材料，例如氧化矽或類似物。
在如圖24所示的一些實施例中，閘極電極105a設置在電容器102的第二導電組件102b上並且被閘極介電質105b所圍繞。在一些實施例中，閘極電極105a的製作技術包含沉積或任何其他合適的製程。在一些實施例中，閘極電極105a包括導電材料，例如氧化銦鎵鋅(IGZO)或類似物。
在一些實施例中，閘極結構105至少部分地被字元線104所圍繞。在一些實施例中，閘極電極105a被閘極介電質105b所圍繞。在一些實施例中，圖1的記憶體元件100如圖24所示而形成。
本揭露之一實施例提供一種記憶體元件。該記憶體元件包括一第一介電質，圍繞一電容器設置；一第二介電質，設置在該第一介電質與該電容器上；一字元線，埋設在該第二介電質中；以及一閘極結構，設置在該電容器上並延伸經過該第二介電質；其中該閘極結構至少部分被該字元線所圍繞。
本揭露之另一實施例提供一種記憶體元件。該記憶體元件包括一第一介電質，圍繞一電容器設置；一第二介電質，設置在該第一介電質與該電容器上；一字元線，埋設在該第二介電質中；以及一閘極結構，設置在該電容器上並被該第二介電質與該字元線髓圍繞；其中該閘極結構的至少一部分被該字元線所包圍。
本揭露之另一實施例提供一種記憶體元件的製備方法。該製備方法的步驟包括提供一第一介電質以及被該第一介電質所圍繞的一電容器；將一第一介電層、一導電層以及一第二介電層依序設置在該第一介電質與該電容器上；形成一第一溝槽，該第一溝槽延伸經過該第二介電層、該導電層以及該第一介電層；將一犧牲材料設置在該第一溝槽內；移除該第二介電層；設置一第三介電層以共形於延伸經過該導電層的該犧牲材料；將一圖案化遮罩設置在該導電層上、在經過該導電層而暴露的該犧牲材料上以及在圍繞該犧牲材料的該第三介電層上；移除該導電層與該第一介電層經過該圖案化遮罩而暴露的部分以形成一第二溝槽；移除該圖案化遮罩；將一第四介電層設置在該第二溝槽內；以及移除該犧牲材料。
綜上所述，由於在後續所形成的一閘極結構的一位置處設置一犧牲材料，這種提前位置界定可以防止閘極結構的重層偏移。在一些實施例中，由於犧牲材料隨後被閘極結構所替代，因此可以容易地形成被字元線所圍繞的閘極結構，並且這種替代可以防止閘極結構被字元線不完全圍繞。因此，改善記憶體元件的效能以及製造記憶體元件的一製程。
雖然已詳述本揭露及其優點，然而應理解可進行各種變化、取代與替代而不脫離申請專利範圍所定義之本揭露的精神與範圍。例如，可用不同的方法實施上述的許多製程，並且以其他製程或其組合替代上述的許多製程。
再者，本申請案的範圍並不受限於說明書中所述之製程、機械、製造、物質組成物、手段、方法與步驟之特定實施例。該技藝之技術人士可自本揭露的揭示內容理解可根據本揭露而使用與本文所述之對應實施例具有相同功能或是達到實質上相同結果之現存或是未來發展之製程、機械、製造、物質組成物、手段、方法、或步驟。據此，此等製程、機械、製造、物質組成物、手段、方法、或步驟包含於本申請案之申請專利範圍內。
100:記憶體元件 101:第一介電質 101a:第一絕緣層 101b:第二絕緣層 102:電容器 102a:第一導電組件 102b:第二導電組件 102c:介電襯墊 103:第二介電質 103a:第一介電層 103b:第二介電層 103c:第四介電層 104:字元線 104a:導電層 105:閘極結構 105a:閘極電極 105b:閘極介電質 106:第一開口 107:第一溝槽 108:犧牲材料 109:第三介電層 110:圖案化遮罩 110a:碳層 110b:氮化物層 111:第二溝槽 112:第三溝槽 D1:最短距離 S200:製備方法 S201:步驟 S202:步驟 S203:步驟 S204:步驟 S205:步驟 S206:步驟 S207:步驟 S208:步驟 S209:步驟 S210:步驟 S211:步驟 T1:厚度 T2:厚度 W1:寬度 W2:寬度 W3:寬度
當與附圖一起閱讀時，從以下詳細描述中可以最好地理解本揭露的各方面。應當理解，根據業界的標準慣例，各種特徵並非按比例繪製。事實上，為了清楚討論，可以任意增加或減少各種特徵的尺寸。 圖1是剖視示意圖，例示本揭露一實施例的記憶體元件。 圖2是剖視頂視示意圖，例示沿著圖1的剖線A-A的記憶體元件的剖面。 圖3是流程圖，例示本揭露一實施例的記憶體元件的製備方法。 圖4到圖24是剖視示意圖，例示本揭露一實施例的製備半導體元件的各中間階段。
100:記憶體元件
101:第一介電質
101a:第一絕緣層
101b:第二絕緣層
102:電容器
102a:第一導電組件
102b:第二導電組件
102c:介電襯墊
103:第二介電質
104:字元線
105:閘極結構
105a:閘極電極
105b:閘極介電質
T1:厚度
T2:厚度
W1:寬度
W3:寬度

Claims (20)

  1. 一種記憶體元件，包括： 一第一介電質，圍繞一電容器設置； 一第二介電質，設置在該第一介電質與該電容器上； 一字元線，埋設在該第二介電質中；以及 一閘極結構，設置在該電容器上並延伸經過該第二介電質； 其中該閘極結構至少部分被該字元線所圍繞。
  2. 如請求項1所述之記憶體元件，其中該第二介電質的一部分延伸經過該字元線並被該字元線所圍繞。
  3. 如請求項2所述之記憶體元件，其中該第二介電質的該部分與該閘極結構分隔開。
  4. 如請求項2所述之記憶體元件，其中該閘極結構與該第二介電質的該部分之間的一最短距離在大約3nm到大約8nm的一範圍內。
  5. 如請求項1所述之記憶體元件，其中該字元線包括鎢。
  6. 如請求項1所述之記憶體元件，其中該閘極結構包括一閘極介電質以及一閘極電極，該閘極電極被該閘極介電質所圍繞。
  7. 如請求項6所述之記憶體元件，其中該閘極電極電性連接到該電容器。
  8. 如請求項6所述之記憶體元件，其中該字元線接觸該閘極介電質。
  9. 如請求項6所述之記憶體元件，其中該閘極介電質包括氧化矽，且該閘極電極包括氧化銦鎵鋅。
  10. 如請求項1所述之記憶體元件，其中該第一介電質的一厚度大致大於該第二介電質的一厚度。
  11. 如請求項10所述之記憶體元件，其中該第二介電質的該厚度在大約90nm到大約110nm的一範圍內。
  12. 如請求項1所述之記憶體元件，其中該電容器包括一第一導電組件以及一第二導電組件，該第二導電組件設置在該第一導電組件上。
  13. 如請求項12所述之記憶體元件，其中該第二導電組件接觸該閘極結構。
  14. 如請求項12所述之記憶體元件，其中該第一導電組件包括矽，且該第二導電組件包括氧化銦錫。
  15. 如請求項1所述之記憶體元件，其中該閘極結構的一寬度在大約20nm到大約30nm的一範圍內。
  16. 一種記憶體元件，包括： 一第一介電質，圍繞一電容器設置； 一第二介電質，設置在該第一介電質與該電容器上； 一字元線，埋設在該第二介電質中；以及 一閘極結構，設置在該電容器上並被該第二介電質與該字元線髓圍繞； 其中該閘極結構的至少一部分被該字元線所包圍。
  17. 如請求項16所述之記憶體元件，其中該閘極結構大致正交於該字元線。
  18. 如請求項16所述之記憶體元件，其中該閘極結構垂直對準該電容器。
  19. 如請求項16所述之記憶體元件，其中該電容器被一介電襯墊所圍繞，且該介電襯墊包括氧化物以及氮化物。
  20. 如請求項16所述之記憶體元件，其中該電容器的一寬度大致大於該閘極結構的一寬度。
TW111148497A 2022-07-12 2022-12-16 具有圍繞閘極結構之字元線的記憶體元件 TW202404038A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US17/862,527 2022-07-12
US17/862,527 US20240023321A1 (en) 2022-07-12 2022-07-12 Memory device having word line surrounding gate structure and manufacturing method thereof

Publications (1)

Publication Number Publication Date
TW202404038A true TW202404038A (zh) 2024-01-16

Family

ID=89436174

Family Applications (1)

Application Number Title Priority Date Filing Date
TW111148497A TW202404038A (zh) 2022-07-12 2022-12-16 具有圍繞閘極結構之字元線的記憶體元件

Country Status (3)

Country Link
US (2) US20240023321A1 (zh)
CN (1) CN117395988A (zh)
TW (1) TW202404038A (zh)

Also Published As

Publication number Publication date
CN117395988A (zh) 2024-01-12
US20240023322A1 (en) 2024-01-18
US20240023321A1 (en) 2024-01-18

Similar Documents

Publication Publication Date Title
US6562679B2 (en) Method for forming a storage node of a capacitor
TWI553780B (zh) 接觸結構以及採用該接觸結構的半導體記憶元件
TWI455250B (zh) 動態隨機存取記憶體低寄生電容接觸層及閘極結構及其製程
CN114420642A (zh) 半导体结构的形成方法以及半导体结构
CN107808882B (zh) 半导体集成电路结构及其制作方法
CN115148705A (zh) 半导体结构及其制备方法
KR101400061B1 (ko) 커패시터, 커패시터를 포함하는 반도체 장치, 커패시터의형성 방법 및 커패시터를 포함하는 반도체 장치의 제조방법
KR100341654B1 (ko) 반도체 기억 장치 및 그 제조 방법
US11665888B2 (en) Semiconductor device and method for fabricating the same
TW202404038A (zh) 具有圍繞閘極結構之字元線的記憶體元件
US7045411B1 (en) Semiconductor device having a chain gate line structure and method for manufacturing the same
CN110391185B (zh) 制作半导体元件的方法
US10204914B2 (en) Method for fabricating semiconductor device
CN110459507B (zh) 一种半导体存储装置的形成方法
US8148243B2 (en) Zero capacitor RAM with reliable drain voltage application and method for manufacturing the same
JP2009164534A (ja) 半導体装置およびその製造方法
TWI825669B (zh) 記憶體元件的製備方法
TWI571963B (zh) 分裂式接觸結構與其製作方法
US20230240064A1 (en) Memory device having memory cell with reduced protrusion
US20230240061A1 (en) Method of manufacturing memory device having memory cell with reduced protrusion
TWI799029B (zh) 半導體裝置與其製造方法
WO2023060796A1 (zh) 半导体结构及其制备方法
TWI826307B (zh) 記憶體結構及其製造方法
US11956946B2 (en) Method for forming a semiconductor memory structure
US20220285261A1 (en) Semiconductor structure and manufacturing method thereof