TW506048B - Method of forming cob type cylindrical shaped storage nodes - Google Patents

Description

五、發明說明（1 ) 本申請案係依據2000年7月1〇曰申請之第2〇〇〇-39318 號韓國專利巾請案的優先權，該案之内容併此附送。 本發明係有關於在動態隨機存取記憶（DRAM)單元中 形成儲存節點的方法，尤有關於使用-大於議0A之氧化 矽層來作為成型層，以製成位元線上電容器（c〇b)式的圓 筒狀儲存節點之方法。 一由於併設於一半導體裝置中之元件逐漸更高度地整 合，故電容器等所佔的面積愈來會愈減少。因此，曾有各 種方法被提供來增加電容H的電容。在該等方法中，一種 在位元線上形成電容器以增加其表面積的方法已被廣泛使 用。 在該COB方法的初始，曾使用一堆疊式的電容器結 構，其係將一聚矽層沉積堆高並將之蝕刻以增加其表面積 而來製成。但是，近來有一種採用圓筒狀儲存節點的方法， 亦被日寸$使用。該筒狀儲存節點係藉沉積—氧化層來作為 成型層，在該氧化層中形成開孔以得到被曝現的接觸插 塞，並在該等開孔中及要與該等接觸插塞連接的氧化層上 形成一保形的導電層等而來製成者。 但是’當該等筒狀儲存節點的深寬比隨著半導體裝置 的面度整合而增加時，其將會變成難以製成理想的筒狀儲 存節點其中之一理由係，難以在一成型氧化層中又深又 窄地蝕刻來製成該等接觸孔。第！圖為一截面圖示出以習知 方法所製造之具有大深寬比的成型層20之一蝕刻問題。 由於係為噴灑蝕刻，故該等蝕刻孔18的深度愈深，則 506048 五、發明說明（2) 錢度愈窄。在某些狀盯，被設在各孔的接觸插 塞25等並不會因㈣而曝露或部份地曝現，因此可能會使 其難以與一導電層22電接觸。 在該等蝕刻孔18底部之窄縮的寬度，將會使該等由導 電層所構成之儲存節點造成表面積減少，因而減少其電容 的問題，以及阻斷該接觸插塞25與導電層22電連接的問題。 一種使用该喷灑蝕刻的方法乃被揭露於日本專利申請 案早期公開第08-321542號中。依據該方法，當製造一層間 絕緣層時，其下層係由一具有較大蝕刻速度的膜層所形 成，例如一硼磷矽酸鹽玻璃（BPSG);而其上層則由一具有 較低蝕刻速度的膜層所形成，例如一氮化矽層。又，接觸 孔等係被以該噴灑蝕刻法形成於該層間絕緣層中。即是， 由於在蝕刻時，該氮化矽層會產生聚合物而形成許多潰 液，故具有較大寬度的接觸孔會形成於較上方的氮化矽層 中，而具有較小寬度的接觸孔則會形成於較下層中，因此 處理的裕度乃可增加。 故，該習知方法的目的並非欲予防止由於喷灑蝕刻所 造成的問題，比如表面積減少及電連接阻斷等；而是為了 要減少在下層之接觸孔的寬度，俾能利用該喷灑蝕刻來提 高處理裕度。此外，在該習知方法中被說明為具有較高蝕 刻速度的材料之四正矽酸乙酯（TE〇s)，若被用來作為供形 成儲存節點的成型氧化層，則亦會發生因噴灑蝕刻所造成 的該等問題。 本發明的主要目的係為提供一種供形成c〇B式筒狀儲

506048 五、發明說明（3) 存節點的改良方法，其可在一大於8000 A之成型層中製成 具有同一寬度的儲存節點孔。 本發明之另一目的係為提供一種供形成COB式筒狀儲 存節點的改良方法，其可使在DRAM單元中之電容器的電 容維持於指定值。 本發明之又一目的係為提供一種供形成COB式筒狀儲 存節點的改良方法，其在形成儲存節點時，能夠完全地曝 露接觸插塞的頂面，而得確保能與設於其上的儲存節點電 連接。 本發明之再一目的係為提供一種供形成COB式筒狀儲 存節點的改良方法，其乃利用一多層式氧化物結構來作為 一成型層，而使位於較下方之氧化物層比較上方之氧化物 層具有更高的蝕刻率，故能減少蝕刻時間並增進蝕刻效率。 依據本發明，這些與其它的目的，將可藉一能在DRAM 單元中形成COB式筒狀儲存節點的方法來達成，其包含以 下步驟：形成一多層結構含有至少二個氧化矽層來作為一 成型層，其厚度超過8000 A ;且該至少二個氧化矽層係被 設成，位於較下方的氧化石夕層會比較上方的氧化石夕層具有 更快的姓刻速度。 最好是，該位於較下方的氧化矽層係由BPSG或電漿加 強的氧化物（PE-Ox)所製成，而較上方的氧化矽層則由電漿 加強的四正矽酸乙酯（PE-TEOS)所製成。 又，該多層結構最好係被製成超過2000 A的厚度。 圖式之簡單說明

506048 五、發明說明（Ο 第1圖為以一習知製造儲存節點的方法所製成之一 dram單元的截面圖。 第2至7圖為本發明之形成C0B式筒狀儲存節點的方法 之處理步驟的流程圖。 本發明現將配合所附圖式更完整地說明如下，各圖式 乃示出本發明的較佳實施例。但，本發明亦能以許多不同 的形式來實施，故並不限制於在此所述之實施例，而此實 施例係被提供以使所揭内容能令專業人士完全透徹瞭解， 並完整涵蓋發明的範圍。其中相同的標號係指相同的元件。 請參閱第2圖，一第一層間絕緣層13乃被沉積覆蓋一基 板，該基板上係設有M0S電晶體，用來形成DRAM單元。 该第一層間絕緣層13在一閘極圖案u之間充滿空隙。嗣， 自行調準的接觸墊15將可藉對該絕緣層丨3圖案化，沉積一 導電層，並進行平坦化，而被設在主動區域中的源極/汲極 部份。 然後，有一第二層間絕緣層丨7會被沉積，來覆蓋著其 上設有接觸墊15等之基板10。位元線接觸孔（未示出）會被 圖案化地形成，以獲得曝露的位元線接觸墊。嗣，位元線 接觸插塞與位元線（未示出）乃可藉沉積一導電層並將之圖 案化而來製成。 請參閱第3圖，有一第三層間絕緣層19乃被設在未示出 的位兀線上。嗣，一蝕刻擋止層21係為一氮化矽層具有 50〜500 A的厚度，會被設在第三層間絕緣層19上。然後， 貝穿第二與第三層間絕緣層17、19之儲存接觸孔23等，會 506048 五、發明說明（5) 被圖案化地形成，而路出該等接觸墊丨5。一聚矽層會被沉 積來填滿該基板ίο上的各儲存接觸孔23。形成於該擋止層 21上的聚矽層會被以一平坦化蝕刻處理來除去，而僅留下 該等儲存接觸插塞25。 請參閱第4圖，有一由氧化矽層製成的成型層3〇會被設 在該等儲存接觸插塞25及氮化石夕層構成的餃刻擋止層 上。即，一BPSG或ΡΕ-Οχ層27具有16000 A的厚度會被設 為該成型層30的下層。嗣，一TEOS層29會被沉積作為該成 型層30的上層。在包括乾蝕刻與溼蝕刻之全部蝕刻處理 中，該BPSG層27會比該PE_TEOS層29具有較高的蝕刻選擇 性。因此，當該ΡΕ-TEOS層29被餘刻至10000 A或20000 A 的深度，而使BPSG層27曝現時，其蝕刻速度將會加快；因 此，在相同材料層上，由於利用喷灑蝕刻而使儲存節點上 方部份的寬度比其下方部份的寬度減少更多的問題，將可 被顯著地消減。 該BPSG層27乃可在下列條件下製成，即壓力為大氣壓 力，溫度為400°C，硼酸三乙酯（TEB)/磷酸三甲酯（TMPO)= 12.5slm (每分鐘標準公升）/ 5.9slm或 11.3slm / 5.2slm ;而 該PE-Ox層27則以下列條件來製成，壓力為2·2Τοη:，溫度 為400°C，頭與水之間的間隙為535mils，源氣體為SiH4 115sccm (每分鐘標準cm3)及N20 1700sccm，供應電力為 296W。 該PE-TEOS層29係在壓力為2.2Torr，溫度為390°C， 02為lO.Oslm，TEOS為1.8slm，供應電力為450〜650W的條 五、發明說明（6) 件下，來被製成10000 A或20000 A的厚度。 請參閱第5圖，儲存節點孔31等會被以氧化物層蝕刻法 來形成於該BPSG層27與PE-TEOS層29中。被該氧化物層蝕 刻所曝現的蝕刻擂止層21亦會被蝕刻除掉。因此，該等位 於儲存節點孔31底下的儲存接觸插塞25將會露出。此時， 係在該成型層30上形成一光阻圖案作為一光罩來進行該氧 化物層之餘刻。 假使在形成該光阻圖案之前，有一氮化矽層或氮化石夕 氧化物層被設來作為一抗反射層，則該等儲存節點孔31會 被以二步驟來形成，即一抗反射層蝕刻及聚合物附接步 驟，與一儲存節點孔形成步驟。該抗反射層蝕刻及聚合物 附接步驟係在下列條件下來進行8〇秒鐘，其壓力為 50mTorr，形成電漿之源電力為i2〇〇Ws，供加速電漿原子 的偏電力為1500Wb，而CH2F2、02、Ar、CHF3之混合率為 40:10:300:40。 該儲存節點孔形成步驟係在下列條件下來進行5分 鐘’即壓力為20mTorr，形成電漿之源電力為9〇〇Ws，供加 速電漿原子的偏電力為15〇〇Wb，而C5F8、02、Ar之混合率 為15:15:500。於形成該等儲存節點孔之該二步驟中所使用 的#刻設備，係為TEL公司所製造的SCCM或AIEM。 如上所述’該等儲存節點孔31，其各在上部的寬度係 幾乎相同於在底部的寬度，將會被形成於26000A或36000 A之氧化矽層所構成的成型層3〇中。設在第三層間絕緣層 19上之餘刻擋止層21將會被蝕掉。該等孔31形成之後，設 五、發明說明（7) 在該成型層30上供飿刻各孔31的光阻圖案亦會被除掉。 請參閱第6圖，有一保形聚梦層會被沉積覆蓋在該設有 儲存節點孔31的基板上。然後，生成於該成型層30之頂面 的保形♦矽層將會被除掉，而使各儲存節互相分開。 即，由於各儲存節點孔31具有甚大的深寬比，因此較 難以製成該等儲存節點33以及儲存節點孔31。但是，聚石夕 具$能夠㈣填人小空隙的特性，故該保形㈣層乃能夠 被各易地製成於該等儲存節點孔31中，及在該成型層3〇的 頂面上。然後，為了曝露出該成型層3㈣頂面，設成該層 3〇頂面上的保形聚⑨層將會被㈣。纟，假使在該保形聚 矽層剛被形成於各孔31中及成型層3〇的頂面之後，立即進 行賴，則該保形聚石夕層被設在該等儲存節點㈣底部的 料亦會被輯，而*能使該等儲存節點33與接觸插塞^ 完成電連接。因此，在形成該保形聚石夕層之後立即進行回 餘’並不適合於此步驟。緣是，其乃可考慮在以一氧化矽 層填入該儲存節點孔31内之保形聚矽層的小空隙之後，才 來儀刻的方法。但是，以該氧化石夕層來填入保形聚石夕層之 小空隙内，仍然是一個困難的問題。 其亦可考慮另一個方法，即以化學機械平坦化或拋光 (CMP)來將該成型層30頂面上的保形聚矽層除掉。但是， 該方法亦又會產生-問題，即在後續的製程中必須要除掉 CMP的磨漿顆粒。因此’其乃使用其它的方法為宜，即形 成-光阻層覆蓋該基板。並以之填滿該㈣存節點孔心 之聚矽層的小空隙，再以一平坦化蝕刻程序來將該光阻層 506048 五、發明說明（8) 與保形聚矽層一起除掉。 當在該平坦化蝕刻程序中時，該光阻層會被用氧電漿 來餘刻，直到該聚石夕層曝現，然後會進行一異向性餘刻或 CMP，其對該聚矽層與光阻層並不具有蝕刻選擇性。在該 等儲存節點33互相分開之後，填於該等小空隙中的光阻層 部份將會被剝除。 請參閱第7圖，一電容器介電層37會被設來覆蓋著其上 之各儲存節點33已互相分開的基板。嗣，有一功能如板電 極39之聚矽層會被沉積，而與該等儲存節點33形成一相對 電極。或者，在該介電層37被沉積之前，先形成半球狀粒 來增加該等儲存節點33之表面積的方法，亦可被使用。 請注意在本發明之該較佳實施例中，一成型層係被解 說為一具有下方之PE-Ox或BPSG層及上方之PE-TEOS層 的雙層式結構，但本發明並不僅限於該實施例。舉例而言， 其它包含有一下層而具有較高蝕刻選擇性例如蝕刻速度之 雙層氧化物層結構，亦可被使用。並且，藉改變摻雜元素 及形成條件所製成之能使較上層的蝕刻速度低於較下層之 多層式氧化石夕層結構，亦可作為一成型層。 由上述說明可知，本發明乃提供一種可供在DRAM單 元中形成COB式筒狀儲存節點的方法，其可顯著地消減由 於喷灑蝕刻致使該等儲存節點底下部份的寬度比其上部寬 度縮減更多的問題，而能完成有效的蝕刻程序來曝現接觸 插塞。 又，本發明亦提供一種可在DRAM單元中形成COB式 11 五、發明說明（9) 筒狀儲存節點的方法’其可在一成型層中形成具有一致寬 度的筒狀儲存節點孔，而使在該DRAM單元中之電容器的 電谷保持所指定之值。 在不出本發明之典型較佳實施例的圖式及說明中，雖 吏用特疋的名稱，但其僅為概括性的描述，而非作為限 ，之用本發明的範圍乃被陳述於下列申請專利範圍中。 元件標號對照

層間絕緣層 Ί3Γ，塾 l7···第二層間絕緣層 18···餘刻孔 19…第三層間絕緣層 2G…成型層 21…蝕刻擋止層 22···導電層 23…儲存接觸孔 25…儲存接觸插塞 25…儲存接觸插塞 27…BPSG層 29…TEOS層 30…成型層 31…儲存節點孔 33…儲存節點 37…電容器介電層 39…板電極

Claims (1)

1. 506048 A8 B8 C8 ----—-_ D8__ /、、申清專利範圍 1·—種可在DRAM單元中形成c〇B式筒狀儲存節點的方 法，包含下列步驟： 形成一多層結構含有至少二個氧化矽層來作為一 成型層其厚度超過8000A ;及 該至少二個氧化矽層係被設成，位於較下方的氧化 矽層會比較上方的氧化矽層具有更快的蝕刻速度。 2·如申請專利範圍第丨項之方法，其中該位於較^方的氧 化矽層係由BPSG製成，而較上方的氧化矽層係由 PE-TEOS製成。 3.如申凊專利範圍第2項之方法，其中該層係在 TEB/TMOP=12.5slm/5.9slm 或 11.3slm/5.2slm 的條件下 製成。 4·如申請專利範圍第1項之方法，其中該位於較下方的氧 化石夕層係由ΡΕ-Οχ製成，而較上方的氧化矽層係由 PE-TEOS製成。 5.如申請專利範圍第丨項之方法，其中該多層結構係被製 成超過20000 Α的厚度。 I --------^---------^ (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 13 本紙張尺度適用中國國家標準（CNS)A4規格（210 x 297公釐）